JP7011190B2 - 垂直輸送フィン電界効果トランジスタおよび垂直輸送フィン電界効果トランジスタの形成方法 - Google Patents

垂直輸送フィン電界効果トランジスタおよび垂直輸送フィン電界効果トランジスタの形成方法 Download PDF

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Description

本発明は、概して垂直フィン密度と無関係である下部スペーサの形成に関し、より詳細には下部スペーサの一部として絶縁誘電体溝を形成することに関する。
電界効果トランジスタ（ＦＥＴ）は典型的に、ソース、チャネルおよびドレインを有しており、ここでソースからドレインに電流が流れ、更にチャネルを通る電流の流れを制御するゲートを有する。電界効果トランジスタ（ＦＥＴ）は各種の異なる構造を有することができ、例えば、ＦＥＴは、ソース、チャネルおよびドレインが基板材料自体に形成されて製造されており、ここで電流は水平に（すなわち、基板の面に）流れ、ならびにｆｉｎＦＥＴは、チャネルが基板から外向きに延びて形成されているが、ここでも電流はソースからドレインに水平に流れる。ｆｉｎＦＥＴのためのチャネルは、基板の面に単一のゲートを持つＭＯＳＦＥＴと比較して、フィン上にゲートを持つフィンと一般に称される、薄いほぼ矩形のＳｉの直立スラブであることができる。ソースおよびドレインのドーピングに応じて、ｎ－ＦＥＴまたはｐ－ＦＥＴが形成されることができる。
ＦＥＴの例としては、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）および絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）を含むことができる。２つのＦＥＴが結合されて相補型金属酸化膜半導体（ＣＭＯＳ）デバイスを形成することもでき、ここでｐチャネルＭＯＳＦＥＴおよびｎチャンネルＭＯＳＦＥＴが共に結合される。
減少する一方のデバイス寸法につれて、個別の部品および電気接点を形成することがより困難になる。したがって、従来のＦＥＴ構造の肯定的な側面を保持する一方で、より小さいデバイス部品を形成することによって引き起こされるスケーリング問題を克服する手法が必要とされる。
したがって、当該技術において上述の課題に対処する必要がある。
本発明は、下部スペーサの一部として絶縁誘電体溝を含む垂直輸送フィン電界効果トランジスタおよび垂直輸送フィン電界効果トランジスタの形成方法を提供する。
本発明の一実施形態に従って、基板の表面上の１つまたは複数の垂直フィンと、１つまたは複数の垂直フィンのうちの少なくとも１つに隣接する基板上のＬ字形またはＵ字形スペーサ溝と、１つまたは複数の垂直フィンのうちの少なくとも１つの側壁およびＬ字形またはＵ字形スペーサ溝上のゲート誘電体層とを含む、垂直輸送（vertical transport）フィン電界効果トランジスタ（ＶＴ ＦｉｎＦＥＴ）が提供される。
本発明の別の実施形態に従って、基板上に１つまたは複数の垂直フィンを形成することと、基板および１つまたは複数の垂直フィンの露出面上にスペーサ層を形成することと、スペーサ層上にゲージ層を形成することと、ゲージ層の一部分を除去してスペーサ層上に１つまたは複数のゲージ部を形成することであって、ゲージ層の一部分を除去することによって１つまたは複数の垂直フィン上のスペーサ層の一部分が露出される、形成されることと、スペーサ層の露出部分を除去してＬ字形またはＵ字形スペーサ溝を形成することとを含む、垂直輸送フィン電界効果トランジスタを形成する方法が提供される。
本発明の更に別の実施形態に従って、基板上に１つまたは複数の垂直フィンを形成することと、基板および１つまたは複数の垂直フィンの露出面上にライナ層を形成することと、ライナ層の少なくとも一部分上にスペーサ層を形成することと、スペーサ層上にゲージ層を形成することと、ゲージ層の一部分を除去してスペーサ層上に１つまたは複数のゲージ部を形成することであって、ゲージ層の一部分を除去することによって１つまたは複数の垂直フィン上のスペーサ層の一部分が露出される、形成することと、スペーサ層の露出部分を除去することであって、スペーサ層の露出部分を除去することが下位ライナ層の一部分を露出させる、除去することと、１つまたは複数の垂直フィン上の下位ライナ層の露出部分を除去することとを含む、垂直輸送フィン電界効果トランジスタを形成する方法が提供される。
これらおよび他の特徴および利点は、添付図面と関連して読まれることになる、その例示的な実施形態の以下の詳細な説明から明らかになるであろう。
以下の説明は、以下の図を参照しつつ好適な実施形態の詳細を提供することになる。
本発明の一実施形態に従って、基板を図示する横断側面図である。 本発明の一実施形態に従って、基板の表面上に形成されたフィン・テンプレート層、フィン・テンプレート層上に形成されたマンドレル層、マンドレル層上に形成されたマンドレル・テンプレート層およびマンドレル・テンプレート層上に形成されたマンドレル・マスク層を図示する横断側面図である。 本発明の一実施形態に従って、マンドレル・テンプレート層上のパターン化されたマンドレル・マスク層を図示する横断側面図である。 本発明の一実施形態に従って、マンドレル・テンプレートおよび犠牲マンドレル上のパターン化されたマンドレル・マスク層を図示する横断側面図である。 本発明の一実施形態に従って、マンドレル・テンプレート、犠牲マンドレルおよびフィン・テンプレート層上に形成された側壁層を図示する横断側面図である。 本発明の一実施形態に従って、犠牲マンドレルの反対側に形成された側壁スペーサを図示する横断側面図である。 本発明の一実施形態に従って、犠牲マンドレルの除去後にフィン・テンプレート層上に形成された側壁スペーサを図示する横断側面図である。 本発明の一実施形態に従って、基板上に形成されたフィン・テンプレートおよび各フィン・テンプレート上の側壁スペーサを図示する横断側面図である。 本発明の一実施形態に従って、各垂直フィン上にフィン・テンプレートおよび側壁スペーサを持って基板上に形成された複数の垂直フィンを図示する横断側面図である。 本発明の一実施形態に従って、側壁スペーサの除去後に各先細の垂直フィン上に残存するフィン・テンプレート、および垂直フィン下方のソース／ドレイン領域を図示する横断側面図である。 本発明の一実施形態に従って、垂直フィン、フィン・テンプレートおよび基板上のライナ層を図示する横断側面図である。 本発明の一実施形態に従って、垂直フィン、フィン・テンプレートおよび基板上のライナ層上のスペーサ層を図示する横断側面図である。 本発明の一実施形態に従って、スペーサ層上および垂直フィン間のゲージ層を図示する横断側面図である。 本発明の一実施形態に従って、スペーサ層上のゲージ層、および垂直フィン間の分離領域を図示する、垂直フィンの長軸の横断側面図である。 本発明の一実施形態に従って、垂直フィン間に減少された高さを持つゲージ層を図示する横断側面図である。 本発明の一実施形態に従って、垂直フィン間に減少された高さを持つゲージ層を図示する、垂直フィンの長軸の横断側面図である。 本発明の一実施形態に従って、ゲージ層の高さまで取り除かれてスペーサ溝を生成するスペーサ層を図示する横断側面図である。 本発明の一実施形態に従って、ゲージ層の残存部分の除去後のライナ層上のＬ字形およびＵ字形スペーサ溝を図示する横断側面図である。 本発明の一実施形態に従って、垂直フィンの端壁上のスペーサ溝、および垂直フィン間の分離領域におけるゲージ層の残存部分を図示する、垂直フィンの長軸の横断側面図である。 本発明の一実施形態に従って、各垂直フィンおよびフィン・テンプレートからのライナ層の露出部分の除去を図示する横断側面図である。 本発明の一実施形態に従って、垂直フィン、フィン・テンプレート、およびスペーサ溝の露出面上に形成されたゲート誘電体層を図示する横断側面図である。 本発明の一実施形態に従って、ゲート誘電体層上の仕事関数層を図示する横断側面図である。 本発明の一実施形態に従って、仕事関数層上のゲート・フィル層を図示する横断側面図である。 本発明の一実施形態に従って、垂直フィン上に形成されたゲート構造、およびゲート構造の露出部分上に形成された上部スペーサを図示する横断側面図である。 本発明の一実施形態に従って、各垂直フィンの上面上の上部ソース／ドレインおよびソース／ドレイン接点を図示する横断側面図である。 本発明の一実施形態に従って、ｎＦＥＴおよび隣接するｐＦＥＴのための垂直フィン、ゲート構造、ソース／ドレインおよび電気接点を図示する、垂直フィンの長軸の横断側面図である。
本発明の原理および実施形態は概して、ピッチおよびフィン・パターン密度が変動することがある垂直フィン間でより均一な厚さを有する下部スペーサを形成することに関する。下部スペーサは、隣接する垂直フィン間の距離と共に変動しない様式で形成される２つの層を含むことができる。様々な実施形態において、酸化物ライナ層および窒化物スペーサ層が、熱原子層堆積（熱ＡＬＤ）またはプラズマ強化原子層堆積（ＰＥＡＬＤ）によって基板および垂直フィン上に形成されて垂直輸送電界効果トランジスタ（ＶＴＦＥＴ）のための下部スペーサを提供することができ、ここで電流は基板の面に直角にＦｉｎＦＥＴを通って流れる。
本発明の原理および実施形態は概して、基板および垂直フィン上にコンフォーマルに堆積されて、トレンチ幅（すなわち、フィン間距離）および幾何配置に無関係である所定の厚さを有するＵ字形またはＬ字形スペーサ溝にも関する。コンフォーマルな堆積は厚さ変動を低減または回避することができ、ここで隣接デバイス間の下部スペーサ厚さの変動性はデバイス性能変動および不安定性を誘発し得る。例えば、高密度プラズマ堆積下部スペーサ膜は、ピッチ変動の程度、フィル幾何配置の形状、リエントラント性および堆積パラメータに応じて厚さが１０％～５０％（例えば、約１ｎｍ～約４ｎｍ）ほども変動し得る。
本発明の原理および実施形態は概して、単分子層ごとの層形成（monolayer-by-monolayer layer formation）を通じて層の厚さをより良く制御するために、高密度プラズマ（ＨＤＰ）堆積、物理気相堆積（ＰＶＤ）またはガス・クラスタ・イオン・ビーム（ＧＣＩＢ）堆積などの指向性の堆積に代わる、熱ＡＬＤまたはＰＥＡＬＤによるコンフォーマルな堆積の使用にも関する。熱ＡＬＤまたはＰＥＡＬＤあるいはその両方によるライナ層およびスペーサ層の堆積は、ピッチ・ウォーキング（pitch walking）および垂直フィン・ローディング（vertical fin loading）（分離対密集）による厚さ変動を回避することができ、ここでフィン・ピッチの変動は、より密集した領域における層形成反応物の局所空乏を引き起こし、それによって特にＰＥＣＶＤまたはＨＤＰプロセスの場合、異なる量のスペーサおよびライナ層堆積厚さという結果になり得る。
加えて、熱ＡＬＤおよびＰＥＡＬＤ堆積窒化物層は、より低い熱予算で潜在的に達成されることができ、ここでＡＬＤまたはＰＥＡＬＤ堆積は５００°Ｃ未満で実施されてもよい。より低い熱予算はドーパント拡散を回避することができる。
本発明が適用されることができる例証的な応用例／使用例としては：垂直輸送ＦｉｎＦＥＴデバイスを活用する論理（例えば、ＮＡＮＤ、ＮＯＲ、ＸＯＲ等）およびメモリ・デバイス（例えば、ＳＲＡＭ、ＤＲＡＭ等）を含むが、これらに限定されない。
様々な実施形態において、材料および層は、物理気相堆積（ＰＶＤ）、化学気相堆積（ＣＶＤ）、原子層堆積（ＡＬＤ）、分子線エピタキシ（ＭＢＥ）、またはそれらの様々な変形例、例えば、プラズマ強化化学気相堆積（ＰＥＣＶＤ）、金属有機化学気相堆積（ＭＯＣＶＤ）、低圧化学気相堆積（ＬＰＣＶＤ）、電子ビーム物理気相堆積（ＥＢ－ＰＶＤ）およびプラズマ強化原子層堆積（ＰＥＡＬＤ）のいずれかによって堆積されることができる。堆積はエピタキシャル・プロセスであることができ、そして堆積材料は結晶質であることができる。様々な実施形態において、層の形成は、１つまたは複数の堆積プロセスによるものであることができ、ここで、例えば、第１のプロセス（例えば、熱ＡＬＤ、ＰＥＡＬＤ等）によってコンフォーマルな層が形成されてもよく、そして第２のプロセス（例えば、ＣＶＤ、電着、ＰＶＤ等）によってフィルが形成されてもよい。
本発明が所与の例示的なアーキテクチャに関して記載されることになるが、しかしながら、他のアーキテクチャ、構造、基板材料ならびにプロセス特徴およびステップが本発明の範囲内で多様であり得ることが理解されるはずである。
明瞭にするために或る特徴が全ての図に図示されなくてもよいことが留意されるべきである。このことは、いずれかの特定の実施形態、または図解、または請求項の範囲の限定と解釈されるとは意図されない。
ソース／ドレイン突起、層、領域等への言及は、別途明示される場合を除いて、特定のデバイス特徴がソースまたはドレインとして実装されることができることを示すと意図される。加えて、能動デバイスのためのソースおよびドレインの役割は、いくつかの事例において逆にされることができるので、既に示されたドレインは代わりにソースであってもよく、その逆も同じである。ソース／ドレインへの言及は、したがって、用語の最も広い合理的な範囲を包含すると意図される。
ここで参照する図面では類似の番号が同じまたは同様の要素を表しており、最初に図１を参照すると、本発明の一実施形態に従って、基板の横断側面図が図示されている。
１つまたは複数の実施形態において、基板１１０は、半導体または活性表面半導体層を持つ絶縁体であることができる。基板は、結晶、半結晶、微結晶または非晶領域を含むことができる。基板は、本質的に（すなわち、汚染物質を除いて）単一元素（例えば、シリコン）、主として（すなわち、ドーピングと共に）単一元素、例えば、シリコン（Ｓｉ）もしくはゲルマニウム（Ｇｅ）であることができ、または基板は、化合物、例えば、Ａｌ２Ｏ３、ＳｉＯ２、ＧａＡｓ、ＳｉＣもしくはＳｉＧｅを含むことができる。基板は、複数の材料層、例えば、シリコン・オン・インシュレータ基板（ＳＯＩ）、ゲルマニウム・オン・インシュレータ基板（ＧｅＯＩ）またはシリコン・ゲルマニウム・オン・インシュレータ基板（ＳＧＯＩ）などの、セミコンダクタ・オン・インシュレータ基板（ＳｅＯＩ）を有することもできる。基板は、高ｋ酸化物または窒化物あるいはその両方を含む、基板を形成する他の層を有することもできる。基板１１０は、キャリア層を含んで、より薄い層を支持することができる。
１つまたは複数の実施形態において、基板１１０は、シリコン・ウエハであることができる。様々な実施形態において、基板は、単結晶シリコン（Ｓｉ）、シリコン・ゲルマニウム（ＳｉＧｅ）もしくはＩＩＩ－Ｖ族半導体（例えば、ＧａＡｓ）ウエハであること、または単結晶シリコン（Ｓｉ）、シリコン・ゲルマニウム（ＳｉＧｅ）もしくはＩＩＩ－Ｖ族半導体（例えば、ＧａＡｓ）表面／活性層を有することができる。
図２は、本発明の一実施形態に従って、基板の表面上に形成されたフィン・テンプレート層、フィン・テンプレート層上に形成されたマンドレル層、マンドレル層上に形成されたマンドレル・テンプレート層およびマンドレル・テンプレート層上に形成されたマンドレル・マスク層を図示する横断側面図である。
１つまたは複数の実施形態において、基板１１０の表面の少なくとも一部分上にフィン・テンプレート層１２０が形成されることができる。様々な実施形態において、フィン・テンプレート層１２０は、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、熱成長またはそれらの組合せによって基板表面上に形成されることができ、ここでフィン・テンプレート層１２０は基板上にブランケット堆積（blanket deposit）されることができる。
１つまたは複数の実施形態において、フィン・テンプレート層１２０は、約２０ｎｍ～約７０ｎｍの範囲の、または約２０ｎｍ～約５０ｎｍの範囲の、または約５０ｎｍ～約７０ｎｍの範囲の、または約３０ｎｍ～約６０ｎｍの範囲の厚さを有することができ、ここでフィン・テンプレート層１２０の厚さは、続いて形成されるソース／ドレイン突起の高さを規定することができる。他の厚さも企図される。
様々な実施形態において、フィン・テンプレート層１２０は、基板１１０への垂直フィン・パターンの転写の間、基板をマスクするためのハード・マスク層であることができる。フィン・テンプレート層１２０は、酸化ケイ素（ＳｉＯ）、窒化ケイ素（ＳｉＮ）、酸窒化ケイ素（ＳｉＯＮ）、炭窒化ケイ素（ＳｉＣＮ）、ホウ窒化ケイ素（ＳｉＢＮ）、炭化ケイ素（ＳｉＣ）、ホウ炭化ケイ素（ＳｉＢＣ）、ホウ炭窒化ケイ素（ＳｉＢＣＮ）、炭化ホウ素（ＢＣ）、窒化ホウ素（ＢＮ）、窒化チタン（ＴｉＮ）またはそれらの組合せであることができ、ここでフィン・テンプレート層１２０は１つまたは複数の層を含んでもよい。フィン・テンプレート層１２０は、マンドレル層から犠牲マンドレルを形成するためのエッチング・ストップ層としても作用することができ、ここでフィン・テンプレート層１２０は他の層に対して選択的にエッチングされることができる。
１つまたは複数の実施形態において、フィン・テンプレート層１２０の少なくとも一部分上にマンドレル層１３０が形成されることができる。１つまたは複数の実施形態において、マンドレル層１３０は、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、スピン・オン・プロセスまたはそれらの組合せによって形成されることができ、ここでマンドレル層１３０はフィン・テンプレート層１２０上にブランケット堆積されることができる。
様々な実施形態において、マンドレル層１３０は、容易かつ選択的にパターン化およびエッチングされることができる犠牲材料であることができる。マンドレル層１３０は、アモルファス・シリコン（ａ－Ｓｉ）、ポリ・シリコン（ｐ－Ｓｉ）、無定形炭素（ａ－Ｃ）、シリコン・ゲルマニウム（ＳｉＧｅ）、有機平坦化層（ＯＰＬ）、酸化ケイ素（ＳｉＯ）、窒化ケイ素（ＳｉＮ）またはそれらの適切な組合せであることができる。
１つまたは複数の実施形態において、マンドレル層１３０上にマンドレル・テンプレート層１４０が形成されることができ、ここでマンドレル・テンプレート層はハード・マスク層であることができる。
マンドレル・テンプレート層１４０は、酸化ケイ素（ＳｉＯ）、窒化ケイ素（ＳｉＮ）、酸窒化ケイ素（ＳｉＯＮ）、炭窒化ケイ素（ＳｉＣＮ）、ホウ窒化ケイ素（ＳｉＢＮ）、ホウ炭化ケイ素（ＳｉＢＣ）、ホウ炭窒化ケイ素（ＳｉＢＣＮ）、炭化ホウ素（ＢＣ）、窒化ホウ素（ＢＮ）またはそれらの組合せであることができ、ここでマンドレル・テンプレート層１４０は１つまたは複数の層を含んでもよい。
１つまたは複数の実施形態において、マンドレル・テンプレート層１４０上にマンドレル・マスク層１５０が形成されることができ、ここでマンドレル・マスク層１５０は、マンドレル・テンプレート層１４０をマスクするためのハード・マスク層またはソフト・マスク層であることができる。１つまたは複数の実施形態において、マンドレル・マスク層１５０は、リソグラフィ・レジスト材料（例えば、フォト・レジスト材料、ｅビーム・レジスト材料等）であることができる。
１つまたは複数の実施形態において、マンドレル・マスク層１５０は、ポジもしくはネガ・レジスト材料、例えば、ポリ（メタクリル酸メチル）（ＰＭＭＡ）もしくはＳＵ－８、または電子ビーム（ｅビーム）硬化材料、例えば、水素シルセスキオキサン（ＨＳＱ）であることができる。
１つまたは複数の実施形態において、マンドレル・マスク層１５０は、スピン・オン・プロセスによってマンドレル・テンプレート層１４０上に形成されることができる。
図３は、本発明の一実施形態に従って、マンドレル・テンプレート層上のパターン化されたマンドレル・マスク層を図示する横断側面図である。
１つまたは複数の実施形態において、マンドレル・マスク層１５０は、パターン化および現像されてマンドレル・テンプレート層１４０上にマンドレル・マスク区間１５１を形成することができ、ここでマンドレル・マスク区間１５１は、マンドレル・テンプレート層１４０の一部分を覆い、かつマンドレル・テンプレート層の他の部分を露出させる。マンドレル・マスク層１５０は、当該技術で公知のプロセスを使用してパターン化および現像されることができる。
様々な実施形態において、隣接するマンドレル・マスク区間１５１間のピッチ（すなわち、中心間距離）は、約２０ｎｍ～約６０ｎｍの範囲で、または約２０ｎｍ～約４０ｎｍの範囲であることができ、それは垂直フィン間のピッチを決定することができる。
図４は、本発明の一実施形態に従って、マンドレル・テンプレートおよび犠牲マンドレル上のパターン化されたマンドレル・マスク層を図示する横断側面図である。
１つまたは複数の実施形態において、マンドレル・テンプレート層１４０の露出部分は、ウェット・エッチングによってまたはドライ・プラズマ・エッチングによって除去されることができ、ここでドライ・プラズマは方向性の反応性イオン・エッチング（ＲＩＥ）であることができる。マンドレル・テンプレート層１４０の露出部分の除去は、マンドレル・マスク区間１５１下方に１つまたは複数のマンドレル・テンプレート１４１を形成すること、およびマンドレル層１３０の下位部分を露出させることができる。マンドレル・テンプレート１４１は、マンドレル層１３０にマンドレル・パターンを転写するために使用されることができる。
１つまたは複数の実施形態において、一旦マンドレル・テンプレート１４１が形成されると、マンドレル層１３０の露出部分を除去するために方向性エッチング（例えば、ＲＩＥ）が使用されて下位フィン・テンプレート層１２０上に犠牲マンドレル１３１を形成することができる。１つまたは複数の犠牲マンドレル１３１はフィン・テンプレート層１２０上にあることができ、ここでフィン・テンプレート層の一部分が犠牲マンドレル１３１間に露出されることができる。
図５は、本発明の一実施形態に従って、マンドレル・テンプレート、犠牲マンドレルおよびフィン・テンプレート層上に形成された側壁層を図示する横断側面図である。
１つまたは複数の実施形態において、マンドレル・マスク区間１５１は、当該技術で公知のプロセス（例えば、ストリッピングまたはアッシング）を使用して除去されてマンドレル・テンプレート１４１を露出させることができる。１つまたは複数の実施形態において、マンドレル・テンプレート１４１および犠牲マンドレル１３１の露出面上に側壁スペーサ層１６０が形成されることができ、ここで側壁スペーサ層１６０は、側壁スペーサ層１６０の厚さを制御するために、コンフォーマルな堆積、例えば、熱ＡＬＤまたはＰＥＡＬＤによって形成されることができる。
様々な実施形態において、側壁スペーサ層１６０は、約４ｎｍ～約３０ｎｍの範囲の、または約６ｎｍ～約１５ｎｍの範囲の、または約８ｎｍ～約１２ｎｍの範囲の厚さを有することができ、ここで側壁スペーサ層１６０の厚さは、続いて形成される垂直フィンのピッチまたは幅あるいはその両方を決定することができる。
様々な実施形態において、側壁スペーサ層１６０は、酸化ケイ素（ＳｉＯ）、窒化ケイ素（ＳｉＮ）、酸窒化ケイ素（ＳｉＯＮ）、炭化ケイ素（ＳｉＣ）、コンフォーマルな無定形炭素（ａ－Ｃ）またはそれらの組合せであることができる。
図６は、本発明の一実施形態に従って、犠牲マンドレルの反対側に形成された側壁スペーサを図示する横断側面図である。
１つまたは複数の実施形態において、フィン・テンプレート層１２０上およびマンドレル・テンプレート１４１の上面上の側壁スペーサ層１６０の一部分が、方向性エッチング、例えば、ＲＩＥを使用するエッチング・バック・プロセスによって除去されて、入射イオン・ビームにほぼ直角な表面上の側壁スペーサ層の一部分を除去することができる一方で、犠牲マンドレル１３１の垂直側壁上の側壁スペーサ層１６０は、本質的にエッチングされていないままである。１つまたは複数の実施形態において、マンドレル・テンプレート１４１の上面上の側壁スペーサ層１６０の一部分が化学機械研磨（ＣＭＰ）によって除去されて下位マンドレル・テンプレート１４１を露出させることができる。犠牲マンドレル１３１上の側壁スペーサ層１６０の残存部分が側壁スペーサ１６１を形成することができる。
様々な実施形態において、垂直フィン間の密なピッチを提供するために、側壁画像転写（ＳＩＴ）プロセス、自己整合ダブル・パターニング（ＳＡＤＰ）または自己整合クアドラプル・パターニング（ＳＡＱＰ）によって複数の垂直フィンが形成されることができる。様々な実施形態において、より緩やかなピッチを持つフィンを提供するために直接印刷が使用されることができる。液浸リソグラフィは、約７８ｎｍピッチまで直接印刷することができる。自己整合ダブル・パターニング（ＳＡＤＰ）は、約４０ｎｍ～６０ｎｍのフィン・ピッチまで達成することができる。自己整合クアドラプル・パターニング（ＳＡＱＰ）は、４０ｎｍ未満のフィン・ピッチまで至るために使用されてもよい。
図７は、本発明の一実施形態に従って、犠牲マンドレルの除去後にフィン・テンプレート層上に形成された側壁スペーサを図示する横断側面図である。
１つまたは複数の実施形態において、マンドレル・テンプレート１４１および犠牲マンドレル１３１は、側壁スペーサ１６１が形成された後に除去されることができ、ここでマンドレル・テンプレート１４１および犠牲マンドレル１３１は選択エッチング（例えば、ＲＩＥまたはウェット・エッチング）によって除去されることができる。マンドレル・テンプレート１４１および犠牲マンドレル１３１が選択的に除去されることができる一方で、側壁スペーサ１６１はフィン・テンプレート層１２０上に残存してフィン・パターンを形成する。側壁スペーサ１６１がマンドレル・テンプレート１４１および犠牲マンドレル１３１と異なる材料で作製されることができるので、マンドレル・テンプレート１４１および犠牲マンドレル１３１は選択的に除去されることができる。
図８は、本発明の一実施形態に従って、基板上に形成されたフィン・テンプレートおよび各フィン・テンプレート上の側壁スペーサを図示する横断側面図である。
１つまたは複数の実施形態において、側壁スペーサ１６１によって形成されるフィン・パターンは、フィン・テンプレート層１２０の露出部分を除去することによってフィン・テンプレート層１２０に転写されることができる。様々な実施形態において、フィン・テンプレート層１２０の一部分が方向性ＲＩＥによって除去されて１つまたは複数の側壁スペーサ１６１の各々下方にフィン・テンプレート１２１を形成することができる。フィン・テンプレート層１２０の一部分の除去は、側壁スペーサ１６１およびフィン・テンプレート１２１の各々間に下位基板１１０、表面／活性層またはソース／ドレイン層の一部分を露出させることができる。
図９は、本発明の一実施形態に従って、各垂直フィン上にフィン・テンプレートおよび側壁スペーサを持って基板上に形成された複数の垂直フィンを図示する横断側面図である。
１つまたは複数の実施形態において、基板１１０または表面活性層上に１つまたは複数の垂直フィン１１１が形成されることができ、ここで垂直フィン１１１は、側壁スペーサ１６１およびフィン・テンプレート１２１間または周囲のあるいはその両方の基板１１０の一部分を除去することによって形成されることができる。１つまたは複数の垂直フィン１１１は、側壁スペーサ１６１によって覆われていない基板または表面活性層の一部分を除去する方向性エッチング、例えば、反応性イオン・エッチング（ＲＩＥ）によって形成されることができる。基板材料の除去は、垂直フィンの基部でより大きな幅およびフィンの上部でより狭い幅を有する先細のプロファイルを持つ、または真っ直ぐなプロファイル（すなわち、本質的に均一幅）を持つ垂直フィン１１１を形成することができ、ここで真っ直ぐなまたは先細のプロファイルはエッチング・プロセスの態様として生成されることができる。
１つまたは複数の実施形態において、側壁スペーサ１６１およびフィン・テンプレート１２１間または周囲のあるいはその両方の基板または表面活性層に、約３０ｎｍ～約９０ｎｍの範囲の、または約３０ｎｍ～約５０ｎｍの範囲の、または約４５ｎｍの深さＤ１までトレンチが形成されることができ、ここで基板に形成される垂直フィン１１１は、トレンチの深さに等しい結果的な高さＨ１を有することができる。垂直フィン１１１は、基部での幅が上面１１３上の側壁スペーサ１６１およびフィン・テンプレート１２１の幅より大きい先細のプロファイルを有することができる。
非限定的な例証的な実施形態において、基板１１０は、単結晶シリコン（Ｓｉ）ウエハもしくは単結晶シリコン・ゲルマニウム（ＳｉｘＧｅｙ）ウエハであることができ、または基板は、複数の垂直フィンが形成されることができる、基板１１０の表面の単結晶シリコン（Ｓｉ）もしくは単結晶シリコン・ゲルマニウム活性層（ＳｉｘＧｅｙ）（すなわち、表面活性層）を含むことができる。垂直フィン１１１は、完全に空乏化したデバイス・チャネルを提供するために未ドープであることができる。
１つまたは複数の実施形態において、垂直フィン１１１は、約２０ｎｍ～約６０ｎｍの範囲の、または約３０ｎｍ～約５０ｎｍの長さを有することができ、ここで垂直フィン長は幅Ｗ１以上であることができる。垂直フィン１１１は、基板１１０の面と平行な、実質的に（例えば、丸い縁および粗／凸凹面を持って）正方形または長方形の横断面を有することができる。
１つまたは複数の実施形態において、垂直フィン１１１は、高キャリア移動度を提供するために、歪または無歪フィン（strained or unstrained fin）、例えば、歪ＳｉｘＧｅ（１－ｘ）ｎＦＥＴもしくは無歪シリコンｐＦＥＴまたはその両方、あるいはＩＩＩ－Ｖ ｎＦＥＴであることができる。基板上の垂直フィン１１１は、１つまたは複数の垂直輸送フィン電界効果トランジスタ（ＶＴ ＦｉｎＦＥＴ）を製造するために使用されてもよい。ＶＴ ＦｉｎＦＥＴは、電気的に結合されてＣＭＯＳデバイスを形成してもよく、ここでｎＦＥＴおよびｐＦＥＴが結合されてＣＭＯＳデバイスを形成する。
図１０は、本発明の一実施形態に従って、側壁スペーサの除去後に各先細の垂直フィン上に残存するフィン・テンプレート、および垂直フィン下方のソース／ドレイン領域を図示する横断側面図である。
１つまたは複数の実施形態において、側壁スペーサ１６１は、フィン・テンプレート１２１および垂直フィン１１１から除去されることができる。垂直フィン１１１は先細の側壁プロファイルを有することができ、ここで垂直フィン１１１の基部１１２は、垂直フィン１１１の上面１１３での幅Ｗ１より大きな幅Ｗ２を有する。側壁スペーサ１６１は、例えば、等方性ドライ・エッチング、選択ＲＩＥプロセスまたは選択ウェット・エッチングによって除去されることができる。下位フィン・テンプレート１２１はエッチング・ストップとして作用することができる。フィン・テンプレート１２１は、側壁スペーサ１６１が除去された後に垂直フィン１１１上に残存すること、および別の選択エッチングによって続いて除去されることができる。
１つまたは複数の実施形態において、垂直フィンの上面１１３での幅Ｗ１は６ｎｍ～約１０ｎｍの範囲であることができ、そして垂直フィンの基部１１２での幅Ｗ２は幅Ｗ１より約２ｎｍ～約４ｎｍ広くなることができる。
１つまたは複数の実施形態において、垂直フィン１１１は、犠牲マンドレル１３１のピッチおよび幅によって決定されるピッチまたは中心間距離Ｐ１、Ｐ２を有することができる。様々な実施形態において、垂直フィン１１１は、約２０ｎｍ～約６０ｎｍの範囲の、または約３０ｎｍ～約４０ｎｍの範囲の、犠牲マンドレル１３１の幅によって決定されるようなピッチＰ１を有することができる。様々な実施形態において、垂直フィン１１１は、約２０ｎｍ～約１００ｎｍの範囲の、または約３０ｎｍ～約９０ｎｍの範囲の、または約４０ｎｍ～約７０ｎｍの範囲の、２つの隣接する犠牲マンドレル１３１間のピッチによって決定されるようなピッチＰ２を有することができ、ここでピッチＰ１はピッチＰ２に等しくなることができる。様々な実施形態において、ピッチＰ１およびピッチＰ２は等しくなることができ、またはＰ１およびＰ２は異なることができ、ここで差はピッチ・ウォーキングによることができる。本手法は、隣接垂直フィン１１１間に異なる／可変ピッチがある場合に下部スペーサに均一な厚さを提供することができる。
１つまたは複数の実施形態において、基板の表面に下部ソース／ドレイン領域１１５が形成されることができ、ここで下部ソース／ドレイン領域１１５は、ｎ型もしくはｐ型ドーピング種の注入によって、基板および垂直フィン１１１の表面上にドーピング層をエピタキシャルに成長させることによって、またはそれらの組合せで形成されることができる。下部ソース／ドレインは、エピタキシャル・ドーピング層とドーパント注入の両方の組合せであり、いずれか単独によって達成可能であるより高いドーパント密度を達成することができる。ドーピング層は、垂直フィン・パターン化前または後にエピタキシャルに成長されることができる。注入またはエピタキシャルに成長したドーピング層あるいはその両方には１回または複数回のアニールが続いて、ドーパントが垂直フィン１１１の各々下方の領域へ横に拡散するのを可能にすることができる。ドーピング種は、垂直フィン１１１の下方部分へも拡散して垂直フィン１１１の基部１１２に拡張領域１１６を形成してもよい。下部ソース／ドレインのための下部接合は、下部スペーサを形成する前であるが、垂直フィン１１１を形成した後に形成されることができる。気相ドーピング、プラズマ・ドーピング、プラズマ浸漬イオン注入、クラスタ・ドーピング、注入ドーピング、液相ドーピング、固相ドーピングまたはそれらの組合せを含むがこれらに限定されず、他の適切なドーピング技術も使用されてもよい。
図１１は、本発明の一実施形態に従って、垂直フィン、フィン・テンプレートおよび基板上のライナ層を図示する横断側面図である。
１つまたは複数の実施形態において、垂直フィン１１１の露出面および基板１１０の露出面上にライナ層１７０が形成されることができ、ここでライナ層１７０は、熱ＡＬＤ、ＰＥＡＬＤ、パルス・プラズマＣＶＤまたはそれらの組合せによって垂直フィン１１１上にコンフォーマルな堆積によって形成されることができる。様々な実施形態において、ライナ層１７０は、高密度プラズマ（ＨＤＰ）堆積およびガス・クラスタ・イオン・ビーム（ＧＣＩＢ）堆積を含むがこれらに限定されない、指向性の堆積によって形成されない。様々な実施形態において、ライナ層１７０は、ＣＶＤ、ＬＰＣＶＤまたはＰＥＣＶＤによって形成されない。
１つまたは複数の実施形態において、ライナ層１７０は、酸化ケイ素（ＳｉＯ）、炭素ドープ酸化ケイ素（ＳｉＯＣ）またはそれらの組合せであることができる。酸化ケイ素は、化学量論的二酸化ケイ素（ＳｉＯ２）および他の化学量論比のケイ素と酸素を含むことができる。
１つまたは複数の実施形態において、ライナ層１７０は、約０．５ｎｍ～約１０ｎｍの範囲の、または約０．５ｎｍ～約５ｎｍの範囲の、または約１ｎｍ～約５ｎｍの、または約１ｎｍ～約３ｎｍの厚さを有することができるとはいえ、他の厚さも企図される。
図１２は、本発明の一実施形態に従って、垂直フィン、フィン・テンプレートおよび基板上のライナ層上のスペーサ層を図示する横断側面図である。
１つまたは複数の実施形態において、垂直フィン１１１および基板１１０上のライナ層１７０上にスペーサ層１８０が形成されることができ、ここでスペーサ層１８０は、熱ＡＬＤ、ＰＥＡＬＤ、パルス・プラズマＣＶＤまたはそれらの組合せによって垂直フィン１１１上にコンフォーマルな堆積によって形成されることができる。様々な実施形態において、スペーサ層１８０は、高密度プラズマ（ＨＤＰ）堆積およびガス・クラスタ・イオン・ビーム（ＧＣＩＢ）堆積を含むがこれらに限定されない、指向性の堆積によって形成されない。様々な実施形態において、スペーサ層１８０はＰＥＣＶＤによって形成されない。
１つまたは複数の実施形態において、スペーサ層１８０は、窒化ケイ素（ＳｉＮ）、炭素ドープ窒化ケイ素（ＳｉＣＮ）、酸窒化ケイ素（ＳｉＯＮ）、ホウ炭窒化ケイ素（ＳｉＢＣＮ）、酸炭窒化ケイ素（ＳｉＯＣＮ）またはそれらの組合せであることができる。窒化ケイ素は、化学量論的窒化ケイ素（Ｓｉ３Ｎ４）および他の化学量論比のケイ素と窒素を含むことができる。
１つまたは複数の実施形態において、スペーサ層１８０は、約０．５ｎｍ～約１０ｎｍの範囲の、または約０．５ｎｍ～約５ｎｍの範囲の、または約１ｎｍ～約５ｎｍの、または約３ｎｍ～約８ｎｍの厚さを有することができるとはいえ、他の厚さも企図される。
１つまたは複数の実施形態において、垂直フィン１１１は、所定の結晶方位を持つ結晶性半導体であることができ、ここで１つまたは複数の露出フィン・テンプレート１２１の除去が結晶性表面を露出させる。
図１３は、本発明の一実施形態に従って、スペーサ層上および垂直フィン間のゲージ層を図示する横断側面図である。
１つまたは複数の実施形態において、スペーサ層１８０の露出面上にゲージ層１９０が形成されることができ、ここでゲージ層１９０は、ブランケット堆積、例えば、流動性ＣＶＤ（例えば、ＳｉＯ２）、ｅＨＡＲＰ、スピン・オン・プロセスまたはそれらの組合せによって形成されることができる。
１つまたは複数の実施形態において、ゲージ層１９０は、二酸化ケイ素（ＳｉＯ２）、低ｋ誘電体、流動性高分子材料またはそれらの組合せであることができる。低ｋ誘電材料としては、炭素ドープ酸化ケイ素（ＳｉＯＣ）、フッ化物ドープ酸化ケイ素（例えば、フッ化物ドープ・ガラス）、無定形炭素、多孔質酸化ケイ素、スピン・オン・シリコン・ベースの高分子材料（例えば、オルトケイ酸テトラエチル（ＴＥＯＳ）、水素シルセスキオキサン（ＨＳＱ）およびメチルシルセスキオキサン（ＭＳＱ））またはそれらの組合せを含むことができるが、これらに限定されない。
図１４は、本発明の一実施形態に従って、スペーサ層上のゲージ層、および垂直フィン間の分離領域を図示する、垂直フィンの長軸の横断側面図である。
１つまたは複数の実施形態において、フィン・テンプレート１２１上のスペーサ層１８０の上面上方に広がるゲージ層１９０の一部分が、例えば、化学機械研磨（ＣＭＰ）によって除去されてゲージ層１９０に平滑な平坦化表面を提供することができる。フィン・テンプレート１２１上のスペーサ層１８０の上面は、ゲージ層１９０の上方部分の除去によって露出されることができる。
１つまたは複数の実施形態において、ゲージ層１９０は、分離領域トレンチを充填して２つの垂直フィン１１１間に分離領域１９５（例えば、シャロー・トレンチ分離領域）を形成することができる。分離領域トレンチは、ライナ層１７０およびスペーサ層１８０で内部が覆われることができる。様々な実施形態において、第１の垂直フィン１１１がｎ型ＦｉｎＦＥＴであるように構成されることができ、そして第１の垂直フィン１１１に隣接する第２の垂直フィン１１１がｐ型ＦｉｎＦＥＴであるように構成されることができ、ここで第１の垂直フィン１１１および拡張領域１１６下方の下部ソース／ドレイン領域１１５は、適切にドープされてｎ型ＦｉｎＦＥＴ（左斜めハッチングとして図示される）を形成することができ、そして第２の垂直フィン１１１および拡張領域１１６下方の下部ソース／ドレイン領域１１５は、適切にドープされてｐ型ＦｉｎＦＥＴ（右斜めハッチングとして図示される）を形成することができる。分離領域１９５は、ｎ型ＦｉｎＦＥＴおよびｐ型ＦｉｎＦＥＴが電気的に分離されるように、第１の垂直フィン１１１下方の下部ソース／ドレイン領域１１５および第２の垂直フィン１１１下方の下部ソース／ドレイン領域１１５を物理的および電気的に分割することができる。ｎ型ＦｉｎＦＥＴおよびｐ型ＦｉｎＦＥＴを形成する垂直フィン１１１の一部分が未ドープであり、完全に空乏化したデバイス・チャネルを提供することができる。
図１５は、本発明の一実施形態に従って、垂直フィン間に減少された高さを持つゲージ層を図示する横断側面図である。
１つまたは複数の実施形態において、ゲージ層１９０の一部分が除去されて、垂直フィン１１１間または周囲のあるいはその両方のスペーサ層１８０上にゲージ部１９１を形成することができ、ここでゲージ部１９１は垂直フィン１１１間のスペーサ層１８０の一部分を覆うことができる。除去されたゲージ層１９０の一部分は、ゲージ層１９０の高さ（すなわち、厚さ）を、スペーサ層１８０から形成される、Ｕ字形スペーサ溝、またはスペーサ層が片側だけに沿ってフィンを有するＬ字形スペーサ溝の意図される深さのための所定の値に減少させることができる。スペーサ溝１８１の側壁１８２は、ゲージ部１９１の厚さに等しい内側高さを有することができる。様々な実施形態において、垂直フィン１１１の側面の上方へのスペーサ溝の脚部の高さは、ＦｉｎＦＥＴの意図されるチャネル長に依存することができる。
様々な実施形態において、垂直フィン１１１の基部１１２からの拡張領域１１６の高さは、垂直フィン１１１の側面の上方へのスペーサ溝の脚部の高さに等しくなり、抵抗を最小化することおよび所定のチャネル長を提供することができる。
１つまたは複数の実施形態において、ゲージ層１９０の一部分は、ゲージ層１９０の材料を優先して除去する一方で、ライナ層１７０上のスペーサ層１８０を垂直フィン１１１の側壁およびフィン・テンプレート１２１を覆ったままにする選択等方性エッチング（例えば、ウェット・エッチング、ＣＯＲなどのドライ・エッチング、遠隔プラズマ・エッチング（例えば、ＳｉＣｏＮｉＴＭ）等）を使用して除去されることができる。エッチング・プロセスは、ゲージ層１９０の材料を優先して除去する方向性エッチング、例えば、反応性イオン・エッチング（ＲＩＥ）であることもできる。エッチングは、ゲージ層１９０の所定の量を除去する時限エッチングであることができ、またはそれは、ウェット・エッチング、等方性ドライ・エッチング、および方向性エッチング（例えば、ＲＩＥ）の様々な順序の組合せであり得る。
１つまたは複数の実施形態において、ゲージ部１９１は、約１ｎｍ～約６ｎｍの範囲の、または約１ｎｍ～約５ｎｍの範囲の、または約１ｎｍ～約４ｎｍの範囲の高さ（すなわち、厚さ）を有することができる。
１つまたは複数の実施形態において、ゲージ層１９０の高さが減少されて、垂直フィン１１１の上方部分上のスペーサ層１８０を露出させることができる。ゲージ層１９０は、垂直フィン１１１の高さ下方に凹まされることができる。
図１６は、本発明の一実施形態に従って、垂直フィン間に減少された高さを持つゲージ層を図示する、垂直フィンの長軸の横断側面図である。
１つまたは複数の実施形態において、ゲージ層１９０の高さが減少されて、垂直フィン１１１の上方部分上のスペーサ層１８０を露出させる一方で、スペーサ層１８０の下方部分を覆うことができる。ゲージ層１９０は、垂直フィン１１１の基部１１２上方の所定の高さに凹まされることができる。ゲージ層１９０の材料は２つの隣接するフィン間の分離領域１９５に残存し、ここで一方のフィンがｐＦＥＴを形成することができ、そして他方のフィンがｎＦＥＴを形成することができる。
図１７は、本発明の一実施形態に従って、ゲージ層の高さまで取り除かれてスペーサ溝を生成するスペーサ層を図示する横断側面図である。
１つまたは複数の実施形態において、スペーサ層１８０の露出部分は、スペーサ層１８０の材料に対して選択的な等方性エッチング（例えば、ウェット・エッチング、ＳｉＣｏＮｉＴＭエッチングなどのドライ等方性エッチング、または化学酸化物除去（ＣＯＲ）エッチング等）を使用して除去されて、２つの垂直フィン１１１間のＵ字形スペーサ溝１８１または単一の垂直フィン１１１に隣接するＬ字形スペーサ溝１８１を形成することができる。スペーサ層１８０の露出部分は、ゲージ部１９１の露出上面まで除去されることができ、ここで垂直フィン１１１上のスペーサ層１８０の残存部分がスペーサ溝１８１の側壁１８２を形成する。スペーサ層１８０をゲージ部１９１の上面まで取り除くことは、垂直フィン１１１およびフィン・テンプレート１２１上のライナ層１７０の一部分を露出させる。ライナ層１７０がスペーサ層１８０と異なる材料であることができるので、ライナ層はエッチング・ストップとして作用する。ライナ層１７０は、スペーサ層１８０と同じ材料であることができるフィン・テンプレート１２１を保護して、溝を生成するエッチング・プロセスの制御系列を提供することができる。
非限定的な例証的な実施形態において、垂直フィン１１１およびフィン・テンプレート１２１上にＰＥＡＬＤによって二酸化ケイ素（ＳｉＯ２）ライナ層１７０が形成されることができ、そしてライナ層１７０上にＡＬＤによって窒化ケイ素（Ｓｉ３Ｎ４）スペーサ層１８０が形成されることができる。スペーサ層１８０上におよび垂直フィン１１１間の間隙に流動性化学気相堆積（ＦＣＶＤ）によって流動性酸化ケイ素（ＳｉＯ）が形成されてゲージ層１９０を提供することができる。フィン・テンプレート１２１は窒化ケイ素（Ｓｉ３Ｎ４）であることができる。
様々な実施形態において、ゲージ層１９０は、高アスペクト比プロセス（ＨＡＲＰ）、拡張高アスペクト比プロセス（ｅＨＡＲＰ）または高密度プラズマ（ＨＤＰ）によって形成されることができる。ゲージ層１９０は、紫外（ＵＶ）光またはオゾン（Ｏ３）を使用して硬化され、そして３００°Ｃ～７００°Ｃの範囲の温度で蒸気アニールされて、シラザン・オリゴマ（－Ｓｉ－Ｎ－Ｓｉ－）をＳｉ－Ｏ－Ｓｉへ変換することによって層構造を安定化させて、より強く／より密なゲージ層１９０を提供することができる。上方部分を除去し、かつゲージ層１９０を平坦化するために化学機械研磨（ＣＭＰ）が活用されることができる。追加的に、窒化ケイ素（Ｓｉ３Ｎ４）スペーサ層１８０に対してＳｉＯゲージ層１９０の上方部分を除去してゲージ部１９１を形成するために、選択ＲＩＥが使用されることができる。露出Ｓｉ３Ｎ４スペーサ層１８０は、選択等方性エッチング、例えば、熱リン酸エッチング、または「Ｆｒｏｎｔｉｅｒ」ＴＭなどのドライ等方性エッチングを使用してゲージ部１９１の上面まで取り除かれることができ、ここで二酸化ケイ素（ＳｉＯ２）ライナ層１７０はフィン・テンプレート１２１および垂直フィン１１１の除去または損傷を防止する。残存する流動性酸化ケイ素（ＳｉＯ）ゲージ部１９１は、選択方向性エッチング（例えば、ＲＩＥ）によって除去されてＵ字形またはＬ字形スペーサ溝１８１を露出させることができる。
図１８は、本発明の一実施形態に従って、ゲージ層の残存部分の除去後のライナ層上のＬ字形およびＵ字形スペーサ溝を図示する横断側面図である。
１つまたは複数の実施形態において、ゲージ部１９１が除去されて下位Ｕ字形またはＬ字形スペーサ溝１８１を露出させることができ、ここでゲージ部１９１は選択エッチング（例えば、ウェット・エッチング、ドライ・エッチング、プラズマ・エッチング等）を使用して除去されることができる。ゲージ部１９１の除去は、スペーサ溝１８１の側壁１８２を垂直フィン１１１の一部分の上方に斜めにまたは直角に延びたままにすることができる。
１つまたは複数の実施形態において、スペーサ溝１８１の側壁１８２は、約１ｎｍ～約５ｎｍの範囲の、または約２ｎｍ～約４ｎｍの範囲の、溝面１８３上方の内側高さを有することができる。
図１９は、本発明の一実施形態に従って、垂直フィンの端壁上のスペーサ溝、および垂直フィン間の分離領域におけるゲージ層の残存部分を図示する、垂直フィンの長軸の横断側面図である。
１つまたは複数の実施形態において、ゲージ部１９１は、例えば、時限エッチングによって除去されて、分離トレンチにゲージ層１９０の一部分を残して分離領域１９５を形成することができる。ゲージ部１９１は溝面１８３の水準まで除去されることができるので、導電ゲート材料はチャネルの水準下方の空間を充填しない。ゲージ部１９１は、ライナ層１７０およびスペーサ溝１８１の露出部分に対して選択的にエッチングされることができる。
図２０は、本発明の一実施形態に従って、各垂直フィンおよびフィン・テンプレートからのライナ層の露出部分の除去を図示する横断側面図である。
１つまたは複数の実施形態において、ライナ層１７０の露出部分が除去されて垂直フィン１１１およびフィン・テンプレート１２１の上方部分を露出させることができ、ここでライナ層１７０は選択エッチングを使用して除去されることができる。スペーサ溝１８１の側壁１８２によって覆われるライナ層１７０の一部分は、２つの垂直フィン１１１間のＵ字形ライナ１７１または単一の垂直フィン１１１に隣接するＬ字形ライナ１７１を形成するままであることができ、ここでライナはそれぞれＵ字形スペーサ溝１８１またはＬ字形スペーサ溝１８１下方にある。様々な実施形態において、組み合わされたライナ層１７０およびスペーサ層１８０は、垂直フィン１１１の端壁上にＬ字形またはＵ字形下部溝を形成することができる。ライナ層１７０は、分離領域およびスペーサ溝１８１における材料に対して選択的にエッチングされることができる。
図２１は、本発明の一実施形態に従って、垂直フィン、フィン・テンプレート、およびスペーサ溝の露出面上に形成されたゲート誘電体層を図示する横断側面図である。
１つまたは複数の実施形態において、フィン・テンプレート１２１、垂直フィン１１１、ライナ１７１およびスペーサ溝１８１の露出面上にゲート誘電体層２００が形成されることができ、ここでゲート誘電体層２００は、ＡＬＤ、ＰＥＡＬＤ、ＣＶＤ、ＰＥＣＶＤまたはそれらの組合せによってコンフォーマルに堆積されることができる。
１つまたは複数の実施形態において、ゲート誘電体層２００は、絶縁誘電体層、例えば、酸化ケイ素（ＳｉＯ）、窒化ケイ素（ＳｉＮ）、酸窒化ケイ素（ＳｉＯＮ）、高Ｋ誘電体またはこれらの材料の適切な組合せであることができる。
様々な実施形態において、ゲート誘電体層２００は、酸化ハフニウム（例えば、ＨｆＯ２）、ケイ酸ハフニウム（例えば、ＨｆＳｉＯ４）、窒化ケイ酸ハフニウム（ＨｆｗＳｉｘＯｙＮｚ）、酸化ランタン（例えば、Ｌａ２Ｏ３）、アルミン酸ランタン（例えば、ＬａＡｌＯ３）、酸化ジルコニウム（例えば、ＺｒＯ２）、ケイ酸ジルコニウム（例えば、ＺｒＳｉＯ４）、窒化ケイ酸ジルコニウム（ＺｒｗＳｉｘＯｙＮｚ）、酸化タンタル（例えば、ＴａＯ２、Ｔａ２Ｏ５）、酸化チタン（例えば、ＴｉＯ２）、チタン酸バリウム・ストロンチウム（例えば、ＢａＴｉＯ３－ＳｒＴｉＯ３）、チタン酸バリウム（例えば、ＢａＴｉＯ３）、チタン酸ストロンチウム（例えば、ＳｒＴｉＯ３）、酸化イットリウム（例えば、Ｙ２Ｏ３）、酸化アルミニウム（例えば、Ａｌ２Ｏ３）、タンタル酸鉛スカンジウム（Ｐｂ（ＳｃｘＴａ１－ｘ）Ｏ３）およびニオブ酸鉛亜鉛（例えば、ＰｂＺｎ１／３Ｎｂ２／３Ｏ３）などの遷移金属酸化物を含むことができるが、これらに限定されない高Ｋ誘電材料であることができる。高ｋ材料は、ランタンまたはアルミニウムあるいはその両方などのドーパントを更に含むことができる。高Ｋ化合物の化学量は変動することができる。
１つまたは複数の実施形態において、ゲート誘電体層２００は、約１ｎｍ～約４ｎｍの範囲の厚さを有することができる、または約１ｎｍ～約２ｎｍの範囲の厚さを有することができる。
図２２は、本発明の一実施形態に従って、ゲート誘電体層上の仕事関数層を図示する横断側面図である。
１つまたは複数の実施形態において、ゲート誘電体層２００の露出面上に仕事関数層２１０が形成されることができ、ここで仕事関数層２１０は、ＡＬＤ、ＰＥＡＬＤ、ＣＶＤ、ＰＥＣＶＤまたはそれらの組合せによってコンフォーマルに堆積されることができる。
１つまたは複数の実施形態において、ゲート誘電体層２００上に仕事関数層２１０が形成されることができ、ここで仕事関数層２１０およびゲート誘電体層２００は、ゲート構造の一部として１つまたは複数の垂直フィン１１１の各々の少なくとも一部分を包囲することができる。仕事関数層２１０は、ゲート誘電体層２００上に形成されてゲート電極の電気的性質を調節することができる。様々な実施形態において、仕事関数層は任意選択でありえる。仕事関数層２１０の一部分が、スペーサ溝１８１およびライナ１７１上のゲート誘電体層２００上に形成されることができる。
様々な実施形態において、仕事関数層２１０は、窒化チタン（ＴｉＮ）、窒化チタン・アルミニウム（ＴｉＡｌＮ）、窒化ハフニウム（ＨｆＮ）、窒化ハフニウム・シリコン（ＨｆＳｉＮ）、窒化タンタル（ＴａＮ）、窒化タンタル・シリコン（ＴａＳｉＮ）、窒化タングステン（ＷＮ）、窒化モリブデン（ＭｏＮ）、窒化ニオブ（ＮｂＮ）を含むがこれらに限定されない、導電性窒化物；炭化チタン（ＴｉＣ）、炭化チタン・アルミニウム（ＴｉＡｌＣ）、炭化タンタル（ＴａＣ）、炭化ハフニウム（ＨｆＣ）を含むがこれらに限定されない、導電性炭化物；またはそれらの組合せであることができる。仕事関数層２１０は仕事関数材料の複数の層を含むことができ、例えば、仕事関数層はＴｉＮ／ＴｉＣスタックであることができる。
様々な実施形態において、仕事関数層２１０は、約１ｎｍ～約１１ｎｍの範囲の厚さを有することができる、または約１ｎｍ～約３ｎｍの範囲の厚さを有することができる。
図２３は、本発明の一実施形態に従って、仕事関数層上のゲート・フィル層を図示する横断側面図である。
１つまたは複数の実施形態において、ゲート誘電体層２００または、存在すれば、仕事関数層２１０あるいはその両方上にゲート・フィル層２２０が形成されることができ、ここでゲート・フィル層２２０は垂直フィン１１１間の空間を充填することができる。ゲート・フィル層２２０、ゲート誘電体層２００、および任意選択で仕事関数層２１０は、１つまたは複数の垂直フィン１１１上にゲート構造を形成することができ、ここでゲート・フィル層２２０および仕事関数層２１０は導電性ゲート電極を形成することができる。
様々な実施形態において、ゲート・フィル層２２０は、ｐドープ・ポリ・シリコン（ｐ－Ｓｉ）、ｎドープ・ポリ・シリコン、導電性金属、ここで金属はタングステン（Ｗ）もしくはコバルト（Ｃｏ）、または導電性炭素材料（例えば、カーボン・ナノチューブ、グラフェン等）であることができ、あるいはそれらのいずれかの適切な組合せであることができる。ゲート・フィル層２２０は、強ｐドープ・ポリ・シリコンでありｐＦＥＴを形成する、または強ｎドープ・ポリ・シリコンでありｎＦＥＴを形成することができる。
１つまたは複数の実施形態において、ゲート・フィル層２２０はブランケット堆積されることができ、そしてゲート誘電体層２００または、存在すれば、仕事関数層２１０あるいはその両方の上面上方に広がるゲート・フィル層材料を除去するために化学機械研磨（ＣＭＰ）が使用されることができ、ここでＣＭＰは平滑な平面を提供することができる。
図２４は、本発明の一実施形態に従って、垂直フィン上に形成されたゲート構造、およびゲート構造の露出部分上に形成された上部スペーサを図示する横断側面図である。
１つまたは複数の実施形態において、ゲート・フィル層２２０、ゲート誘電体層２００または、存在すれば、仕事関数層２１０あるいはその組合せが凹まされて、上部スペーサ層２３０の形成のための空間を提供することができる。様々な実施形態において、ゲート・フィル層２２０、ゲート誘電体層２００または仕事関数層２１０あるいはその組合せの各々は選択エッチングを使用して除去されることができる。ゲート・フィル層２２０、ゲート誘電体層２００または仕事関数層２１０あるいはその組合せは、フィン・テンプレート１２１以下の深さまで除去されて、垂直フィン１１１の上面上の上部ソース／ドレインの形成のための空間を提供することができる。
１つまたは複数の実施形態において、上部スペーサ層２３０は、ライナ層１７０か、スペーサ層１８０かそれらの複数の層のために使用される同じ材料であることができる。
図２５は、本発明の一実施形態に従って、各垂直フィンの上面上の上部ソース／ドレインおよびソース／ドレイン接点を図示する横断側面図である。
１つまたは複数の実施形態において、上部スペーサ層２３０の露出面上に層間誘電体（ＩＬＤ）層２４０が形成されることができ、ここで層間誘電体（ＩＬＤ）層２４０は、ブランケット堆積されて垂直フィン１１１またはフィン・テンプレート１２１あるいはその両方間の空間を充填することができる。
１つまたは複数の実施形態において、ＩＬＤ層２４０は、酸化ケイ素（ＳｉＯ）、低ｋ誘電体、流動性高分子材料またはそれらの組合せであることができる。低ｋ誘電材料としては、フッ化物ドープ酸化ケイ素（例えば、フッ化物ドープ・ガラス）、炭素ドープ酸化ケイ素、多孔質酸化ケイ素、スピン・オン・シリコン・ベースの高分子材料（例えば、水素シルセスキオキサン（ＨＳＱ）およびメチルシルセスキオキサン（ＭＳＱ））またはそれらの組合せを含むことができるが、これらに限定されない。様々な実施形態において、ＩＬＤ層２４０はＣＶＤによって形成される、またはスピン・オンされることができる。
１つまたは複数の実施形態において、ＩＬＤ層２４０の高さがＣＭＰを使用して減少されて、ゲート誘電体層２００または仕事関数層２１０の上面を露出させることができる。ゲート誘電体層２００および仕事関数層２１０の露出部分を除去して下位フィン・テンプレート１２１を露出させるために、選択エッチングが使用されることができる。フィン・テンプレート１２１が除去されて下位垂直フィン１１１の上面を露出させることができ、ここで垂直フィン１１１の上面１１３は結晶面を有することができる。
１つまたは複数の実施形態において、垂直フィン１１１の各々上に上部ソース／ドレイン２５０が形成されることができ、ここで上部ソース／ドレイン２５０は結晶上面１１３上にエピタキシャルに成長されることができる。
１つまたは複数の実施形態において、ＩＬＤ層２４０に金属電極２６０が形成されて、上部ソース／ドレイン２５０および垂直フィン１１１の各々への導電電気径路を提供して、巻込ゲート構造ならびに、ライナ１７１およびスペーサ溝１８１を含むＵ字形またはＬ字形下部スペーサを持つ垂直輸送ＦｉｎＦＥＴを形成することができる。上部ソース／ドレイン２５０に対する電気接点を形成する金属電極２６０と同時に、下部ソース／ドレインに対する下部接点が製造されることができる。
図２６は、本発明の一実施形態に従って、ｎＦＥＴおよび隣接するｐＦＥＴのための垂直フィン、ゲート構造、ソース／ドレインおよび電気接点を図示する、垂直フィンの長軸の横断側面図である。
１つまたは複数の実施形態において、下部溝、ゲート構造およびＩＬＤ層２４０の一部分が除去されて、下部ソース／ドレイン領域１１５に対する下部ソース／ドレイン接点２９０を形成することができる。下部溝、ゲート構造およびＩＬＤ層２４０の一部分は、一連の選択マスキングおよびエッチング・プロセスによって除去されて下位下部ソース／ドレイン領域１１５を露出させることができる。下部ソース／ドレイン領域１１５ならびにゲート構造およびＩＬＤ層２４０の垂直側面上に接点領域ライナ２７０が形成されて、導電ゲート材料（すなわち、ゲート電極）を電気的に分離することができる。接点領域ライナ２７０上に第２のＩＬＤ層２８０が形成されることができ、そして第２のＩＬＤ層２８０および接点領域ライナ２７０にトレンチまたはビアが形成されて下部ソース／ドレイン領域１１５の少なくとも一部分を露出させることができる。ＩＬＤ層２８０に下部ソース／ドレイン接点２９０が形成されて、下部ソース／ドレイン領域１１５の各々への導電電気径路を提供することができる。下部ソース／ドレイン接点２９０および金属電極２６０は同じ堆積を使用して同時に形成されることができる。
下部ソース／ドレイン領域１１５および拡張領域１１６が下部ソース／ドレインを形成することができる。
「１つの実施形態」または「一実施形態」の他にその他の変形への本明細書における言及は、実施形態と関連して記載される特定の特徴、構造、特性等が少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書を通して様々な場所に出現する句「１つの実施形態において」または「一実施形態において」の他にいかなる他の変形の出現も、必ずしも全て同じ実施形態に言及しているわけではない。
層、領域または基板などの要素が別の要素「上に」または「上方に」あると言及される場合、それは直接他方の要素上にあることができる、または介在要素が存在することもできることも理解されるであろう。対照的に、要素が別の要素「上に直接」または「上方に直接」あると言及される場合、存在する介在要素はない。要素が別の要素に「接続」または「結合」されていると言及される場合、それは他方の要素に直接接続または結合されることができる、または介在要素が存在することができることも理解されるであろう。対照的に、要素が別の要素に「直接接続」または「直接結合」されていると言及される場合、存在する介在要素はない。
本実施形態は、集積回路チップのための設計を含むことができ、それはグラフィカル・コンピュータ・プログラミング言語で作成されてコンピュータ記憶媒体（ディスク、テープ、物理ハード・ドライブ、またはストレージ・アクセス・ネットワークにおけるような仮想ハード・ドライブなど）に記憶されることができる。設計者がチップ、またはチップを製造するために使用されるフォトリソグラフィ・マスクを製造しない場合、設計者は、結果的な設計をそのようなエンティティに物理的手段によって（例えば、設計を記憶した記憶媒体のコピーを提供することによって）または電子的に（例えば、インターネットを通じて）、直接的または間接的に伝送することができる。記憶された設計は次いで、ウエハ上に形成されることになる当該チップ設計の複数のコピーを典型的に含むフォトリソグラフィ・マスクの製造に適切な形式（例えば、ＧＤＳＩＩ）へ変換される。フォトリソグラフィ・マスクは、エッチングまたはその他加工されることになるウエハ（またはその上の層あるいはその両方）の領域を画定するために活用される。
本明細書に記載される方法は、集積回路チップの製造に使用されることができる。結果的な集積回路チップは、未加工ウエハ形態で（すなわち、複数の未パッケージ化チップを有する単一ウエハとして）、ベア・ダイとして、またはパッケージ化形態で製造者によって流通されることができる。後者の場合、チップは、シングル・チップ・パッケージ（マザーボードまたは他の高レベル・キャリアに添付されるリード付きの、プラスチック・キャリアなど）に、またはマルチチップ・パッケージ（表面相互接続または埋込相互接続の一方または両方を有するセラミック・キャリアなど）に実装される。いずれの場合も、チップは次いで、（ａ）マザーボードなどの中間製品か（ｂ）最終製品かの一部として他のチップ、ディスクリート回路要素または他の信号処理デバイスあるいはその組合せと集積される。最終製品は、玩具および他のロー・エンド用途からディスプレイ、キーボードまたは他の入力デバイス、および中央プロセッサを有する高度コンピュータ製品に及ぶ、集積回路チップを含むいかなる製品でもあることができる。
材料化合物が列記した元素、例えば、ＳｉＧｅに関して記載されることになることも理解されるべきである。これらの化合物は、化合物内の元素の異なる比率を含み、例えば、ＳｉＧｅは、ｘを１以下としてＳｉｘＧｅ１－ｘを含む、等。加えて、他の元素が化合物に含まれて、依然として本原理に従って機能することができる。添加元素を持つ化合物は、本明細書において合金と称されることになる。
例えば「Ａ／Ｂ」、「ＡまたはＢあるいはその両方」ならびに「ＡおよびＢの少なくとも一方」の場合における以下「／」、「～または～あるいはその両方」および「～の少なくとも一方」のいずれかの使用は、第１の列記した選択肢（Ａ）だけの選択、または第２の列記した選択肢（Ｂ）だけの選択、または両選択肢（ＡおよびＢ）の選択を包含すると意図されることが認識されるはずである。更なる例として、「Ａ、ＢまたはＣあるいはその組合せ」ならびに「Ａ、ＢおよびＣのうちの少なくとも１つ」の場合において、そのような語法は、第１の列記した選択肢（Ａ）だけの選択、または第２の列記した選択肢（Ｂ）だけの選択、または第３の列記した選択肢（Ｃ）だけの選択、または第１および第２の列記した選択肢（ＡおよびＢ）だけの選択、または第１および第３の列記した選択肢（ＡおよびＣ）だけの選択、または第２および第３の列記した選択肢（ＢおよびＣ）だけの選択、または全ての３つの選択肢（ＡおよびＢおよびＣ）の選択を包含すると意図される。これは、当業者によって直ちに明らかなように、列記されるだけの項目に対して拡張されることができる。
本明細書で使用される術語は特定の実施形態を説明する目的のためだけであり、実施形態例を限定するとは意図されない。本明細書で使用される場合、文脈が別途明示しない限り、単数形「或る１つ（a）」、「或る１つ（an）」および「その１つ（the）」は複数形も含むと意図される。用語「備える（comprises）」、「備えている（comprising）」、「含む（includes）」もしくは「含んでいる（including）」またはその組合せは、本明細書で使用される場合、明示される特徴、整数、ステップ、動作、要素もしくは部品またはその組合せの存在を特定するが、しかし１つまたは複数の他の特徴、整数、ステップ、動作、要素、部品もしくはその群またはその組合せの存在または追加を排除しないことが更に理解されるであろう。
図に例示される、１つの要素のまたは特徴の別の要素または特徴との関係を説明するために、説明を容易にするように、「下に（beneath）」、「下方に（below）」、「下方の（lower）」、「上方に（above）」、「上方の（upper）」等などの空間相対語が本明細書で使用されることができる。空間相対語が図に描かれる向きに加えて使用または動作の際のデバイスの異なる向きを包含すると意図されることが理解されるであろう。例えば、図におけるデバイスがひっくり返された場合、他の要素または特徴「下方に（below）」または「下に（beneath）」と記載される要素は、同他の要素または特徴「上方に（above）」向けられることになる。したがって、用語「下方に（below）」は、上下の両方の向きを包含することができる。デバイスは別の方法で向けられる（９０度または他の向きに回転される）ことができ、そして本明細書で使用される空間相対記述語はそれに応じて解釈されることができる。加えて、層が２つの層「間に（between）」あると言及される場合、それが２つの層間の唯一の層であることができる、または１つもしくは複数の介在層が存在することもできることも理解されるであろう。
様々な要素を記載するために、用語第１の、第２の等が本明細書で使用されることができるとはいえ、これらの要素がこれらの用語によって限定されるべきでないことが理解されるであろう。これらの用語は、１つの要素を別の要素と区別するために使用されるだけである。したがって、本概念の範囲から逸脱することなく、後述される第１の要素が第２の要素と称され得る。
デバイスおよび方法の好適な実施形態（例示的であり限定的ではないと意図される）を記載したが、上記教示を考慮して当業者によって変更および変形がなされることができることが留意される。したがって、添付の特許請求の範囲によって概説される本発明の範囲内である、開示した特定の実施形態の変更がなされてもよいことが理解されるはずである。このように、特許法によって要求される詳細および特殊性と共に本発明の態様を記載したが、特許証によって保護される、特許請求および所望されることは、添付の特許請求の範囲に明らかにされる。

Claims (19)

  1. 垂直輸送フィン電界効果トランジスタ（ＶＴ ＦｉｎＦＥＴ）であって、
    基板の表面上の１つまたは複数の垂直フィンと、
    前記１つまたは複数の垂直フィンのうちの少なくとも１つの垂直フィンに隣接する前記基板上のＬ字形またはＵ字形のスペーサ溝であって、前記スペーサ溝の側壁が、前記１つまたは複数の垂直フィンのうちの少なくとも１つの垂直フィンの側壁上にある、前記スペーサ溝と、
    前記１つまたは複数の垂直フィンのうちの少なくとも１つの垂直フィンの前記側壁上に且つ前記Ｌ字形またはＵ字形のスペーサ溝の内側側壁及び溝上に直接的に接するゲート誘電体層と
    を備える、前記垂直輸送フィン電界効果トランジスタ。
  2. 前記Ｌ字形またはＵ字形のスペーサ溝の材料が窒化ケイ素（ＳｉＮ）である、請求項１に記載の垂直輸送フィン電界効果トランジスタ。
  3. 前記Ｌ字形またはＵ字形のスペーサ溝と前記１つまたは複数の垂直フィンのうちの少なくとも１つの垂直フィンとの間のライナを更に備える、請求項１または２に記載の垂直輸送フィン電界効果トランジスタ。
  4. 前記ライナの材料が酸化ケイ素（ＳｉＯ）である、請求項３に記載の垂直輸送フィン電界効果トランジスタ。
  5. 前記Ｌ字形またはＵ字形のスペーサ溝が、１ｎｍ～５ｎｍの範囲の溝面上方の高さを持つ内側側壁を有する、請求項１～４のいずれか１項に記載の垂直輸送フィン電界効果トランジスタ。
  6. 前記ライナがＬ字形またはＵ字形である、請求項３若しくは４に記載の、又は請求項３若しくは４に従属する場合の請求項５に記載の垂直輸送フィン電界効果トランジスタ。
  7. 前記ゲート誘電体層上の仕事関数層、および前記仕事関数層上のゲート・フィル層を更に備えてゲート構造を形成する、請求項１～６のいずれか１項に記載の垂直輸送フィン電界効果トランジスタ。
  8. 前記１つまたは複数の垂直フィンのうちの少なくとも１つの垂直フィンの上面上の上部ソース／ドレイン、および前記１つまたは複数の垂直フィンのうちの少なくとも１つの垂直フィンの下方の下部ソース／ドレインを更に備える、請求項１～７のいずれか１項に記載の垂直輸送フィン電界効果トランジスタ。
  9. 垂直輸送フィン電界効果トランジスタを形成する方法であって、
    基板上に１つまたは複数の垂直フィンを形成すること、
    前記１つまたは複数の垂直フィンのうちの少なくとも１つの垂直フィンの基部に拡張領域を形成すること、
    前記基板および前記１つまたは複数の垂直フィンの露出面上にスペーサ層を形成すること、
    前記スペーサ層上にゲージ層を形成すること、
    前記ゲージ層の一部分を除去して前記スペーサ層上に１つまたは複数のゲージ部を形成することであって、前記ゲージ層の前記一部分を除去することによって前記１つまたは複数の垂直フィン上の前記スペーサ層の一部分が露出される、前記形成すること、及び
    前記スペーサ層の前記露出された一部分を除去してＬ字形またはＵ字形のスペーサ溝を形成すること、
    を含む、前記方法。
  10. 垂直輸送フィン電界効果トランジスタを形成する方法であって、
    基板上に１つまたは複数の垂直フィンを形成すること、
    前記基板および前記１つまたは複数の垂直フィンの露出面上にスペーサ層を形成すること、
    前記スペーサ層上にゲージ層を形成すること、
    前記ゲージ層の一部分を除去して前記スペーサ層上に１つまたは複数のゲージ部を形成することであって、前記ゲージ層の前記一部分を除去することによって前記１つまたは複数の垂直フィン上の前記スペーサ層の一部分が露出される、前記形成すること、
    前記スペーサ層の前記露出された一部分を除去してＬ字形またはＵ字形のスペーサ溝を形成すること、
    前記基板と前記スペーサ層との間におよび前記１つまたは複数の垂直フィンと前記スペーサ層との間にライナ層を形成すること、及び
    前記スペーサ層の前記露出された一部分を除去することによって露出される前記１つまたは複数の垂直フィン上の前記ライナ層の一部分を除去すること
    を含む、前記方法。
  11. 前記１つまたは複数のゲージ部を除去して前記Ｌ字形またはＵ字形のスペーサ溝の内側側壁を露出させることであって、前記内側側壁が１ｎｍ～５ｎｍの範囲の溝面上方の高さを有する、前記露出させること
    を更に含む、請求項９または１０に記載の方法。
  12. 前記１つまたは複数の垂直フィンの前記露出面上および前記Ｌ字形またはＵ字形のスペーサ溝の内側側壁上にゲート誘電体層を形成することを更に含む、請求項１１に記載の方法。
  13. 前記Ｌ字形またはＵ字形のスペーサ溝の材料が窒化ケイ素（ＳｉＮ）である、請求項９～１２のいずれか１項に記載の方法。
  14. 前記１つまたは複数の垂直フィンのうちの少なくとも１つの垂直フィンの上面上に上部ソース／ドレインを、および前記１つまたは複数の垂直フィンのうちの少なくとも１つの垂直フィンの下方に下部ソース／ドレインを形成すること
    を更に含む、請求項９～１３のいずれか１項に記載の方法。
  15. 垂直輸送フィン電界効果トランジスタを形成する方法であって、
    基板上に１つまたは複数の垂直フィンを形成すること、
    前記基板および前記１つまたは複数の垂直フィンの露出面上にライナ層を形成すること、
    前記ライナ層の少なくとも一部分上にスペーサ層を形成すること、
    前記スペーサ層上にゲージ層を形成すること、
    前記ゲージ層の一部分を除去して前記スペーサ層上に１つまたは複数のゲージ部を形成することであって、前記ゲージ層の前記一部分を除去することによって前記１つまたは複数の垂直フィン上の前記スペーサ層の一部分が露出される、前記形成すること、
    前記スペーサ層の前記露出された一部分を除去することであって、前記スペーサ層の前記露出された一部分を除去することが、下位のライナ層の一部分を露出させる、前記除去すること、
    前記１つまたは複数の垂直フィン上の前記下位のライナ層の前記露出された一部分を除去すること
    を含む、前記方法。
  16. 前記スペーサ層の前記露出された一部分を除去することがＬ字形またはＵ字形のスペーサ溝を形成する、請求項１５に記載の方法。
  17. 前記下位のライナ層の前記露出された一部分を除去することがＬ字形またはＵ字形のライナを形成する、請求項１５又は１６に記載の方法。
  18. 前記Ｌ字形またはＵ字形のスペーサ溝および前記１つまたは複数の垂直フィンの前記露出面上にゲート誘電体を形成することを更に含む、請求項１６または１７に記載の方法。
  19. 前記スペーサ層が３ｎｍ～８ｎｍの範囲の厚さを有する、請求項１５～１８のいずれか１項に記載の方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108630751B (zh) * 2017-03-21 2022-02-15 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR102314006B1 (ko) * 2017-09-11 2021-10-18 삼성전자주식회사 수직 전계 트랜지스터 및 이를 포함하는 반도체 장치
CN109686702B (zh) 2017-10-19 2021-02-02 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10867859B2 (en) * 2017-11-17 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of fabricating semiconductor devices having isolation structures with liners
US10510874B2 (en) * 2017-11-30 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device
US10797138B2 (en) * 2018-04-09 2020-10-06 Globalfoundries Inc. Vertical-transport field-effect transistors with self-aligned contacts
US10916638B2 (en) * 2018-09-18 2021-02-09 International Business Machines Corporation Vertical fin field effect transistor devices with reduced top source/drain variability and lower resistance
US11309405B2 (en) 2019-06-18 2022-04-19 Samsung Electronics Co., Ltd. Vertical field effect transistor device having protruded shallow trench isolation and method for manufacturing the same
US11189712B2 (en) 2019-08-22 2021-11-30 International Business Machines Corporation Formation of vertical transport field-effect transistor structure having increased effective width
US11152266B2 (en) 2019-10-02 2021-10-19 International Business Machines Corporation Vertical tunneling field effect transistor with dual liner bottom spacer
CN111106160B (zh) * 2019-12-06 2023-12-19 中国科学院微电子研究所 半导体器件及其制造方法及包括该器件的电子设备
CN111106177B (zh) * 2019-12-06 2023-09-29 中国科学院微电子研究所 半导体器件及其制造方法及包括该器件的电子设备
US11538939B2 (en) * 2020-01-14 2022-12-27 International Business Machines Corporation Controlled bottom junctions
US11282752B2 (en) 2020-02-05 2022-03-22 Samsung Electronics Co., Ltd. Method of forming vertical field-effect transistor devices having gate liner
US11251094B2 (en) 2020-02-07 2022-02-15 International Business Machines Corporation Oxygen vacancy passivation in high-k dielectrics for vertical transport field effect transistor
CN113314605B (zh) * 2020-02-26 2023-11-21 中芯国际集成电路制造(上海)有限公司 半导体结构及半导体结构的形成方法
US11271107B2 (en) 2020-03-24 2022-03-08 International Business Machines Corporation Reduction of bottom epitaxy parasitics for vertical transport field effect transistors
JP2022172710A (ja) * 2021-05-06 2022-11-17 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置
CN115662990A (zh) * 2021-07-08 2023-01-31 长鑫存储技术有限公司 半导体结构及半导体结构的制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005501424A (ja) 2001-08-31 2005-01-13 インターナショナル・ビジネス・マシーンズ・コーポレーション 縦型デュアル・ゲート電界効果トランジスタ
US20070004149A1 (en) 2003-10-30 2007-01-04 Helmut Tews Method for producing a vertical field effect transistor
US20150236086A1 (en) 2014-02-19 2015-08-20 Taiwan Semiconductor Manufacturing Company Limited Semiconductor structures and methods for multi-level work function

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100416377B1 (ko) 2001-06-02 2004-01-31 삼성전자주식회사 ㄴ 자형 스페이서를 이용하는 반도체 트랜지스터 및 그제조 방법
JP4904815B2 (ja) 2003-10-09 2012-03-28 日本電気株式会社 半導体装置及びその製造方法
US6970372B1 (en) 2004-06-29 2005-11-29 International Business Machines Corporation Dual gated finfet gain cell
KR100640653B1 (ko) 2005-07-15 2006-11-01 삼성전자주식회사 수직채널을 가진 반도체소자의 제조방법 및 이를 이용한반도체소자
US7524282B2 (en) 2005-08-29 2009-04-28 Boston Scientific Scimed, Inc. Cardiac sleeve apparatus, system and method of use
US7488659B2 (en) 2007-03-28 2009-02-10 International Business Machines Corporation Structure and methods for stress concentrating spacer
US7652332B2 (en) 2007-08-10 2010-01-26 International Business Machines Corporation Extremely-thin silicon-on-insulator transistor with raised source/drain
KR101320518B1 (ko) * 2007-10-24 2013-12-19 삼성전자주식회사 적층 레벨의 트랜지스터들을 갖는 집적 회로 반도체 소자및 그 제조방법
JP2010123744A (ja) * 2008-11-19 2010-06-03 Elpida Memory Inc 半導体装置および半導体装置の製造方法
US8404592B2 (en) 2009-07-27 2013-03-26 GlobalFoundries, Inc. Methods for fabricating FinFET semiconductor devices using L-shaped spacers
US9263276B2 (en) 2009-11-18 2016-02-16 International Business Machines Corporation High-k/metal gate transistor with L-shaped gate encapsulation layer
JP5087655B2 (ja) * 2010-06-15 2012-12-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
US8796772B2 (en) 2012-09-24 2014-08-05 Intel Corporation Precision resistor for non-planar semiconductor device architecture
US8937369B2 (en) 2012-10-01 2015-01-20 United Microelectronics Corp. Transistor with non-uniform stress layer with stress concentrated regions
US9941271B2 (en) * 2013-10-04 2018-04-10 Avago Technologies General Ip (Singapore) Pte. Ltd. Fin-shaped field effect transistor and capacitor structures
US9059042B2 (en) 2013-11-13 2015-06-16 Globalfoundries Inc. Methods of forming replacement gate structures and fins on FinFET devices and the resulting devices
KR102130056B1 (ko) * 2013-11-15 2020-07-03 삼성전자주식회사 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법
US9378975B2 (en) 2014-02-10 2016-06-28 Tokyo Electron Limited Etching method to form spacers having multiple film layers
US9391200B2 (en) * 2014-06-18 2016-07-12 Stmicroelectronics, Inc. FinFETs having strained channels, and methods of fabricating finFETs having strained channels
US9698261B2 (en) * 2014-06-30 2017-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical device architecture
US9911848B2 (en) * 2014-08-29 2018-03-06 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical transistor and method of manufacturing the same
US9373620B2 (en) * 2014-09-12 2016-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Series connected transistor structure and method of manufacturing the same
US9287362B1 (en) 2014-11-21 2016-03-15 International Business Machines Corporation Vertical field effect transistors with controlled overlap between gate electrode and source/drain contacts
US9299835B1 (en) 2014-12-04 2016-03-29 International Business Machines Corporation Vertical field effect transistors
US9312383B1 (en) * 2015-08-12 2016-04-12 International Business Machines Corporation Self-aligned contacts for vertical field effect transistors
US9368572B1 (en) 2015-11-21 2016-06-14 International Business Machines Corporation Vertical transistor with air-gap spacer
US9431305B1 (en) * 2015-12-18 2016-08-30 International Business Machines Corporation Vertical transistor fabrication and devices
US9870957B2 (en) * 2016-06-16 2018-01-16 Samsung Electronics Co., Ltd. Vertical fin field effect transistor (V-FinFET), semiconductor device having V-FinFET and method of fabricating V-FinFET
US9825031B1 (en) 2016-08-05 2017-11-21 Globalfoundries Inc. Methods of forming a high-k contact liner to improve effective via separation distance and the resulting devices
US9728635B1 (en) 2016-10-13 2017-08-08 International Business Machines Corporation Uniform gate length in vertical field effect transistors
US9773901B1 (en) * 2016-10-26 2017-09-26 International Business Machines Corporation Bottom spacer formation for vertical transistor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005501424A (ja) 2001-08-31 2005-01-13 インターナショナル・ビジネス・マシーンズ・コーポレーション 縦型デュアル・ゲート電界効果トランジスタ
US20070004149A1 (en) 2003-10-30 2007-01-04 Helmut Tews Method for producing a vertical field effect transistor
US20150236086A1 (en) 2014-02-19 2015-08-20 Taiwan Semiconductor Manufacturing Company Limited Semiconductor structures and methods for multi-level work function

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