DE102015106074B4 - Halbleiterbauelement und verfahren - Google Patents

Halbleiterbauelement und verfahren Download PDF

Info

Publication number
DE102015106074B4
DE102015106074B4 DE102015106074.4A DE102015106074A DE102015106074B4 DE 102015106074 B4 DE102015106074 B4 DE 102015106074B4 DE 102015106074 A DE102015106074 A DE 102015106074A DE 102015106074 B4 DE102015106074 B4 DE 102015106074B4
Authority
DE
Germany
Prior art keywords
region
semiconductor material
semiconductor
channel layer
doped region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102015106074.4A
Other languages
English (en)
Other versions
DE102015106074A1 (de
Inventor
Hong-Lin Chen
Shih-Cheng Chen
Ming-Shan Shieh
Chin-Chi Wang
Wai-Yi Lien
Chih-Hao Wang
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US14/594,001 external-priority patent/US9431517B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102015106074A1 publication Critical patent/DE102015106074A1/de
Application granted granted Critical
Publication of DE102015106074B4 publication Critical patent/DE102015106074B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823885—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

Verfahren zum Herstellen einer Halbleitervorrichtung, das Verfahren umfassend:
Ausbilden einer ersten Öffnung (201) in einem Halbleitersubstrat (101);
epitaxiales Züchten eines ersten Halbleitermaterials (203) innerhalb der ersten Öffnung (201);
Planarisieren des ersten Halbleitermaterials mit dem Halbleitersubstrat (101);
Ausbilden einer zweiten Öffnung (403) im ersten Halbleitermaterial;
epitaxiales Züchten eines zweiten Halbleitermaterials (405) innerhalb der zweiten Öffnung (403);
Planarisieren des zweiten Halbleitermaterials mit dem ersten Halbleitermaterial; und
epitaxiales Züchten einer Kanalschicht (601) über dem ersten Halbleitermaterial und dem zweiten Halbleitermaterial.

Description

  • STAND DER TECHNIK
  • Da die Halbleiterindustrie im Streben nach höherer Bauelementdichte, höherer Leistung und niedrigeren Kosten Nanometertechnologieknoten erreicht hat, haben die Herausforderungen bezüglich Fertigungs- wie auch Gestaltungsfragen die Entwicklung dreidimensionaler Gestaltungen, wie etwa einen VGAA-Transistor („vertical gate all around“), hervorgebracht. Ein typischer VGAA-Transistor ermöglicht bessere Steuerung der Ladungsträger entlang der Längsrichtung durch eine vollständige Einfassung der Kanalregion eines Halbleiternanodrahts durch ein Gatedielektrikum und eine Gateelektrode. Der GAA-Transistor weist eine verringerte Kurzkanalwirkung auf, weil die Kanalregion derart durch die Gateelektrode umgeben sein kann, dass die Wirkung der Source/Drain-Region auf ein elektrisches Feld der Kanalregion verringert sein kann.
  • Die US 2006/0261406 A1 beschreibt ein vertikales CMOS-Bauteil mit integriertem Gate. Die CMOS-Architektur integriert vertikal PMOS (P-Kanal-MOSFET) und NMOS (N-Kanal-MOSFET), um die Transistordichte zu erhöhen.
  • Die US 2009/0194842 A1 beschreibt die Verwendung von Ausrichtungsmarken in Verbindung mit epitaktisch aufgewachsenen Strukturen.
  • Es bestehen jedoch Herausforderungen bezüglich der Implementierung eines VGAA. Beispielsweise sind die Prozesse und Verfahren, die bei der komplementären Metalloxidhalblei- - ter- (CMOS-) Fertigung genutzt werden, nicht spezifisch auf die Herstellung von VGAA-Transistoren zugeschnitten. Von daher sollen die Herstellungsprozesse zum Herstellen von Halbleitervorrichtung, die für VGAA-Transistoren verwendet werden können, verbessert werden.
  • Die Erfindung sieht Verfahren zur Herstellung von Halbleitervorrichtungen nach den Ansprüchen 1 und 8 und eine Halbleitervorrichtung nach Anspruch 15 vor. Ausgestaltungen sind in den abhängigen Ansprüchen angegeben.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung gehen am besten aus der folgenden detaillierten Beschreibung in Zusammenhang mit den beiliegenden Figuren hervor. Es ist zu beachten, dass gemäß Standardpraxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Verdeutlichung der Besprechung willkürlich vergrößert oder verkleinert sein.
    • 1 stellt ein Substrat mit einer Ausrichtungsmarkierung gemäß einigen Ausführungsformen dar.
    • 2 stellt eine Ausbildung einer ersten dotierten Region gemäß einigen Ausführungsformen dar.
    • 3 stellt eine Planarisierung der ersten dotierten Region gemäß einer Ausführungsform dar.
    • 4 stellt eine Ausbildung einer zweiten dotierten Region gemäß einer Ausführungsform dar.
    • 5 stellt eine Planarisierung der zweiten dotierten Region gemäß einer Ausführungsform dar.
    • 6 stellt eine Ausbildung einer Kanalschicht und einer dritten dotierten Region gemäß einer Ausführungsform dar.
    • 7 stellt eine Ausbildung einer vierten dotierten Region gemäß einer Ausführungsform dar.
    • 8 stellt eine Planarisierung der vierten dotierten Region gemäß einer Ausführungsform dar.
    • 9 stellt eine Ausbildung eines ersten Nanodrahts und eines zweiten Nanodrahts gemäß einer Ausführungsform dar.
    • 10 stellt eine Ausbildung eines ersten VGAA-Bauelements und eines zweiten VGAA-Bauelements gemäß einer Ausführungsform dar.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung sieht zahlreiche unterschiedliche Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale des vorgesehenen Gegenstands vor. Spezifische Beispiele von Komponenten und Anordnungen sind zum Vereinfachen der vorliegenden Offenbarung unten beschrieben. Zudem können sich in der vorliegenden Offenbarung Bezugszeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Deutlichkeit und schreibt an sich keine Beziehung zwischen den besprochenen verschiedenen Ausführungsformen und/oder Konfigurationen vor.
  • Ferner können räumlich relative Begriffe, wie etwa „unter“, „unterhalb“, „untere/r/s“, „über“, „obere/r/s“ und dergleichen, hierin zur Erläuterungsvereinfachung zum Beschreiben der Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en), wie in den Figuren dargestellt, benutzt sein. Die räumlich relativen Begriffe sollen verschiedene Ausrichtungen des Geräts in Gebrauch oder des Vorgangs neben der Ausrichtung, die in den Figuren dargestellt ist, erfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die hierin benutzten, räumlich relativen Bezeichnungen können gleichermaßen demgemäß ausgelegt werden.
  • Ausführungsformen werden bezüglich einer bestimmten Ausführungsform beschrieben, die bei VGAA-Transistoren genutzt wird. Die Ausführungsformen können jedoch mit jeglichem geeigneten Prozess oder Bauelement oder jeder geeigneten Vorrichtung genutzt werden.
  • Unter Bezugnahme auf 1 ist ein Substrat 101, eine Ausrichtungsmarkierung 103 und eine erste harte Maske 105 dargestellt. In einer Ausführungsform umfasst das Substrat 101 ein Halbleitersubstrat (beispielsweise Si, SiGe oder SiGeB). In alternativen Ausführungsformen umfasst das Substrat 101 eine Silizium-auf-Isolator- (SOI-) Struktur. In einigen Ausführungsformen kann das Substrat 101 einen Verbundhalbleiter mit Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und Indiumantimonid, einen Legierungshalbleiter mit SiGe, SiGeSn, GeSn, GaAsP, AlInAs, GaInAs, GaInP und GaInAsP oder Kombinationen davon umfassen.
  • Die Ausrichtungsmarkierung 103 kann innerhalb des Substrats 101 zum Vorsehen eines Steuerungspunkts ausgebildet sein, der zum Gewährleisten genutzt sein kann, dass das Substrat 101 auf bestimmte Art und Weise zum weiteren verarbeiten ausgerichtet ist. In einer Ausführungsform kann die Ausrichtungsmarkierung 103 ein Material sein, das entweder durch Sicht- oder andere Prüfung sichtbar ist, wie etwa Siliziumdioxid, obgleich jegliches andere geeignete Material benutzt werden kann. Die Ausrichtungsmarkierung 103 kann durch anfängliches Strukturieren des Substrats 101 zum Ausbilden eines Grabens, beispielsweise mit einem fotolithografischen Maskierungs- und Ätzprozess, ausgebildet werden. Sobald der Graben ausgebildet ist, kann der Graben beispielsweise mit Siliziumdioxid gefüllt und/oder überfüllt werden, und jegliches überschüssige Material außerhalb des Grabens kann beispielsweise unter Anwendung eines Planarisierungsprozesses, wie etwa chemisch-mechanischem Polieren, abgetragen werden, sodass die Ausrichtungsmarkierung eine obere Oberfläche aufweist, die mit einer oberen Oberfläche des Substrats 101 planar ist. In einer Ausführungsform kann die Ausrichtungsmarkierung 103 zum Aufweisen einer ersten Breite W1 zwischen ungefähr 0,1 µm und ungefähr 1,6 µm, wie etwa ungefähr 1,1 µm, ausgebildet sein.
  • Sobald die Ausrichtungsmarkierung 103 innerhalb des Substrats 101 ausgebildet ist, kann die erste harte Maske 105 über dem Substrat 101 und der Ausrichtungsmarkierung 103 zum Ausbilden einer Maske zum anschließenden Ätzen des Substrats 101 angeordnet werden. In einer Ausführungsform umfasst die erste harte Maske 105 ein dielektrisches Material, wie etwa Siliziumnitrid, Titannitrid, Siliziumoxynitrid, Kombinationen davon oder dergleichen. Die erste harte Maske 105 kann unter Nutzung eines Prozesses wie etwa chemische Gasphasenabscheidung, plasmaunterstützte chemische Gasphasenabscheidung, Atomlagenabscheidung oder dergleichen ausgebildet werden. Es kann jedoch alternativ jegliches andere geeignete Material und Ausbildungsverfahren genutzt werden. Die erste harte Maske 105 kann zu einer Stärke zwischen ungefähr 2 nm (20 Å) und ungefähr 300 nm (3000 Å), wie etwa ungefähr 2 nm (20 Å), ausgebildet werden.
  • Sobald die erste harte Maske 105 ausgebildet ist, kann die erste harte Maske 105 zum Freilegen eines Abschnitts des Substrats 101, wo eine erste dotierte Region 203 (in 1 nicht dargestellt, jedoch unten bezüglich 2 dargestellt und beschrieben) ausgebildet werden soll, strukturiert werden. In einer Ausführungsform wird die erste harte Maske 105 durch anfängliches Anordnen eines ersten Photoresists (nicht im einzelnen dargestellt) über der ersten harten Maske 105 und Aussetzen des ersten Photoresists einer strukturierten Energiequelle (beispielsweise Licht) zum Einleiten einer chemischen Reaktion, die die physikalischen Eigenschaften der ausgesetzten Abschnitte des ersten Photoresists modifiziert, strukturiert. Das erste Photoresist kann dann durch Anwenden eines ersten Entwicklers (in 1 ebenfalls nicht im einzelnen dargestellt) zum Nutzen der modifizierten physikalischen Eigenschaften zwischen der freigelegten Region und der nicht freigelegten Region zum selektiven Abtragen von entweder der freigelegten Region oder der nicht freigelegten Region entwickelt werden.
  • Sobald das erste Photoresist strukturiert ist, kann das erste Photoresist als eine Maske zum Strukturieren der darunterliegenden ersten harten Maske 105 benutzt werden. In einer Ausführungsform kann die erste harte Maske 105 beispielsweise unter Nutzung eines reaktiven Ionenätzprozesses mit dem ersten Photoresist als Maske strukturiert werden. Der Strukturierungsprozess kann fortgesetzt werden, bis das Substrat 101 unterhalb der ersten harten Maske 105 freiliegt.
  • 2 stellt ein Strukturieren des Substrats 101 unter Benutzung der ersten harten Maske 105 zum Ausbilden einer ersten Öffnung 201 dar. In einer Ausführungsform kann das Strukturieren zum Übertragen der Struktur der ersten harten Maske 105 auf das Substrat 101 beispielsweise unter Nutzung eines reaktiven Ionenätzprozesses, der Ätzmittel nutzt, die für das Material des Substrats 101 geeignet sind (beispielsweise Silizium), mit der ersten harten Maske 105 als Maske ausgeführt werden. Die erste Öffnung 201 kann zum Aufweisen einer ersten ausgesparten Tiefe RD1 zwischen ungefähr 50 nm und ungefähr 90 nm, wie etwa ungefähr 64 nm, ausgebildet werden.
  • Nachdem die erste Öffnung 201 innerhalb des Substrats 101 ausgebildet wurde, kann die erste Öffnung 201 zum Ausbilden der ersten dotierten Region 203 gefüllt werden. In einer Ausführungsform wird die erste dotierte Region 203 zum Ausbilden von ersten VGAA-Bauelementen 1000 (in 2 nicht vollständig dargestellt, jedoch unten bezüglich 10 dargestellt und beschrieben) benutzt. In einer bestimmten Ausführungsform wird die erste dotierte Region 203 zum Ausbilden von Source/Drain-Regionen für die ersten VGAA-Bauelemente 1000 genutzt und umfasst von daher ein Halbleitermaterial wie etwa Silizium, das außerdem Dotierstoffe umfasst, die bewirken, dass das Halbleitermaterial der ersten dotierten Region 203 eine erste Leitfähigkeit aufweist. Es können jedoch jegliche geeignete Halbleitermaterialien, wie etwa Germanium, Siliziumgermanium, Kombinationen davon oder dergleichen alternativ genutzt werden.
  • Die erste dotierte Region 203 kann unter Nutzung eines Prozesses wie Epitaxialzüchten ausgebildet werden, die freigelegte Region des Substrats 101 als Wachstumsinitiator nutzt. Beispielsweise kann in einigen Ausführungsformen die erste dotierte Region 203 unter Nutzung eines Prozesses wie etwa metallorganische CVD (MOCVD), Molekularstrahlepitaxie (MBE), Flüssigphasenepitaxie (LPE), Gasphasenepitaxie (VPE), selektives epitaxiales Wachsen (SEG), dergleichen oder Kombinationen davon ausgebildet werden. Da die erste dotierte Region 203 epitaxial auf den freigelegten Abschnitten des Substrats 101 gezüchtet wird, wächst die erste dotierte Region 203 auf den freigelegten Abschnitten des Substrats 101 (innerhalb der ersten Öffnung 201), wobei das Wachstum jedoch nicht über der ersten harten Maske 105 eingeleitet wird. Zudem weist die erste dotierte Region 203 eine ähnliche Gitterkonstante wie das darunterliegende Substrat 101 auf, auf dem die erste dotierte Region 203 gezüchtet wird.
  • Zur Nutzung als Source/Drain-Region wird die erste dotierte Region 203 mit einem Dotierstoff dotiert, der zum Gebrauch mit der Art des Bauelements geeignet ist, das aus der ersten dotierten Region 203 ausgebildet werden soll. Beispielsweise kann die erste dotierte Region 203 in einer Ausführungsform, bei der gewünscht ist, dass NMOS-Bauelemente aus der ersten dotierten Region 203 ausgebildet werden, mit N-Dotierstoffen wie etwa Phosphor oder Arsen dotiert werden. Alternativ können, wenn gewünscht ist, dass PMOS-Bauelemente aus der ersten dotierten Region 203 ausgebildet werden, P-Dotierstoffe wie etwa Bor oder Gallium benutzt werden.
  • In einer Ausführungsform werden die Dotierstoffe beim Züchten der ersten dotierten Region 203 in das Material der ersten dotierten Region (beispielsweise Silizium) eingeleitet. Beispielsweise werden während des Epitaxialwachstumsprozesses Vorläufer, die die gewünschten Dotierstoffe umfassen, in situ zusammen mit den Vorläuferreaktionsstoffen für das Material der ersten dotierten Region 203 im Reaktionsgefäß angeordnet. Von daher werden die Dotierstoffe in das Material der ersten dotierten Region 203 eingeleitet und in das Material der ersten dotierten Region 203 eingegliedert, um die erste dotierte Region 203 mit der gewünschten Leitfähigkeit zu versehen.
  • Alternativ können die Dotierstoffe eingeleitet werden, nachdem das Material der ersten dotierten Region 203 (beispielsweise das Silizium) gezüchtet wurde. In dieser Ausführungsform wird das Material der ersten dotierten Region 203 ohne die Dotierstoffe gezüchtet, und es wird ein Einleitungsprozess, wie etwa ein Implantationsprozess oder Diffusionsprozess, zum Einleiten der Dotierstoffe in die erste dotierte Region 203 genutzt. Wenn die Dotierstoffe eingeleitet sind, kann ein Tempervorgang zum Aktivieren der Dotierstoffe ausgeführt werden.
  • Der Epitaxialwachstumsprozess kann zumindest bis die erste Öffnung 201 mit dem Material der ersten dotierten Region 203 gefüllt ist fortgesetzt werden. Zudem kann der Wachstumsprozess zum Gewährleisten vollständigen Füllens der ersten Öffnung 201 auch zum Überfüllen der ersten Öffnung 201 fortgesetzt werden. Derartige Überfüllung führt dazu, dass das Wachstum der ersten dotierten Region außerdem seitlich vor sich geht (d.h. parallel zu einer Oberfläche des Substrats 101), sodass eine Ausdehnung der ersten dotierten Region 203 teilweise über einen Abschnitt der ersten harten Maske 105 verläuft.
  • 3 stellt einen ersten Planarisierungsprozess (in 3 durch die mit 301 bezeichnete Platte dargestellt) dar, der zum Planarisieren der ersten dotierten Region 203 und zum Abtragen der ersten harten Maske 105 genutzt wird. In einer Ausführungsform ist der erste Planarisierungsprozess 301 ein oder mehrere chemisch-mechanische Polierprozesse, wobei Ätzmittel und Schleifmittel auf die erste dotierte Region 203 und die erste harte Maske 105 angewendet werden und die erste dotierte Region 203 und die erste harte Maske 105 mit einer Platte geschliffen werden, um Überschussregionen der ersten dotierten Region 203 und der ersten harten Maske 105 zu planarisieren und abzutragen, die sich über einer Oberfläche des Substrats 101 befinden.
  • Der oben beschriebene chemisch-mechanische Polierprozess ist jedoch illustrativ. Stattdessen kann alternativ jeglicher geeignete Planarisierungsprozess, wie etwa ein physikalischer Schleifprozess oder eine Reihe von einem oder mehr Ätzvorgängen, als erster Planarisierungsprozess 301 genutzt werden.
  • 4 stellt eine Ablagerung einer zweiten harten Maske 401 über dem Substrat 101, der Ausrichtungsmarkierung 103 und der ersten dotierten Region 203 dar. In einer Ausführungsform umfasst die zweite harte Maske 401 ein dielektrisches Material, wie etwa Siliziumnitrid, Titannitrid, Siliziumoxynitrid, Kombinationen davon oder dergleichen. Die zweite harte Maske 401 kann unter Nutzung eines Prozesses wie etwa chemische Gasphasenabscheidung, plasmaunterstützte chemische Gasphasenabscheidung, Atomlagenabscheidung oder dergleichen ausgebildet werden. Es kann jedoch alternativ jegliches andere geeignete Material und Ausbildungsverfahren genutzt werden. Die zweite harte Maske 401 kann zu einer Stärke zwischen ungefähr 2 nm (20 Å) und ungefähr 300 nm (3000 Å), wie etwa ungefähr 2 nm (20 Å), ausgebildet werden.
  • Sobald die zweite harte Maske 401 ausgebildet ist, kann die zweite harte Maske 401 zum Freilegen eines Abschnitts der ersten dotierten Region 203, wo eine zweite dotierte Region 405 ausgebildet werden soll, strukturiert werden. In einer Ausführungsform wird die zweite harte Maske 401 durch anfängliches Anordnen eines zweiten Photoresists (in 4 nicht im einzelnen dargestellt) über der zweiten harten Maske 401 und Aussetzen des zweiten Photoresists einer strukturierten Energiequelle (beispielsweise Licht) zum Einleiten einer chemischen Reaktion, die die physikalischen Eigenschaften der ausgesetzten Abschnitte des zweiten Photoresists modifiziert, strukturiert. Das zweite Photoresist kann dann durch Anwenden eines zweiten Entwicklers (in 4 ebenfalls nicht im einzelnen dargestellt) zum Nutzen der modifizierten physikalischen Eigenschaften zwischen der freigelegten Region und der nicht freigelegten Region zum selektiven Abtragen von entweder der freigelegten Region oder der nicht freigelegten Region entwickelt werden.
  • Sobald das zweite Photoresist strukturiert ist, kann das zweite Photoresist als eine Maske zum Strukturieren der darunterliegenden zweiten harten Maske 401 benutzt werden. In einer Ausführungsform kann die zweite harte Maske 401 beispielsweise unter Nutzung eines reaktiven Ionenätzprozesses mit dem zweiten Photoresist als Maske strukturiert werden. Der Strukturierungsprozess kann fortgesetzt werden, bis die erste dotierte Region 203 unterhalb der zweiten harten Maske 401 freiliegt.
  • Nachdem die zweite harte Maske 401 ausgebildet und strukturiert wurde, kann ein Abschnitt der ersten dotierten Region 203 unter Benutzung der zweiten harten Maske 401 zum Ausbilden einer zweiten Öffnung 403 abgetragen werden. In einer Ausführungsform kann die zweite Öffnung 403 durch Übertragen der Struktur der zweiten harten Maske 401 auf die erste dotierte Region 203 beispielsweise unter Nutzung eines reaktiven Ionenätzprozesses, der Ätzmittel nutzt, die für das Material der ersten dotierten Region 203 geeignet sind (beispielsweise Silizium), mit der zweiten harten Maske 401 als Maske ausgebildet werden. Die zweite Öffnung 403 kann zum Freilegen des darunterliegenden Substrats 101, wie etwa durch Aufweisen einer zweiten ausgesparten Tiefe D2 zwischen ungefähr 60 nm und ungefähr 90 nm, wie etwa ungefähr 75 nm, ausgebildet werden.
  • Nachdem die zweite Öffnung 403 innerhalb der ersten dotierten Region 203 und des Substrats 101 ausgebildet wurde, kann die zweite Öffnung 403 zum Ausbilden der zweiten dotierten Region 405 gefüllt werden. In einer Ausführungsform wird die zweite dotierte Region 405 zum Ausbilden von zweiten VGAA-Bauelementen 1001 (in 4 nicht vollständig dargestellt, jedoch unten bezüglich 10 dargestellt und beschrieben) benutzt, die sich von den ersten VGAA-Bauelementen 1000 unterschieden. In einer bestimmten Ausführungsform wird die zweite dotierte Region 405 zum Ausbilden von Source/Drain-Regionen der zweiten VGAA-Bauelemente 1001 genutzt, die eine andere Leitfähigkeit als die ersten VGAA-Bauelemente 1000 aufweisen. Beispielsweise sind, wenn die ersten VGAA-Bauelemente 1000 NMOS-Bauelemente sind, die zweiten VGAA-Bauelemente 1001 PMOS-Bauelemente.
  • Die zweite dotierte Region 405 kann unter Nutzung eines Wachstumsprozesses ausgebildet werden, der freigelegte Regionen des Substrats 101 als Wachstumsinitiator nutzt. Beispielsweise kann in einigen Ausführungsformen die zweite dotierte Region 405 aus einem Halbleitermaterial wie etwa Silizium unter Nutzung eines Prozesses wie etwa Epitaxialwachstum ausgebildet werden. Beispielsweise kann die zweite dotierte Region 405 in einigen Ausführungsformen unter Nutzung eines Prozesses wie etwa metallorganische CVD (MOCVD), Molekularstrahlepitaxie (MBE), Flüssigphasenepitaxie (LPE), Gasphasenepitaxie (VPE), selektives epitaxiales Wachsen (SEG), dergleichen oder einer Kombination davon ausgebildet werden. Es kann jedoch jegliches geeignete Halbleitermaterial, wie etwa Germanium, Siliziumgermanium, Kombinationen davon oder dergleichen, alternativ genutzt werden.
  • Da die zweite dotierte Region 405 epitaxial auf den freigelegten Abschnitten des Substrats 101 gezüchtet wird, wächst die zweite dotierte Region 405 auf den freigelegten Abschnitten des Substrats 101 (innerhalb der zweiten Öffnung 403), wobei das Wachstum jedoch nicht über der zweiten harten Maske 401 eingeleitet wird. Zudem weist die zweite dotierte Region 405 eine ähnliche Gitterkonstante wie das darunterliegende Substrat 101 auf, auf dem die zweite dotierte Region 405 gezüchtet wird.
  • In einer Ausführungsform wird die zweite dotierte Region 405 mit einem Dotierstoff dotiert, der eine entgegengesetzte Leitfähigkeit zur ersten dotierten Region 203 aufweist. Beispielsweise kann in einer Ausführungsform, in der die Ausbildung eines NMOS-Bauelements aus der ersten dotierten Region 203 gewünscht ist und die Ausbildung eines PMOS-Bauelements aus der zweiten dotierten Region 405 gewünscht ist, die zweite dotierte Region 405 mit einem P-Dotierstoff, wie etwa Bor oder Gallium, dotiert werden. Alternativ können, wenn die Ausbildung eines NMOS-Bauelements aus der zweiten dotierten Region 405 gewünscht ist, N-Dotierstoffe, wie etwa Bor oder Gallium, benutzt werden.
  • In einer Ausführungsform werden die Dotierstoffe beim Züchten der zweiten dotierten Region 405 in das Material der zweiten dotierten Region 405 (beispielsweise Silizium) eingeleitet. Beispielsweise werden während des Epitaxialwachstumsprozesses Vorläufer, die die gewünschten Dotierstoffe umfassen, in situ zusammen mit den Vorläuferreaktionsstoffen für das Material der zweiten dotierten Region 405 im Reaktionsgefäß angeordnet. Von daher werden die Dotierstoffe in das Material der zweiten dotierten Region 405 eingeleitet und in das Material der zweiten dotierten Region 405 eingegliedert, um die zweite dotierte Region 405 mit der gewünschten Leitfähigkeit zu versehen.
  • Alternativ können die Dotierstoffe eingeleitet werden, nachdem das Material der zweiten dotierten Region 405 (beispielsweise das Silizium) gezüchtet wurde. In dieser Ausführungsform wird das Material der zweiten dotierten Region 405 undotiert gezüchtet, und es wird ein Einleitungsprozess, wie etwa ein Implantationsprozess oder Diffusionsprozess, zum Einleiten der Dotierstoffe in die zweite dotierte Region 405 genutzt. Wenn die Dotierstoffe eingeleitet sind, kann ein Tempervorgang zum Aktivieren der Dotierstoffe innerhalb der zweiten dotierten Region 405 ausgeführt werden.
  • Der Epitaxialwachstumsprozess kann zumindest bis die zweite Öffnung 403 mit dem Material der zweiten dotierten Region 405 gefüllt ist fortgesetzt werden. Zudem kann der Wachstumsprozess zum Gewährleisten vollständigen Füllens der zweiten Öffnung 403 auch zum Überfüllen der zweiten Öffnung 403 fortgesetzt werden. Derartige Überfüllung führt zu einer Ausdehnung der zweiten dotierten Region 405, die teilweise über die zweite harte Maske 401 verläuft.
  • 5 stellt einen zweiten Planarisierungsprozess (in 5 durch die mit 501 bezeichnete Platte dargestellt) dar, der zum Planarisieren der zweiten dotierten Region 405 und zum Abtragen der zweiten harten Maske 401 genutzt wird. In einer Ausführungsform ist der zweite Planarisierungsprozess 501 ein oder mehrere chemisch-mechanische Polierprozesse, wobei Ätzmittel und Schleifmittel angewendet werden und die zweite dotierte Region 405 und die zweite harte Maske 401 mit einer Platte geschliffen werden, um Überschussregionen der zweiten dotierten Region 405 und der zweiten harten Maske 401 außerhalb des Substrats 101 und der ersten dotierten Region 203 zu planarisieren und abzutragen.
  • Der oben beschriebene chemisch-mechanische Polierprozess ist jedoch illustrativ. Stattdessen kann alternativ jeglicher geeignete Planarisierungsprozess, wie etwa ein physikalischer Schleifprozess oder eine Reihe von einem oder mehr Ätzvorgängen, als zweiter Planarisierungsprozess 501 genutzt werden.
  • 6 stellt eine Ausbildung einer Kanalschicht 601 sowie die Ausbildung einer dritten dotierten Region 603 über der Kanalschicht 601 dar. In einer Ausführungsform kann die Kanalschicht 601 ein Halbleitermaterial wie etwa Silizium sein, das unter Nutzung eines Prozesses wie Epitaxialzüchten ausgebildet wird. Beispielsweise kann die Kanalschicht 601 in einigen Ausführungsformen unter Nutzung eines Prozesses wie etwa metallorganische CVD (MOCVD), Molekularstrahlepitaxie (MBE), Flüssigphasenepitaxie (LPE), Gasphasenepitaxie (VPE), selektives epitaxiales Wachsen (SEG), dergleichen oder Kombinationen davon ausgebildet werden. Es kann jedoch jegliches andere geeignete Halbleitermaterial, wie etwa Germanium, Siliziumgermanium, Kombinationen davon oder dergleichen alternativ genutzt werden.
  • Da die Kanalschicht 601 unter Nutzung eines Epitaxialwachstumsprozesses ausgebildet wird, wird die Kanalschicht 601 auf der ersten dotierten Region 203, der zweiten dotierten Region 405 und freigelegten Abschnitten des Substrats 101 gezüchtet. Die Kanalschicht 601 wächst jedoch nicht über der Ausrichtungsmarkierung 103, obgleich seitliches Wachstum (parallel zu einer Hauptfläche des Substrats 101) bewirkt, dass ein Abschnitt der Kanalschicht 601 über die Ausrichtungsmarkierung 103 verläuft. In einer Ausführungsform kann die Kanalschicht 601 zum Aufweisen einer Stärke T1 zwischen ungefähr 15 nm und ungefähr 40 nm, wie etwa ungefähr 30 nm, und zum Verlaufen über einen ersten Abstand D1 zwischen ungefähr 15 nm bis ungefähr 40 nm, wie etwa ungefähr 30 nm, über eine Kante der Ausrichtungsmarkierung 103 hinaus gezüchtet werden.
  • In einer Ausführungsform kann die Kanalschicht 601 ohne das Vorhandensein von Dotierstoffen (weder n noch p) gezüchtet werden. Von daher kann sich Material für eine erste Kanalregion (in 6 durch die mit 605 bezeichnete, gestrichelte Linie dargestellt) für das erste VGAA-Bauelement 1000 innerhalb der Kanalregion 601 über der ersten dotierten Region 203 befinden. Zudem kann sich eine zweite Kanalregion (in 6 durch die mit 607 bezeichnete, gestrichelte Linie dargestellt) innerhalb der Kanalschicht 601 über der zweiten dotierten Region 405 befinden. Die erste Kanalregion 605 und die zweite Kanalregion 607 können beide ohne Dotierstoffe ausgebildet sein.
  • Alternativ kann die Kanalschicht 601 auf Wunsch durch Nutzen eines Maskierungs- und Implantationsprozesses wie gewünscht dotiert werden. Beispielsweise kann eine Maske wie etwa ein Photoresist, über einem Abschnitt der Kanalschicht 601, der sich über der ersten dotierten Region 203 befindet, angeordnet werden, und Dotierstoffe mit einer entgegengesetzten Leitfähigkeit zur zweiten dotierten Region 405 können in die Kanalschicht 601 über der zweiten dotierten Region 405 implantiert werden. Die Maske kann dann entfernt werden, eine zweite Maske kann über einem Abschnitt der Kanalschicht 601, die sich über der zweiten dotierten Region 405 befindet, angeordnet werden, und ein Implantationsprozess kann zum Implantieren von Dotierstoffen in die Kanalschicht 601 über der ersten dotierten Region 203 angewendet werden. Jeglicher geeignete Prozess zum Dotieren der Kanalschicht 601 kann alternativ genutzt werden.
  • Zudem können während des Epitaxialwachstums der Kanalschicht 601 die Materialien des Substrats 101, der ersten dotierten Region 203 und der zweiten dotierten Region 405 teilweise nach oben ausgedehnt werden, da einige der Materialien des Substrats 101, der ersten dotierten Region 203 und der zweiten dotierten Region 405 während des Prozesses nach oben diffundieren. Von daher können das Substrat 101, die erste dotierte Region 203 und die zweite dotierte Region 405 als etwas vor der Kanalschicht 601 wachsend angesehen werden. Dies führt zusammen damit, dass Abschnitte der Ausrichtungsmarkierung durch die Siliziumaussparungs- und Oberflächenreinigungsprozesse aufgezehrt werden, dazu, dass die Oberfläche der Ausrichtungsmarkierung 103 geringfügig unterhalb der Oberfläche des Substrats 101 ausgespart ist und die Kanalschicht 601 einen Abschnitt der Aussparung auskleidet.
  • Sobald die Kanalschicht 6011 ausgebildet ist, wird die dritte dotierte Region 603 über der Kanalschicht 601 ausgebildet. In einer Ausführungsform wird die dritte dotierte Region 603 komplementär zur ersten dotierten Region 203 ausgebildet, sodass die dritte dotierte Region 603 und die erste dotierte Region 203 als Source/Drain-Regionen für die ersten VGAA-Bauelemente 1000 benutzt werden können. Von daher weist die dritte dotierte Region 603 dieselbe Leitfähigkeit wie die erste dotierte Region 203 auf. Beispielsweise sollte in einer Ausführungsform, in der die erste dotierte Region 203 mit N-Dotierstoffen dotiert ist, die dritte dotierte Region 603 gleicherweise mit N-Dotierstoffen dotiert sein. Gleicherweise sollte, wenn die erste dotierte Region 203 mit P-Dotierstoffen dotiert ist, die dritte dotierte Region 603 gleicherweise mit P-Dotierstoffen dotiert sein.
  • Die dritte dotierte Region 603 kann unter Nutzung eines Wachstumsprozesses ausgebildet werden, der freigelegte Regionen der Kanalschicht 601 als Wachstumsinitiator nutzt. Beispielsweise kann in einigen Ausführungsformen die dritte dotierte Region 603 aus einem Halbleitermaterial wie etwa Silizium unter Nutzung eines Prozesses wie etwa metallorganische CVD (MOCVD), Molekularstrahlepitaxie (MBE), Flüssigphasenepitaxie (LPE), Gasphasenepitaxie (VPE), selektives epitaxiales Wachsen (SEG), dergleichen oder einer Kombination davon ausgebildet werden. Es kann jedoch jegliches geeignete Halbleitermaterial, wie etwa Germanium, Siliziumgermanium, Kombinationen davon oder dergleichen, alternativ genutzt werden.
  • Da die dritte dotierte Region 603 epitaxial gezüchtet wird, wächst die dritte dotierte Region 603 auf den freigelegten Abschnitten der Kanalschicht 601, wobei das Wachstum jedoch nicht über der Ausrichtungsmarkierung 103 stattfindet. Das Wachstum findet jedoch auf jenen Abschnitten der Kanalschicht 601 statt, die über die Ausrichtungsmarkierung 103 verlaufen, wodurch die dritte dotierte Region 603 teilweise über die Ausrichtungsmarkierung 103 und innerhalb der Aussparung über der Ausrichtungsmarkierung 103 verläuft. Zudem weist die dritte dotierte Region 603 eine ähnliche Gitterkonstante wie die darunterliegende Kanalschicht 601 auf, auf der die dritte dotierte Region 603 gezüchtet wird. Die dritte dotierte Region 603 kann zum Aufweisen einer zweiten Stärke T2 zwischen ungefähr 30 nm und ungefähr 60 nm, wie etwa ungefähr 45,5 nm, und zum Verlaufen über einen zweiten Abstand D2 zwischen ungefähr 30 nm bis ungefähr 60 nm, wie etwa ungefähr 45,5 nm, über die Kanalschicht 601 hinaus gezüchtet werden.
  • In einer Ausführungsform werden die Dotierstoffe in das Material der dritten dotierten Region 603 (beispielsweise Silizium) eingeleitet, während die dritte dotierte Region 603 gezüchtet wird. Beispielsweise werden während des Epitaxialwachstumsprozesses Vorläufer, die die gewünschten Dotierstoffe umfassen, in situ zusammen mit den Vorläuferreaktionsstoffen für das Material der dritten dotierten Region 603 im Reaktionsgefäß angeordnet. Von daher werden die Dotierstoffe in das Material der dritten dotierten Region 603 eingeleitet und in das Material der dritten dotierten Region 603 eingegliedert, um die dritte dotierte Region 603 mit der gewünschten Leitfähigkeit zu versehen.
  • Alternativ können die Dotierstoffe eingeleitet werden, nachdem das Material der dritten dotierten Region 603 (beispielsweise das Silizium) gezüchtet wurde. In dieser Ausführungsform wird das Material der dritten dotierten Region 603 ohne die Dotierstoffe gezüchtet, und es wird ein Einleitungsprozess, wie etwa ein Implantationsprozess oder Diffusionsprozess, zum Einleiten der Dotierstoffe in die dritte dotierte Region 603 genutzt. Wenn die Dotierstoffe eingeleitet sind, kann ein Tempervorgang zum Aktivieren der Dotierstoffe innerhalb der dritten dotierten Region 603 ausgeführt werden.
  • 7 stellt eine Anordnung einer dritten harten Maske 705, ein Strukturieren der dritten dotierten Region 603 zum Ausbilden einer dritten Öffnung 701 und eine Ausbildung einer vierten dotierten Region 703 dar. In einer Ausführungsform umfasst die dritte harte Maske 705 ein dielektrisches Material, wie etwa Siliziumnitrid, Titannitrid, Siliziumoxynitrid, Kombinationen davon oder dergleichen. Die dritte harte Maske 705 kann unter Nutzung eines Prozesses wie etwa chemische Gasphasenabscheidung, plasmaunterstützte chemische Gasphasenabscheidung, Atomlagenabscheidung oder dergleichen ausgebildet werden. Es kann jedoch alternativ jegliches andere geeignete Material und Ausbildungsverfahren genutzt werden. Die dritte harte Maske 705 kann zu einer Stärke zwischen ungefähr 2 nm (20 Å) und ungefähr 300 nm (3000 Å), wie etwa ungefähr 2 nm (20 Å), ausgebildet werden.
  • Sobald die dritte harte Maske 705 ausgebildet ist, kann die dritte harte Maske 705 zum Freilegen eines Abschnitts der dritten dotierten Region 603, wo die vierte dotierte Region 703 ausgebildet werden soll, strukturiert werden. In einer Ausführungsform wird die dritte harte Maske 705 durch anfängliches Anordnen eines dritten Photoresists (in 7 nicht im einzelnen dargestellt) über der dritten harten Maske 705 und Aussetzen des dritten Photoresists einer strukturierten Energiequelle (beispielsweise Licht) zum Einleiten einer chemischen Reaktion, die die physikalischen Eigenschaften der ausgesetzten Abschnitte des dritten Photoresists modifiziert, strukturiert. Das dritte Photoresist kann dann durch Anwenden eines dritten Entwicklers (in 7 ebenfalls nicht im einzelnen dargestellt) zum Nutzen der modifizierten physikalischen Eigenschaften zwischen der freigelegten Region und der nicht freigelegten Region zum selektiven Abtragen von entweder der freigelegten Region oder der nicht freigelegten Region entwickelt werden.
  • Sobald das dritte Photoresist strukturiert ist, kann das dritte Photoresist als eine Maske zum Strukturieren der darunterliegenden dritten harten Maske 705 benutzt werden. In einer Ausführungsform kann die dritte harte Maske 705 beispielsweise unter Nutzung eines reaktiven Ionenätzprozesses mit dem dritten Photoresist als Maske strukturiert werden. Der Strukturierungsprozess kann fortgesetzt werden, bis die dritte dotierte Region 603 unterhalb der dritten harten Maske 705 freiliegt.
  • Nachdem die dritte harte Maske 705 ausgebildet und strukturiert wurde, kann ein Abschnitt der dritten dotierten Region 603 unter Benutzung der dritten harten Maske 705 zum Ausbilden einer dritten Öffnung 701 abgetragen werden. In einer Ausführungsform kann die dritte Öffnung 701 durch Übertragen der Struktur der dritten harten Maske 705 auf die dritte dotierte Region 603 beispielsweise unter Nutzung eines reaktiven Ionenätzprozesses, der Ätzmittel nutzt, die für das Material der dritten dotierten Region 603 geeignet sind (beispielsweise Silizium), mit der dritten harten Maske 705 als Maske ausgebildet werden. Die dritte Öffnung 403 kann zum Freilegen eines darunterliegenden Abschnitts der Kanalschicht 601 ausgebildet werden.
  • Nachdem die dritte Öffnung 701 ausgebildet wurde, wird die vierte dotierte Region 703 innerhalb der dritten Öffnung über der Kanalschicht 601 ausgebildet. In einer Ausführungsform wird die vierte dotierte Region 703 komplementär zur zweiten dotierten Region 405 ausgebildet, sodass die vierte dotierte Region 703 und die zweite dotierte Region 405 als Source/Drain-Regionen für die zweiten VGAA-Bauelemente 1001 benutzt werden können. Von daher weist die vierte dotierte Region 703 dieselbe Leitfähigkeit wie die zweite dotierte Region 405 auf. Beispielsweise ist in einer Ausführungsform, in der die zweite dotierte Region 405 mit P-Dotierstoffen dotiert ist, die vierte dotierte Region 703 gleicherweise mit P-Dotierstoffen dotiert. Gleicherweise ist, wenn die zweite dotierte Region 405 mit N-Dotierstoffen dotiert ist, die vierte dotierte Region 703 gleicherweise mit N-Dotierstoffen dotiert.
  • Die vierte dotierte Region 703 kann unter Nutzung eines Wachstumsprozesses ausgebildet werden, der freigelegte Regionen der Kanalschicht 601 innerhalb der dritten Öffnung 701 als Wachstumsinitiator nutzt. Beispielsweise kann in einigen Ausführungsformen die vierte dotierte Region 703 aus einem Halbleitermaterial wie etwa Silizium unter Nutzung eines Prozesses wie etwa metallorganische CVD (MOCVD), Molekularstrahlepitaxie (MBE), Flüssigphasenepitaxie (LPE), Gasphasenepitaxie (VPE), selektives epitaxiales Wachsen (SEG), dergleichen oder einer Kombination davon ausgebildet werden. Es kann jedoch jegliches geeignete Halbleitermaterial, wie etwa Germanium, Siliziumgermanium, Kombinationen davon oder dergleichen, alternativ genutzt werden.
  • Da die vierte dotierte Region 703 epitaxial gezüchtet wird, wächst die vierte dotierte Region 703 auf den freigelegten Abschnitten der Kanalschicht 601, wobei das Wachstum jedoch nicht über die dritte harte Maske 705 eingeleitet wird. Zudem weist die vierte dotierte Region 703 eine ähnliche Gitterkonstante wie die darunterliegende Kanalschicht 601 auf, auf der die vierte dotierte Region 703 gezüchtet wird.
  • Der Epitaxialwachstumsprozess für die vierte dotierte Region 703 wird zumindest bis die dritte Öffnung 701 mit dem Material der vierten dotierten Region 703 gefüllt ist fortgesetzt. Zudem kann der Wachstumsprozess der vierten dotierten Region 703 zum Gewährleisten vollständigen Füllens der dritten Öffnung 701 auch zum Überfüllen der dritten Öffnung 701 fortgesetzt werden. Derartige Überfüllung führt zu einer Ausdehnung der vierten dotierten Region 703 über die dritte harte Maske 705.
  • In einer Ausführungsform werden die Dotierstoffe in das Material der vierten dotierten Region 703 (beispielsweise Silizium) eingeleitet, während die vierte dotierte Region 703 gezüchtet wird. Beispielsweise werden während des Epitaxialwachstumsprozesses Vorläufer, die die gewünschten Dotierstoffe umfassen, in situ zusammen mit den Vorläuferreaktionsstoffen für das Material der vierten dotierten Region 703 im Reaktionsgefäß angeordnet. Von daher werden die Dotierstoffe in das Material der vierten dotierten Region 703 eingeleitet und in das Material der vierten dotierten Region 703 eingegliedert, um die vierte dotierte Region 703 mit der gewünschten Leitfähigkeit zu versehen.
  • Alternativ können die Dotierstoffe eingeleitet werden, nachdem das Material der vierten dotierten Region 703 (beispielsweise das Silizium) gezüchtet wurde. In dieser Ausführungsform wird das Material der vierten dotierten Region 703 gezüchtet, und es wird ein Einleitungsprozess, wie etwa ein Implantationsprozess oder Diffusionsprozess, zum Einleiten der Dotierstoffe in die vierte dotierte Region 703 genutzt. Wenn die Dotierstoffe eingeleitet sind, kann ein Tempervorgang zum Aktivieren der Dotierstoffe innerhalb der vierten dotierten Region 703 ausgeführt werden.
  • 8 stellt einen dritten Planarisierungsprozess (in 8 durch die mit 801 bezeichnete Platte dargestellt) dar, der zum Planarisieren der vierten dotierten Region 703 und zum Abtragen der dritten harten Maske 705 genutzt wird. In einer Ausführungsform ist der dritte Planarisierungsprozess 801 ein oder mehrere chemisch-mechanische Polierprozesse, wobei Ätzmittel und Schleifmittel angewendet werden und die vierte dotierte Region 703 und die dritte harte Maske 705 mit einer Platte geschliffen werden, um Überschussregionen der vierten dotierten Region 703 und der dritten harten Maske 705 zu planarisieren und abzutragen.
  • Der oben beschriebene chemisch-mechanische Polierprozess ist jedoch illustrativ. Stattdessen kann alternativ jeglicher geeignete Planarisierungsprozess, wie etwa ein physikalischer Schleifprozess oder eine Reihe von einem oder mehr Ätzvorgängen, als dritter Planarisierungsprozess 801 genutzt werden.
  • Durch Nutzung der Wachstumsprozesse und Planarisierungsprozesse wie oben beschrieben können Variationen, die normalerweise auftreten würden, wenn eine Kanalschicht innerhalb einer Aussparung eines Substrats ausgebildet wird, vermieden werden. Insbesondere sind nichtkonforme Kristallflächendefekte, die typischerweise nahe einer Strukturgrenze auftreten und normalerweise bewirken würden, dass die Kanalschichten entlang der Strukturgrenze nicht planar sind, durch Nutzen der Planarisierungsprozesse zum Gewährleisten, dass die darunterliegenden Oberflächen planar sind, vor der Ausbildung der nachfolgenden Schichten vermieden. Von daher kann durch Vermeiden derartiger Defekte der Gesamtflächenbetrag, der zum Vermeiden von Bauelementversagen aufgrund derartiger Defekte notwendig ist, reduziert sein, und die Gesamtdichte von Bauelementen, die Nanodrähte nutzen (beispielsweise SRAM-Zellen, die vertikale Bauelemente mit einem stark N/P-dotierten Source/Drain und einem vertikalen Kanal verwenden), kann reduziert sein.
  • 9 stellt ein Strukturieren der Kanalschicht 601, der dritten dotierten Region 603 und der vierten dotierten Region 703 in erste Nanodrähte 901 (die aus der Kanalschicht 601, der der dritten dotierten Region 603 und der ersten dotierten Region 203 ausgebildet werden) und zweite Nanodrähte 903 (die aus der vierten dotierten Region 703, der Kanalschicht 601 und der zweiten dotierten Region 405 ausgebildet werden) dar. In einer Ausführungsform können die Kanalschicht 601, die erste dotierte Region 203, die zweite dotierte Region 405, die dritte dotierte Region 603 und die vierte dotierte Region 703 durch anfängliches Anwenden eines vierten Photoresists 905 auf die dritte dotierte Region 603 und die vierte dotierte Region 703 und Aussetzen des vierten Photoresists 905 einer strukturierten Energiequelle (beispielsweise Licht) zum Einleiten einer chemischen Reaktion, die die physikalischen Eigenschaften der ausgesetzten Abschnitte des vierten Photoresists 905 modifiziert, strukturiert. Das vierte Photoresist 905 kann dann durch Anwenden eines vierten Entwicklers (in 9 nicht im einzelnen dargestellt) zum Nutzen der modifizierten physikalischen Eigenschaften zwischen der freigelegten Region und der nicht freigelegten Region zum selektiven Abtragen von entweder der freigelegten Region oder der nicht freigelegten Region entwickelt werden.
  • Sobald das vierte Photoresist 905 strukturiert wurde, kann das vierte Photoresist 905 als eine Maske zum Strukturieren der darunterliegenden vierten dotierten Region 703, der dritten dotierten Region 603, der Kanalschicht 601, der zweiten dotierten Region 405 und der ersten dotierten Region 203 in die ersten Nanodrähte 901 (aus der ersten dotierten Region 203, der ersten Kanalregion 605 innerhalb der Kanalschicht 601 und der dritten dotierten Region 603) und die zweiten Nanodrähte 903 (aus der zweiten dotierten Region 405, der zweiten Kanalregion 607 innerhalb der Kanalschicht 601 und der vierten dotierten Region 703) benutzt werden. In einer Ausführungsform können die vierte dotierte Region 703, die dritte dotierte Region 603, die Kanalschicht 601, die zweite dotierte Region 405 und die erste dotierte Region 203 beispielsweise unter Nutzung eines reaktiven Ionenätzprozesses mit dem vierten Photoresist 905 als Maske strukturiert werden. Die ersten Nanodrähte 901 und die zweiten Nanodrähte 903 können zum Aufweisen einer Breite zwischen ungefähr 5 nm und ungefähr 10 nm, wie etwa ungefähr 6 nm, ausgebildet werden.
  • Zudem kann der Strukturierungsprozess auf Wunsch in die erste dotierte Region 203 und die zweite dotierte Region 405 fortgesetzt werden. In einer Ausführungsform wird der Strukturierungsprozess zum Abtragen der ersten dotierten Region 203 und der zweiten dotierten Region 405 auf eine dritte Tiefe D3 zwischen ungefähr 5 nm und ungefähr 10 nm, wie etwa ungefähr 7,5 nm, fortgesetzt werden. Von daher können die ersten Nanodrähte 901 und die zweiten Nanodrähte 903 zum Aufweisen einer ersten Höhe H1 zwischen ungefähr 50 nm und ungefähr 100 nm, wie etwa ungefähr 72 nm, ausgebildet werden.
  • In einigen Ausführungsformen kann außerdem ein Dummy-Strang zusammen mit den ersten Nanodrähten 901 und den zweiten Nanodrähten 903 ausgebildet werden. Der Dummy-Strang kann zum Ausgleichen der Dichte der ausgebildeten Nanodrähte ausgebildet werden, sodass sich Verarbeitungsvariationen das Endprodukt nicht übermäßig auf das Endprodukt auswirken. In einer Ausführungsform kann der Dummy-Strang zum Aufweisen ähnlicher Abmessungen wie die ersten Nanodrähte 901 und die zweiten Nanodrähte 903 ausgebildet werden. Beispielsweise kann der Dummy-Strang zum Aufweisen einer Breite zwischen ungefähr 5 nm und ungefähr 10 nm, wie etwa ungefähr 6 nm, ausgebildet werden, obgleich jegliche geeigneten Abmessungen alternativ genutzt werden können.
  • Sobald die ersten Nanodrähte 901 und die zweiten Nanodrähte 903 ausgebildet wurden, wird das vierte Photoresist 905 unter Nutzung eines Prozesses wie etwa Veraschung entfernt, wobei die Temperatur des vierten Photoresists 905 erhöht wird, bis sich das vierte Photoresist 905 thermisch zersetzt. Als Nächstes kann eine Reinigung zum Entfernen eines nativen Oxids der ersten Nanodrähte 901 und der zweiten Nanodrähte 903 durchgeführt werden. Die Reinigung kann unter Verwendung von verdünnter Fluorwasserstoffsäure (DHF) durchgeführt werden.
  • 10 stellt dar, dass nach dem Ausbilden der ersten Nanodrähte 901 und der zweiten Nanodrähte 903 die ersten VGAA-Bauelemente 1000 und die zweiten VGAA-Bauelemente 1001 aus den ersten Nanodrähten 901 und den zweiten Nanodrähten 903 ausgebildet werden können. Der Prozess kann durch anfängliches Ausbilden von Substratisolationsregionen um die erste dotierte Region 203 und die zweite dotierte Region 405 zum Isolieren dieser Regionen voneinander beginnen. In einer Ausführungsform umfassen die Substratisolationsregionen ein dielektrisches Material, wie etwa Siliziumoxid. Die Substratisolationsregionen können alternativ anderes geeignetes dielektrisches Material umfassen, wie etwa Siliziumnitrid, Siliziumoxynitrid, kohlenstoffdotiertes Siliziumoxid, kohlenstoffdotiertes Siliziumnitrid oder kohlenstoffdotiertes Siliziumoxynitrid. In einigen Ausführungsformen umfasst das Ausbilden der dielektrischen Materialschicht das Abscheiden eines dielektrischen Materials unter Nutzung von chemischer Gasphasenabscheidung (CVD), physikalischer Gasphasenabscheidung (PVD) oder Spin-On-Prozess, das Ausführen eines CMP-Prozesses zum Abtragen eines Abschnitts des dielektrischen Materials über den ersten Nanodrähten 901 und den zweiten Nanodrähten 903 und das Rückätzen des dielektrischen Materials auf die gewünschte Höhe, um beim Definieren der Substratisolationsregionen zu helfen.
  • Sobald die Substratisolationsregionen ausgebildet wurden, werden erste Kontaktstellen 1002 zum Vorsehen elektrischer Verbindung zur ersten dotierten Region 203 ausgebildet und zweite Kontaktstellen 1004 zum Vorsehen elektrischer Verbindung zur zweiten dotierten Region 405 ausgebildet. In einer Ausführungsform werden die ersten Kontaktstellen 1002 und die zweiten Kontaktstellen 1004 aus einem leitfähigen Material wie etwa Aluminium ausgebildet, obgleich andere geeignete Materialien, wie etwa Kupfer, Wolfram und dergleichen, alternativ genutzt werden können. Die ersten Kontaktstellen 1002 und die zweiten Kontaktstellen 1004 können unter Anwendung eines Prozesses wie etwa CVD oder PVD ausgebildet werden, obgleich andere geeignete Materialien und Verfahren alternativ genutzt werden können. Sobald das Material für die ersten Kontaktstellen 1002 und die zweiten Kontaktstellen 1004 abgeschieden wurde, kann das Material beispielsweise unter Nutzung von einem oder mehr fotolithografischen Maskierungs- und Ätzprozessen zu den ersten Kontaktstellen 1002 und den zweiten Kontaktstellen 1004 ausgebildet werden.
  • Sobald die ersten Kontaktstellen 1002 und die zweiten Kontaktstellen 1004 ausgebildet wurden, wird eine erste Isolationsregion 1005 zum Isolieren der ersten dotierten Region 203 und der zweiten dotierten Region 405 von der nachfolgend ausgebildeten ersten Gateelektrode 1003 und der zweiten Gateelektrode 1007 ausgebildet. In einer Ausführungsform wird die erste Isolationsregion 1005 über den ersten Kontaktstellen 1002 und den zweiten Kontaktstellen 1004 und der ersten dotierten Region 203 und der zweiten dotierten Region 405 ausgebildet und sieht Isolationsfunktion für verschiedene Merkmale der ersten VGAA-Bauelemente 1000 und der zweiten VGAA-Bauelemente 1001 vor und konfiguriert diese zweckmäßig. In einer Ausführungsform weist die erste Isolationsregion 1005 ein dielektrisches Material auf, wie etwa Siliziumoxid. Die erste Isolationsregion 1005 kann alternativ anderes geeignetes dielektrisches Material umfassen, wie etwa wie etwa Siliziumnitrid, Siliziumoxynitrid, kohlenstoffdotiertes Siliziumoxid, kohlenstoffdotiertes Siliziumnitrid oder kohlenstoffdotiertes Siliziumoxynitrid. In einigen Ausführungsformen umfasst das Ausbilden der dielektrischen Materialschicht das Abscheiden eines dielektrischen Materials unter Nutzung von chemischer Gasphasenabscheidung (CVD), physikalischer Gasphasenabscheidung (PVD) oder Spin-On-Prozess, das Ausführen eines CMP-Prozesses zum Abtragen eines Abschnitts des dielektrischen Materials über den ersten Nanodrähten 901 und den zweiten Nanodrähten 903 und das Rückätzen des dielektrischen Materials auf die gewünschte Höhe, um beim Definieren der ersten Isolationsregionen 1005 zu helfen.
  • Sobald die erste Isolationsregion 1005 ausgebildet wurde, werden erste Gatedielektrika 1009 und eine erste Gateelektrode 1003 die erste Kanalregion 605 umgebend innerhalb der ersten Nanodrähte 901 ausgebildet und zweite Gatedielektrika 1011 und eine zweite Gateelektrode 1007 die zweite Kanalregion 607 umgebend innerhalb der zweiten Nanodrähte 903 ausgebildet. In einigen Ausführungsformen können das erste Gatedielektrikum 1009 und das zweite Gatedielektrikum 1011 Siliziumoxid, Siliziumoxynitrid, oder High-k-Dielektrika, wie etwa Metalloxide, umfassen. Beispiele von Metalloxiden, die als High-k-Dielektrika benutzt werden können, umfassen Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu und Mischungen davon. In der vorliegenden Ausführungsform sind die ersten Gatedielektrika 1009 und die zweiten Gatedielektrika 1011 High-k-Dielektrikumschichten mit einer Stärke im Bereich von ungefähr 0,5 bis 3 nm (5 bis 30 Ångström). Die ersten Gatedielektrika 1009 und die zweiten Gatedielektrika 1011 können unter Anwendung eines geeigneten Prozesses, wie etwa Atomlagenabscheidung (ALD), chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD), thermische Oxidation, UV-Ozon-Oxidation oder Kombinationen davon, ausgebildet werden. Die ersten Gatedielektrika 1009 und die zweiten Gatedielektrika 1011 können ferner Zwischenflächenschichten (nicht gezeigt) zum Verringern von Schäden zwischen den ersten Gatedielektrika 1009 und den zweiten Gatedielektrika 1011 und der Kanalschicht 601 der ersten Nanodrähte 901 und der zweiten Nanodrähte 903 umfassen. Die Zwischenflächenschichten können Siliziumoxid umfassen.
  • Sobald die ersten Gatedielektrika 1009 und die zweiten Gatedielektrika 1011 ausgebildet wurden, können die erste Gateelektrode 1003 und die zweite Gateelektrode 1007 ausgebildet werden. In einer Ausführungsform können die erste Gateelektrode 1003 und die zweite Gateelektrode 1007 durch anfängliches Ausbilden einer Metallschicht (in 10 nicht separat dargestellt) über den ersten Gatedielektrika 1009 und den zweiten Gatedielektrika 1011 ausgebildet werden. In einigen Ausführungsformen kann die Metallschicht eine einschichtige oder eine mehrschichtige Struktur umfassen. In der vorliegenden Ausführungsform kann die Metallschicht ein Metall, wie etwa Al, Cu, W, Ti, TiN, TiAl, TiAlN, TaN, NiSi, CoSi, andere leitfähige Materialien mit einer Arbeitsfunktion, die mit dem Substratmaterial kompatibel ist, oder Kombinationen davon umfassen. In der vorliegenden Ausführungsform umfasst die Gateelektrodenschicht eine einheitliche Stärke im Bereich von ungefähr 1 Nanometer bis ungefähr 20 Nanometer. Die Metallschicht kann unter Anwendung eines geeigneten Prozesses, wie etwa ALD, CVD, PVD, Galvanisieren oder Kombinationen davon, ausgebildet werden.
  • Sobald die Metallschicht ausgebildet wurde, kann die Metallschicht zum Trennen der ersten Gateelektrode 1003 und der zweiten Gateelektrode 1007 strukturiert werden, indem sie selektiv geätzt wird. In einer Ausführungsform kann die Metallschicht zum Ausbilden der ersten Gateelektrode 1003 und der zweiten Gateelektrode 1007 durch anfängliches Aufbringen eines fünften Photoresists (in 10 nicht separat dargestellt) und nachfolgendes Strukturieren des fünften Photoresists zum Freilegen eines Abschnitts der Metallschicht, der abgetragen werden soll, und Abdecken eines Abschnitts der Metallschicht, die verbleiben soll, strukturiert werden.
  • Nach dem Strukturieren des fünften Photoresists zum Freilegen der Metallschicht wird die Metallschicht unter Benutzung des fünften Photoresists als Maske geätzt. In einigen Ausführungsformen wird das teilweise Abtragen des freigelegten Abschnitts der Metallschicht beispielsweise unter Nutzung eines reaktiven Ionenätzprozesses durchgeführt. Sobald die Metallschicht zur ersten Gateelektrode 1003 und zweiten Gateelektrode 1007 strukturiert wurde, wird das fünfte Photoresist unter Anwendung eines Prozesses wie etwa beispielsweise Veraschung abgetragen.
  • Sobald die erste Gateelektrode 1003 und die zweite Gateelektrode 1007 ausgebildet wurden, kann eine dritte Isolationsregion 1013 zum Isolieren der dritten dotierten Region 603 innerhalb der ersten Nanodrähte 901 und der vierten dotierten Region 703 innerhalb der zweiten Nanodrähte 903 von der ersten Gateelektrode 1003 und der zweiten Gateelektrode 1007 ausgebildet werden. In einer Ausführungsform weist die dritte Isolationsregion 1013 ein dielektrisches Material auf, wie etwa Siliziumoxid. Die dritte Isolationsregion 1013 kann alternativ anderes geeignetes dielektrisches Material umfassen, wie etwa wie etwa Siliziumnitrid, Siliziumoxynitrid, kohlenstoffdotiertes Siliziumoxid, kohlenstoffdotiertes Siliziumnitrid oder kohlenstoffdotiertes Siliziumoxynitrid. In einigen Ausführungsformen umfasst das Ausbilden der dielektrischen Materialschicht das Abscheiden eines dielektrischen Materials beispielsweise unter Nutzung von CVD oder PVD. Es kann dann ein Ätzprozess zum Abtragen von Material der dritten Isolationsregion 1013 von den Oberseiten der ersten Nanodrähte 901 und der zweiten Nanodrähte 903 angewendet werden.
  • Eine vierte Isolationsregion 1015 kann über der dritten Isolationsregion 1013 zum Vorsehen von zusätzlicher Isolation der ersten Gateelektrode 1003 und der zweiten Gateelektrode 1007 um die ersten Nanodrähte 901 und die zweiten Nanodrähte 903 und außerdem zum Vorsehen einer planeren Oberfläche zum weiteren Verarbeiten, als die dritte Isolationsregion 1013 vorsieht, ausgebildet werden. In einer Ausführungsform kann die vierte Isolationsregion 1015 ein dielektrisches Material umfassen, das beispielsweise unter Nutzung eines Spin-On-Prozesses aufgebracht ist und die Räume zwischen den dritten Isolationsregionen 907 ausfüllt.
  • Sobald die dritte Isolationsregion 1013 und die vierte Isolationsregion 1015 ausgebildet wurden, können dritte Kontaktstellen 1017 in elektrischer Verbindung mit den ersten Nanodrähten 901 ausgebildet werden und vierte Kontaktstellen 1019 in elektrischer Verbindung mit den zweiten Nanodrähten 903 ausgebildet werden. In einer Ausführungsform werden die dritten Kontaktstellen 1017 und vierten Kontaktstellen 1019 zum Vorsehen von elektrischer Verbindung zwischen der dritten dotierten Region 603 innerhalb der ersten Nanodrähte 901 und Kontakt (in 10 nicht separat dargestellt) und zum Vorsehen von elektrischer Verbindung zwischen der vierten dotierten Region 703 innerhalb der zweiten Nanodrähte 903 ausgebildet. In einer Ausführungsform werden die dritten Kontaktstellen 1017 und die vierten Kontaktstellen 1019 aus einem leitfähigen Material wie etwa Aluminium ausgebildet, obgleich andere geeignete Materialien, wie etwa Kupfer, Wolfram und dergleichen, alternativ genutzt werden können. Die dritten Kontaktstellen 1017 und die vierten Kontaktstellen 1019 können unter Anwendung eines Prozesses wie etwa CVD oder PVD ausgebildet werden, obgleich andere geeignete Materialien und Verfahren alternativ genutzt werden können. Sobald das Material für die dritten Kontaktstellen 1017 und die vierten Kontaktstellen 1019 abgeschieden wurde, kann das Material beispielsweise unter Nutzung eines fotolithografischen Maskierungs- und Ätzprozesses zu den dritten Kontaktstellen 1017 und den vierten Kontaktstellen 1019 ausgebildet werden.
  • Nachdem die dritten Kontaktstellen 1017 und die vierten Kontaktstellen 1019 ausgebildet wurden, kann eine fünfte Isolationsregion 1021 zum Unterstützen beim Isolieren der dritten Kontaktstellen 1017 und der vierten Kontaktstellen 1019 ausgebildet werden. In einer Ausführungsform umfasst die fünfte Isolationsregion 1021 ein dielektrisches Material, wie etwa Siliziumoxid im vorliegenden Beispiel. Die fünfte Isolationsregion 1021 kann alternativ anderes geeignetes dielektrisches Material umfassen, wie etwa wie etwa Siliziumnitrid, Siliziumoxynitrid, kohlenstoffdotiertes Siliziumoxid, kohlenstoffdotiertes Siliziumnitrid oder kohlenstoffdotiertes Siliziumoxynitrid. In einigen Ausführungsformen umfasst das Ausbilden der dielektrischen Materialschicht das Abscheiden eines dielektrischen Materials unter Nutzung von CVD, PVD oder eines Spin-On-Prozesses. Auf Wunsch kann ein CMP-Prozess zum Planarisieren der fünften Isolationsregion 11021 genutzt werden.
  • Gemäß einer Ausführungsform ist ein Verfahren zum Herstellen eines Halbleiterbauelements vorgesehen, das das Ausbilden einer ersten Öffnung in einem Halbleitersubstrat und epitaxiales Züchten eines ersten Halbleitermaterials innerhalb der ersten Öffnung umfasst. Das erste Halbleitermaterial wird mit dem Halbleitersubstrat planarisiert. Eine zweite Öffnung wird im ersten Halbleitermaterial ausgebildet, und ein zweites Halbleitermaterial wird epitaxial innerhalb der zweiten Öffnung gezüchtet. Das zweite Halbleitermaterial wird mit dem ersten Halbleitermaterial planarisiert, und eine Kanalschicht wird epitaxial über dem ersten Halbleitermaterial und dem zweiten Halbleitermaterial gezüchtet.
  • Gemäß einer anderen Ausführungsform ist ein Verfahren zum Herstellen eines Halbleiterbauelements vorgesehen, das das Einbetten eines dielektrischen Materials in ein Halbleitersubstrat umfasst. Ein erstes Halbleitermaterial wird innerhalb des Halbleitersubstrats eingebettet, wobei das Einbetten des ersten Halbleitermaterials zumindest teilweise unter Nutzung eines ersten Epitaxialwachstumsprozesses ausgeführt wird. Ein zweites Halbleitermaterial wird in das Halbleitersubstrat eingebettet, wobei das Einbetten des zweiten Halbleitermaterials zumindest teilweise unter Nutzung eines zweiten Epitaxialwachstumsprozesses ausgeführt wird, der sich vom ersten Epitaxialwachstumsprozess unterscheidet, und wobei das zweite Halbleitermaterial mit dem ersten Halbleitermaterial planar ist. Eine Kanalschicht wird auf dem ersten Halbleitermaterial und dem zweiten Halbleitermaterial gezüchtet, wobei zumindest ein Abschnitt der Kanalschicht über dem dielektrischen Material verläuft.
  • Gemäß wiederum einer anderen Ausführungsform ist ein Halbleiterbauelement vorgesehen, das eine erste epitaxial gezüchtete leitfähige Region umfasst, die innerhalb eines Substrats eingebettet ist, wobei die erste leitfähige Region eine erste Leitfähigkeit aufweist. Eine zweite epitaxial gezüchtete leitfähige Region ist innerhalb des Substrats eingebettet, wobei die zweite leitfähige Region eine zweite Leitfähigkeit aufweist, die der ersten Leitfähigkeit entgegengesetzt ist, wobei die erste leitfähige Region, die zweite leitfähige Region und das Substrat planar zueinander sind. Eine Ausrichtungsmarkierung aus einem dielektrischen Material ist innerhalb des Substrats eingebettet. Eine erste Kanalregion steht in physischem Kontakt mit der ersten leitfähigen Region, wobei die erste Kanalregion ein erstes Material umfasst. Eine zweite Kanalregion steht in physischem Kontakt mit der zweiten leitfähigen Region, wobei die zweite Kanalregion das erste Material umfasst. Eine Auskleidung deckt einen ersten Abschnitt der Ausrichtungsmarkierung ab, wobei die Auskleidung das erste Material umfasst.

Claims (20)

  1. Verfahren zum Herstellen einer Halbleitervorrichtung, das Verfahren umfassend: Ausbilden einer ersten Öffnung (201) in einem Halbleitersubstrat (101); epitaxiales Züchten eines ersten Halbleitermaterials (203) innerhalb der ersten Öffnung (201); Planarisieren des ersten Halbleitermaterials mit dem Halbleitersubstrat (101); Ausbilden einer zweiten Öffnung (403) im ersten Halbleitermaterial; epitaxiales Züchten eines zweiten Halbleitermaterials (405) innerhalb der zweiten Öffnung (403); Planarisieren des zweiten Halbleitermaterials mit dem ersten Halbleitermaterial; und epitaxiales Züchten einer Kanalschicht (601) über dem ersten Halbleitermaterial und dem zweiten Halbleitermaterial.
  2. Verfahren nach Anspruch 1, ferner umfassend das Ausbilden eines dielektrischen Materials innerhalb des Halbleitersubstrats vor dem epitaxialen Züchten der Kanalschicht (601), wobei das epitaxiale Züchten der Kanalschicht (601) zumindest einen Abschnitt der Kanalschicht (601) ausbildet, die sich über das dielektrische Material erstreckt.
  3. Verfahren nach Anspruch 2, wobei das dielektrische Material eine Ausrichtungsmarkierung (103) ist.
  4. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend das epitaxiale Züchten eines dritten Halbleitermaterials (603) über der Kanalschicht (601).
  5. Verfahren nach Anspruch 4, ferner umfassend das Ausbilden eines ersten Nanodrahts aus dem ersten Halbleitermaterial, dem dritten Halbleitermaterial (603) und der Kanalschicht (601).
  6. Verfahren nach einem der Ansprüche 4 oder 5, ferner umfassend: Ausbilden einer dritten Öffnung (701) im dritten Halbleitermaterial (603); und epitaxiales Züchten eines vierten Halbleitermaterials (703) innerhalb der dritten Öffnung (701), wobei das vierte Halbleitermaterial dieselbe Leitfähigkeit wie das zweite Halbleitermaterial aufweist.
  7. Verfahren nach Anspruch 6, ferner umfassend das Ausbilden eines zweiten Nanodrahts aus dem zweiten Halbleitermaterial, dem vierten Halbleitermaterial und der Kanalschicht (601).
  8. Verfahren zum Herstellen eine Halbleitervorrichtung, das Verfahren umfassend: Einbetten eines dielektrischen Materials (103) in ein Halbleitersubstrat (101); Einbetten eines ersten Halbleitermaterials (203) innerhalb des Halbleitersubstrats (101), wobei das Einbetten des ersten Halbleitermaterials zumindest teilweise unter Nutzung eines ersten Epitaxialwachstumsprozesses durchgeführt wird; Einbetten eines zweiten Halbleitermaterials (405) innerhalb des Halbleitersubstrats (101), wobei das Einbetten des zweiten Halbleitermaterials zumindest teilweise unter Nutzung eines zweiten Epitaxialwachstumsprozesses durchgeführt wird, der sich vom ersten Epitaxialwachstumsprozess unterscheidet, und wobei das zweite Halbleitermaterial mit dem ersten Halbleitermaterial planar ist; und epitaxiales Züchten einer Kanalschicht (601) auf dem ersten Halbleitermaterial und dem zweiten Halbleitermaterial, wobei zumindest ein Abschnitt der Kanalschicht (601) über das dielektrische Material (103) verläuft.
  9. Verfahren nach Anspruch 8, ferner umfassend das epitaxiale Züchten eines dritten Halbleitermaterials (603) über der Kanalschicht (601), wobei zumindest ein Abschnitt des dritten Halbleitermaterials (603) sich über das dielektrische Material (103) erstreckt.
  10. Verfahren nach Anspruch 9, ferner umfassend: Ausbilden einer Öffnung (701) innerhalb des dritten Halbleitermaterials (603) zum Freilegen der Kanalschicht (601); und epitaxiales Züchten eines vierten Halbleitermaterials (703) innerhalb der Öffnung (701).
  11. Verfahren nach Anspruch 10, ferner umfassend das Strukturieren des ersten Halbleitermaterials, des dritten Halbleitermaterials und der Kanalschicht (601) zu einem ersten Nanodraht (901) und das Strukturieren des zweiten Halbleitermaterials, des vierten Halbleitermaterials und der Kanalschicht (601) zu einem zweiten Nanodraht (903).
  12. Verfahren nach Anspruch 11, ferner umfassend das Strukturieren der Kanalschicht (601) und des dritten Halbleitermaterials zum Ausbilden eines Durnmy-Strangs.
  13. Verfahren nach einem der Ansprüche 11 oder 12, ferner umfassend das Ausbilden eines ersten vertikalen VGAA-Bauelements aus dem ersten Nanodraht (901) und das Ausbilden eines zweiten VGAA-Bauelements aus dem zweiten Nanodraht (903).
  14. Verfahren nach einem der Ansprüche 9 bis 13, wobei das epitaxiale Züchten einer Kanalschicht (601) ein undotiertes Halbleitermaterial züchtet.
  15. Halbleitervorrichtung, umfassend: eine erste epitaxial gezüchtete leitfähige Region (203), die innerhalb eines Substrats (101) eingebettet ist, wobei die erste leitfähige Region (203) eine erste Leitfähigkeit aufweist; eine zweite leitfähige Region (405), die innerhalb des Substrats (101) eingebettet ist, wobei die zweite epitaxial gezüchtete leitfähige Region (405) eine zweite Leitfähigkeit aufweist, die der ersten Leitfähigkeit entgegengesetzt ist, wobei die erste leitfähige Region (203), die zweite leitfähige Region (405) und das Substrat (101) planar miteinander sind; eine Ausrichtungsmarkierung (103) aus einem dielektrischen Material, die in das Substrat (101) eingebettet ist; und eine erste Kanalregion (605) in physischem Kontakt mit der ersten leitfähigen Region (203), wobei die erste Kanalregion ein erstes Material umfasst; eine zweite Kanalregion (607) in physischem Kontakt mit der zweiten leitfähigen Region (405), wobei die zweite Kanalregion das erste Material umfasst; und eine Auskleidung, die einen ersten Abschnitt der Ausrichungsmarkierung (103) abdeckt, wobei die Auskleidung das erste Material umfasst.
  16. Halbleitervorrichtung nach Anspruch 15, ferner umfassend eine dritte leitfähige Region (603) über der ersten Kanalregion (605), wobei die erste leitfähige Region (203), die erste Kanalregion (605) und die dritte leitfähige Region (603) einen ersten Nanodraht (901) ausbilden.
  17. Halbleitervorrichtung nach Anspruch 16, ferner umfassend: ein erstes Gatedielektrikum (1009), das den ersten Nanodraht (901) umgibt; und eine erste Gateelektrode (1003), die das erste Gatedielektrikum umgibt.
  18. Halbleitervorrichtung nach Anspruch 17, ferner umfassend eine vierte leitfähige Region (703) über der zweiten Kanalregion (607), wobei die zweite leitfähige Region (405), die zweite Kanalregion (607) und die vierte leitfähige Region (703) einen zweiten Nanodraht (903) ausbilden.
  19. Halbleitervorrichtung nach Anspruch 18, ferner umfassend: ein zweites Gatedielektrikum (1011), das den zweiten Nanodraht (903) umgibt; und eine zweite Gateelektrode (1007), die das zweite Gatedielektrikum umgibt.
  20. Halbleitervorrichtung nach einem der Ansprüche 15 bis 19, ferner umfassend einen Dummy-Strang, der sich über dem Substrat (101) befindet, wobei der DummyStrang das erste Material umfasst.
DE102015106074.4A 2014-11-26 2015-04-21 Halbleiterbauelement und verfahren Active DE102015106074B4 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201462085182P 2014-11-26 2014-11-26
US62/085,182 2014-11-26
US14/594,001 US9431517B2 (en) 2014-11-26 2015-01-09 Semiconductor device and method
US14/594,001 2015-01-09

Publications (2)

Publication Number Publication Date
DE102015106074A1 DE102015106074A1 (de) 2016-06-02
DE102015106074B4 true DE102015106074B4 (de) 2018-11-08

Family

ID=55968395

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102015106074.4A Active DE102015106074B4 (de) 2014-11-26 2015-04-21 Halbleiterbauelement und verfahren

Country Status (1)

Country Link
DE (1) DE102015106074B4 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9431305B1 (en) 2015-12-18 2016-08-30 International Business Machines Corporation Vertical transistor fabrication and devices

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060261406A1 (en) * 2005-05-18 2006-11-23 Yijian Chen Vertical integrated-gate CMOS device and its fabrication process
US20090194842A1 (en) * 2008-02-06 2009-08-06 Elpida Memory, Inc. Semiconductor device and method of manufacturing the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060261406A1 (en) * 2005-05-18 2006-11-23 Yijian Chen Vertical integrated-gate CMOS device and its fabrication process
US20090194842A1 (en) * 2008-02-06 2009-08-06 Elpida Memory, Inc. Semiconductor device and method of manufacturing the same

Also Published As

Publication number Publication date
DE102015106074A1 (de) 2016-06-02

Similar Documents

Publication Publication Date Title
DE102016115986B4 (de) Halbleiter-bauelement und verfahren zu dessen herstellung
DE102017128255B4 (de) Halbleitervorrichtung und Verfahren
DE102017123950B4 (de) Finfet-bauelement und verfahren zur herstellung desselben
DE102017127554B3 (de) Halbleiterfabrikationsverfahren mit Vermeidung von Gatehöhenverlust in Planarisierungsprozessen
DE102019114240A1 (de) Durch schmelzglühen erzeugte source- und drain-bereiche
DE102017128585A1 (de) Halbleiterstruktur-Schneideprozess und damit hergestellte Strukturen
DE102014119659A1 (de) Struktur und bildungsverfahren für fin-artigen feldeffekttransistor
DE102017117795A1 (de) Fets und verfahren zu deren herstellung
DE102018124673A1 (de) Halbleiterstruktur-Schneideverfahren und damit hergestellte Strukturen
DE102014200840B4 (de) Verfahren zur Herstellung einer Halbleiterstruktur mit einem vertikalen Nanodraht
DE102011004506A1 (de) Herstellungsverfahren für ein Halbleiterbauelement und Halbleiterbauelement als Stegtransistor, der auf einem strukturierten STI-Gebiet durch eine späte Stegätzung hergestellt ist
DE102015108690A1 (de) Halbleitervorrichtung, die gratstrukturen umfasst, und herstellungsverfahren
DE102017124226B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
DE102019102135B4 (de) Verfahren zum herstellen einer halbleitervorrichtung
DE102018108176A1 (de) Asymmetrische Source- und Drain-Strukturen in Halbleitervorrichtungen
DE102021109107A1 (de) Gatestrukturen und verfahren zu deren ausbildung
DE102018108007B4 (de) Spacerstruktur mit einer hohen plasmabeständigkeit für halbleitervorrichtungen und verfahren zu deren herstellung
DE102021104811A1 (de) Ätzprofilsteuerung für eine gate-kontaktöffnung
DE102020115554A1 (de) Doppeldotiermittel-source/drain-regionen und deren herstellungsverfahren
DE102020119099A1 (de) Halbleitervorrichtung und verfahren
DE112006001520B4 (de) Prozess für die Herstellung erhabener Source- und Drain-Gebiete mit zu entfernenden Abstandshaltern, wobei "Mausohren" vermieden werden
DE102021113657B4 (de) Verfahren zum Bilden einer Halbleitervorrichtung
DE102017127154B4 (de) Finnenstrukturierung für halbleitervorrichtungen
DE102017123359B4 (de) Finnen-feldeffekttransistor-bauelement und verfahren
DE102019009394B4 (de) Isolation von source-drain-regionen zweier muti-gate-transistoren in dichter anordnung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final