CN113013035B - 半导体结构及其形成方法 - Google Patents
半导体结构及其形成方法 Download PDFInfo
- Publication number
- CN113013035B CN113013035B CN201911327743.9A CN201911327743A CN113013035B CN 113013035 B CN113013035 B CN 113013035B CN 201911327743 A CN201911327743 A CN 201911327743A CN 113013035 B CN113013035 B CN 113013035B
- Authority
- CN
- China
- Prior art keywords
- layer
- fin
- forming
- region
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 142
- 239000004065 semiconductor Substances 0.000 title claims abstract description 67
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 239000002131 composite material Substances 0.000 claims abstract description 12
- 239000010410 layer Substances 0.000 claims description 355
- 239000000463 material Substances 0.000 claims description 58
- 238000002955 isolation Methods 0.000 claims description 23
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 17
- 229910052710 silicon Inorganic materials 0.000 claims description 17
- 239000010703 silicon Substances 0.000 claims description 17
- 239000011241 protective layer Substances 0.000 claims description 15
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 13
- 238000011065 in-situ storage Methods 0.000 claims description 9
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 9
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 8
- 230000003647 oxidation Effects 0.000 claims description 8
- 238000007254 oxidation reaction Methods 0.000 claims description 8
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 claims description 7
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 7
- 238000005229 chemical vapour deposition Methods 0.000 claims description 7
- 238000005240 physical vapour deposition Methods 0.000 claims description 7
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims description 6
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 claims description 6
- 238000000231 atomic layer deposition Methods 0.000 claims description 6
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 6
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 6
- 239000002356 single layer Substances 0.000 claims description 5
- 230000009286 beneficial effect Effects 0.000 abstract description 14
- 238000005530 etching Methods 0.000 description 11
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- 230000005669 field effect Effects 0.000 description 9
- 238000001039 wet etching Methods 0.000 description 8
- 230000002093 peripheral effect Effects 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- 230000007547 defect Effects 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- -1 silicon carbide nitride Chemical class 0.000 description 3
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- ILCYGSITMBHYNK-UHFFFAOYSA-N [Si]=O.[Hf] Chemical compound [Si]=O.[Hf] ILCYGSITMBHYNK-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- VKJLWXGJGDEGSO-UHFFFAOYSA-N barium(2+);oxygen(2-);titanium(4+) Chemical compound [O-2].[O-2].[O-2].[Ti+4].[Ba+2] VKJLWXGJGDEGSO-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 1
- CZXRMHUWVGPWRM-UHFFFAOYSA-N strontium;barium(2+);oxygen(2-);titanium(4+) Chemical compound [O-2].[O-2].[O-2].[O-2].[Ti+4].[Sr+2].[Ba+2] CZXRMHUWVGPWRM-UHFFFAOYSA-N 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
Abstract
一种半导体结构及其形成方法，方法包括：提供基底，基底包括第一区和第二区，所述第一区上具有鳍部结构，第二区上具有鳍部结构，鳍部结构包括沿基底表面法线方向堆叠的若干层复合鳍部层；在基底上形成介质层，介质层内具有第一伪栅开口和第二伪栅开口；形成介质层和位于介质层内的第一伪栅开口以及第二伪栅开口之后，在第一区上的鳍部结构顶部表面和侧壁表面形成第一改善层，去除第二伪栅开口内的第一鳍部层，暴露出第二鳍部层表面，在第二区上形成第二栅极开口；去除第一鳍部层之后，在第二区上的第二鳍部层表面形成第二改善层，且所述第二改善层的厚度小于第一改善层的厚度。所述方法有利于提高形成的半导体结构可靠性。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体技术的发展，传统的平面式的金属-氧化物半导体场效应晶体管对沟道电流的控制能力变弱，造成严重的漏电流。鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部中的源漏掺杂区。与平面式的金属-氧化物半导体场效应晶体管相比，鳍式场效应晶体管具有更强的短沟道抑制能力，具有更强的工作电流。
随着半导体技术的进一步发展，集成电路器件的尺寸越来越小，传统的鳍式场效应晶体管在进一步增大工作电流方面存在限制。具体的，由于鳍部中只有靠近顶部表面和侧壁的区域用来作为沟道区，使得鳍部中用于作为沟道区的体积较小，这对增大鳍式场效应晶体管的工作电流造成限制。因此，提出了一种沟道栅极环绕(gate-all-around，简称GAA)结构的鳍式场效应晶体管，使得用于作为沟道区的体积增加，进一步的增大了沟道栅极环绕结构鳍式场效应晶体管的工作电流。
然而，现有技术中沟道栅极环绕结构鳍式场效应晶体管的性能有待提升。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高形成的半导体结构的性能。
为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一区和第二区，所述第一区上具有鳍部结构，所述第二区上具有鳍部结构，所述鳍部结构包括沿基底表面法线方向堆叠的若干层复合鳍部层，各复合鳍部层均包括第一鳍部层、以及位于第一鳍部层表面的第二鳍部层，所述第一鳍部层的材料和第二鳍部层的材料不同；在所述基底上形成介质层；所述介质层内具有暴露出所述第一区上的鳍部结构顶部表面和侧壁表面的第一伪栅开口、以及暴露出第二区上的鳍部结构顶部表面和侧壁表面的第二伪栅开口；形成所述介质层和第一伪栅开口、以及第二伪栅开口之后，在所述第一区上的鳍部结构顶部表面和侧壁表面形成第一改善层，且所述第一改善层具有第一厚度；去除所述第二伪栅开口内的第一鳍部层，暴露出第二鳍部层表面，在第二区上形成第二栅极开口；形成所述第二栅极开口之后，在所述第二区上的第二鳍部层表面形成第二改善层，所述第二改善层具有第二厚度，且所述第一厚度大于第二厚度。
可选的，所述第一厚度的范围为1纳米～3纳米。
可选的，所述第二厚度的范围为0.5纳米～2纳米。
可选的，所述第一改善层的材料包括：硅、锗硅、砷化镓、铟镓砷或者碳化硅。
可选的，所述第一改善层的形成工艺为外延生长工艺；所述第二改善层的形成工艺为外延生长工艺。
可选的，所述第二改善层的材料包括：硅、锗硅、砷化镓、铟镓砷或者碳化硅。
可选的，还包括：形成所述第一改善层之后，去除第二区上的第一鳍部层之前，在所述第一伪栅开口内的第一改善层表面形成第一栅介质结构，在所述第一区上形成第一栅极开口，且所述第一栅极开口暴露出所述第一栅介质结构表面；所述第一栅介质结构包括：位于第一改善层表面的第一栅介质层和位于第一栅介质层表面的第二栅介质层；所述半导体结构的形成方法还包括：形成所述第二改善层之后，在所述第二改善层表面形成第二栅介质结构。
可选的，还包括：在所述第二伪栅开口内的鳍部结构表面形成第二栅介质层；所述第一栅介质结构还包括：位于所述第二区上鳍部结构表面的所述第二栅介质层。
可选的，所述第二栅介质层的形成方法工艺包括：化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺。
可选的，所述第一栅介质层的形成工艺包括：原位水汽生成工艺或者热氧化工艺。
可选的，还包括：形成所述第二栅介质结构之后，在所述第二栅极开口和第一栅极开口内形成包围所述第二区上的第二鳍部层、以及第一区上的鳍部结构的栅极结构；所述栅极结构的形成方法包括：在所述第二栅介质结构表面和第一栅介质结构表面形成第三栅介质结构；在所述第三栅介质结构表面形成栅极层。
可选的，去除所述第二伪栅开口内的第一鳍部层的方法包括：在所述基底上形成掩膜层，所述掩膜层覆盖第一区上的第二栅介质层表面，且暴露出第二区上的第二栅介质层；以所述掩膜层为掩膜，去除所述第二区上的第一鳍部层。
可选的，所述鳍部结构包括底部区和位于底部区上的顶部区，所述若干层复合鳍部层位于所述顶部区内，且所述第一鳍部层位于所述底部区表面；所述半导体结构的形成方法还包括：形成所述介质层之前，在所述基底表面形成覆盖所述底部区鳍部结构侧壁表面的隔离结构。
可选的，所述底部区鳍部结构为单层结构；所述底部区鳍部结构的材料和第二鳍部层的材料相同。
可选的，还包括：形成所述隔离结构之后，形成所述介质层和位于介质层内的第一伪栅开口、以及第二伪栅开口之前，在所述第一区和第二区上的鳍部结构的顶部表面和侧壁表面、以及隔离结构表面形成保护层；所述第一伪栅开口和第二伪栅开口暴露出所述保护层。
可选的，还包括：形成所述保护层之后，形成所述介质层之前，在所述隔离结构上形成横跨所述鳍部结构的伪栅极结构；所述伪栅极结构位于所述保护层表面。
可选的，所述介质层和位于介质层内的第一伪栅开口和第二伪栅开口的形成方法包括：在所述隔离结构上形成覆盖所述伪栅极结构的介质层；去除所述伪栅极结构，直至暴露出保护层表面，在所述介质层内形成所述第一伪栅开口和第二伪栅开口。
可选的，在所述第一区上的鳍部结构的顶部表面和侧壁表面形成第一改善层的方法包括：去除所述第一伪栅开口内的鳍部结构顶部表面和侧壁表面的保护层，暴露出第一区上的鳍部结构的表面；暴露出第一区上的鳍部结构的表面之后，在所述第一区上的鳍部结构顶部表面和侧壁表面形成所述第一改善层。
相应的，本发明技术方案提供一种采用上述任一项方法形成的半导体结构。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，通过在第一区上的鳍部结构顶部表面和侧壁表面形成第一改善层，在所述第二区上的第二鳍部层四周表面形成第二改善层，所述第一改善层具有较好的表面态，所述第二改善层具有较好的表面态，从而有利于提高形成的半导体结构的可靠性。同时，所述第一改善层具有第一厚度，所述第二改善层具有第二厚度，且所述第二厚度小于第一厚度，使得当所述第一区用于形成外围电路的器件，所述第二区用于形成核心区的器件时，厚度较厚的第一改善层有利于形成厚度较厚的栅介质层，使得第一区形成的器件具有较好的抗击穿性能，从而满足第一区在较高工作电压下具有较好性能的需求，并且，厚度较薄的第二改善层有利于提高沟道内的载流子迁移率，进而使得形成的半导体结构的电学性能较好。
进一步，所述第一栅介质层的形成工艺包括：原位水汽生成工艺或者热氧化工艺。采用原位水汽生成工艺或者热氧化工艺形成的第一栅介质层的缺陷较少，使得第一栅介质层与第一改善层之间的界面态较好，并且，所述第一栅介质层的电介质强度高。综上，所述第一栅介质层有利于提高形成的半导体结构的性能。
进一步，所述第二栅介质层的形成工艺包括：化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺。由于所述化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺形成第二栅极质层的过程中，不需要消耗第一改善层的材料，使得在形成厚度较厚的第二栅介质层的情况下，所述第一改善层仍能够保持一定的厚度。同时，由于第一栅介质结构包括第一栅介质层和第二栅介质层，厚度较厚的第二栅介质层使得第一栅介质结构厚度较厚，从而第一区上形成的器件的抗击穿性能较好，形成的半导体结构的性能较好。
附图说明
图1是一种半导体结构的结构示意图；
图2至图14是本发明一实施例中的半导体结构形成方法各步骤的结构示意图。
具体实施方式
正如背景技术所述，现有半导体结构的性能较差。
以下结合附图进行详细说明，半导体结构的性能较差的原因，图1是一种半导体结构的结构示意图。
请参考图1，包括：基底100，所述基底100包括：第一区I和第二区II，所述第一区I上具有第一鳍部结构(未标出)，所述第一鳍部结构包括沿基底100表面法线方向堆叠的若干层复合鳍部层(未标出)，各复合鳍部层均包括第一鳍部层111、以及位于第一鳍部层111表面的第二鳍部层112，所述第二区II上具有第二鳍部结构(未标出)，所述第二鳍部结构包括沿基底100表面法线方向若干层相互分立的第三鳍部层121，且所述第一鳍部层111的材料和第二鳍部层112的材料不同，所述第二鳍部层112和第三鳍部层121的材料相同；位于第一鳍部结构表面的第一改善层114；位于所述第二鳍部结构表面的第二改善层124，且所述第一改善层114的厚度和第二改善层124的厚度相同；位于基底100上横跨所述第一鳍部结构和第二鳍部结构的栅极结构130，且所述栅极结构130环绕第三鳍部层121四周；位于基底100上的介质层140，且所述介质层140覆盖栅极结构130侧壁表面。
上述结构中，通常所述第一区I用于形成外围电路器件，所述第二区II用于形成核心区器件。由于硅锗材料的载流子迁移率较高，因此，采用硅锗材料形成第二鳍部层112和第三鳍部层121，有利于提高第一区I上形成的外围电路器件和第二区II上形成的核心区器件的性能。同时，所述第一改善层114的界面态较好，所述第二改善层124的界面态较好，有利于所述半导体结构的可靠性。
然而，由于第一区I形成的外围电路器件通常需要施加较高的电压，因此需要较厚的第一改善层114以满足具有较好的抗击穿性能；第二区II形成的核心区器件通常需要载流子迁移率较高的材料作为沟道材料，因此，在满足具有较好的界面态的情况下，所述第一改善层114厚度不能太厚。由于所述第一改善层114的厚度和第二改善层124的厚度相同，当满足第一区I的厚度要求时，不利于第二区II器件的沟道迁移率；当满足第二区的厚度要求时，不利于第一区I的抗击穿性。
为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一区和第二区；在所述基底上形成介质层，所述介质层内具有暴露出所述第一区上的鳍部结构顶部表面和侧壁表面的第一伪栅开口、以及暴露出第二区上的鳍部结构顶部表面和侧壁表面的第二伪栅开口；形成所述介质层和第一伪栅开口、以及第二伪栅开口之后，在所述第一区上的鳍部结构顶部表面和侧壁表面形成第一改善层，且所述第一改善层具有第一厚度；去除所述第二伪栅开口内的第一鳍部层，暴露出第二鳍部层表面，在第二区上形成第二栅极开口；形成所述第一栅极开口之后，在所述第二区上的第二鳍部层表面形成第二改善层，所述第二改善层具有第二厚度，且所述第一厚度大于第二厚度。所述方法有利于提高形成的半导体结构的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图14是本发明一实施例中的半导体结构形成方法各步骤的结构示意图。
请参考图2，提供基底200，所述基底200包括第一区I和第二区II，所述第一区I上和第二区II上具有鳍部结构210，所述鳍部结构210包括沿基底200表面法线方向堆叠的若干层复合鳍部层(未图示)，各复合鳍部层均包括第一鳍部层211、以及位于第一鳍部层211表面的第二鳍部层212，所述第一鳍部层211的材料和第二鳍部层212的材料不同。
所述鳍部结构210包括底部区和位于底部区A上的顶部区B，所述若干层复合鳍部层位于所述顶部区B内，且所述第一鳍部层位于所述底部区A表面。
所述基底200可以是单晶硅，多晶硅或非晶硅；所述基底200也可以是硅、锗、硅锗、砷化镓等半导体材料。在本实施例中，所述基底200的材料为单晶硅。
所述鳍部结构210形成方法包括：在所述基底200上形成第二鳍部材料膜(未图示)；在所述第二鳍部材料膜表面形成第一鳍部材料膜(未图示)，所述第一鳍部材料膜包括沿基底200表面法线方向上堆叠的第一鳍部膜(未图示)、以及位于相邻两层第一鳍部膜之间的第二鳍部膜(未图示)；在所述第一鳍部材料膜上形成第一图形化层(未图示)；以所述第一图形化层为掩膜，刻蚀所述第一鳍部材料膜和第二鳍部材料膜，直至暴露出基底200表面，使第一鳍部材料膜形成顶部区B鳍部结构210，且使第一鳍部材料膜中的第一鳍部膜形成第一鳍部层211，使第一鳍部材料膜中的第二鳍部膜形成第二鳍部层212，使第二鳍部材料膜形成底部区A鳍部结构210。
所述第一鳍部层211和第二鳍部层212的材料不同。具体的，所述第一鳍部层211的材料包括：单晶硅、单晶锗或者单晶锗硅；所述第二鳍部层212的材料包括：单晶硅、单晶锗或者单晶锗硅。
在本实施例中，所述第一鳍部层211的材料为单晶硅，所述第二鳍部层212的材料为单晶锗硅。
所述底部区A鳍部结构210的材料包括：单晶硅、单晶锗或者单晶锗硅。
在本实施例中，所述底部区A鳍部结构210为单层结构，且述底部区A鳍部结构210和第二鳍部层212的材料相同，为锗硅。
所述第一鳍部层211和第二鳍部层212的材料不同，使得所述第一鳍部层211和第二鳍部层212具有不同的刻蚀选择比，则后续去除第一鳍部层211时，对第二鳍部层212的刻蚀损伤较小。
请参考图3，在所述基底200表面形成覆盖所述底部区A鳍部结构210侧壁表面的隔离结构203。
所述隔离结构203用于实现不同器件之间的电隔离。
所述隔离结构203的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或者氮氧化硅。
在本实施例中，所述隔离结构203的材料为氧化硅。
所述隔离结构203的形成工艺包括：化学气相沉积工艺或者物理气相沉积工艺。
请参考图4，形成所述隔离结构203之后，在所述第一区I和第二区II上的鳍部结构210的顶部表面和侧壁表面、以及隔离结构203表面形成保护层205。
在本实施例中，所述保护层205位于顶部区B鳍部结构210的顶部表面和侧壁表面、以及隔离结构203的表面。
所述保护层205用于保护鳍部结构210表面，从而减少后续的工艺对鳍部结构210造成损伤。
所述保护层205的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或者氮氧化硅。
在本实施例中，所述保护层205的材料为氮化硅。
在其他实施例中，不形成所述保护层。
接着，在所述基底上形成介质层，所述介质层内具有暴露出所述鳍部结构顶部表面和侧壁表面的伪栅开口，具体形成所述介质层和位于介质层内的伪栅开口的过程请参考图5至图。
请参考图5，在所述隔离结构203上形成横跨所述鳍部结构210的伪栅极结构220。
在本实施例中，所述伪栅极结构220横跨所述顶部区B鳍部结构210的部分顶部表面和侧壁表面。
在本实施例中，所述伪栅极结构220位于所述保护层205表面。
所述伪栅极结构220的形成方法包括：在所述隔离结构203上形成覆盖所述鳍部结构210的伪栅介质膜(未图示)；在所述伪栅介质膜表面形成伪栅极膜(未图示)；在所述伪栅极膜上形成第二图形化层(未图示)，所述第二图形化层定义出伪栅极结构的位置和尺寸；以所述第二图形化层为掩膜，刻蚀所述伪栅极膜和伪栅介质膜，直至暴露出保护层205表面，使伪栅极膜形成伪栅极层222，使伪栅介质膜形成伪栅介质层221。
所述伪栅极结构220包括：横跨所述鳍部结构210的伪栅介质层221和位于伪栅介质层221表面的伪栅极层222。
在本实施例中，刻蚀所述伪栅介质膜和伪栅极膜的工艺包括干法刻蚀工艺。
在本实施例中，所述伪栅介质层221的材料包括氧化硅。
在本实施例中，所述伪栅极层222的材料包括多晶硅。
在本实施例中，形成伪栅极层222之后，还包括在伪栅极层222侧壁表面形成侧墙231，因此，所述伪栅极结构220还包括：位于伪栅极层222侧壁表面的侧墙223。
在其他实施例中，所述伪栅极结构不包括侧墙。
请参考图6，形成所述伪栅极结构220之后，在所述隔离结构203上形成覆盖所述伪栅极结构220的介质层230；去除所述伪栅极结构220，直至暴露出保护层205表面，在所述介质层230内形成暴露出所述第一区I上的鳍部结构210顶部表面和侧壁表面的第一伪栅开口231、以及暴露出第二区II上的鳍部结构210顶部表面和侧壁表面的第二伪栅开口232。
在本实施例中，所述第一伪栅开口231暴露出第一区I上的顶部区B鳍部结构210，所述第二伪栅开口232暴露出第二区II上的顶部区B鳍部结构210。
所述介质层230的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或者氮氧化硅。
在本实施例中，所述介质层230的材料为氧化硅。
在本实施例中，不去除所述伪栅极结构220中的侧墙223。在其他实施例中，去除所述伪栅极结构中的侧墙。
具体地，去除所述伪栅极结构220的步骤包括：去除所述伪栅极层222；去除所述伪栅极层222之后，去除所述伪栅介质层221。
去除所述伪栅极层222的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
去除所述伪栅介质层221的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
形成所述介质层230和位于介质层内的第一伪栅开口231、以及第二伪栅开口232之后，在所述第一区I上的鳍部结构210(如图2所示)顶部表面和侧壁表面形成第一改善层，且所述第一改善层具有第一厚度，具体形成所述第一改善层的过程请参考图7至图8。
请参考图7，去除所述第一伪栅开口231内第一区I上的鳍部结构210顶部表面和侧壁表面的保护层205，暴露出第一区I上的鳍部结构210的表面。
去除所述第一区I上保护层205的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
去除所述第一区I上的保护层205的方法包括：在所述第一伪栅开口231和第二伪栅开口232内形成牺牲层(未图示)，且所述牺牲层表面齐平于介质层230表面；在所述牺牲层表面形成第三图形化层(未图示)，所述第三图形化层暴露出第一区I上的牺牲层表面；以所述第三图形化层为掩膜，刻蚀所述牺牲层和保护层205，直至暴露出隔离结构203面。
请参考图8，暴露出第一区I上的鳍部结构210的表面之后，在所述第一区I上的鳍部结构210顶部表面和侧壁表面形成第一改善层240。
所述第一改善层240具有第一厚度。
需要说明的是，所述第一厚度指的是垂直于鳍部结构210表面方向上的尺寸。
形成所述第一改善层240的工艺为外延生长工艺。
所述第一改善层240的材料包括：硅、锗硅、砷化镓、铟镓砷或者碳化硅。
在本实施例中，通过所述外延生长工艺形成的第一改善层240的材料为单晶硅，单晶硅材料的晶胞整齐排列，使得第一改善层240的缺陷少，有利于提高形成的半导体结构的电学性能。
由于所述第一区I上的鳍部结构210的表面被暴露，且所述第一鳍部层211的材料为硅，所述第二鳍部层212的材料为硅锗，使得通过外延生长工艺在第一区I上的鳍部结构210顶部表面和侧壁表面能够形成第一改善层240，且所述第一改善层240的材料为单晶硅。同时，由于第二区II上的鳍部结构210的表面仍具有保护层205，从而通过所述外延生长工艺不会在第二区II上的鳍部结构210的顶部表面和侧壁表面形成膜层，进而满足工艺需求。
所述第一改善层240与后续形成的膜层之间的界面态较好，从而有利于提高形成的半导体结构的可靠性。
所述第一改善层240的第一厚度的范围为1纳米～3纳米。
所述厚度范围的第一改善层240的厚度较薄，在所述第一改善层240能够改善界面态的情况下，所述第二鳍部层212和第一鳍部层211作为沟道的主要部分，使得第二区II上形成的半导体器件的沟道迁移率较高。
接着，在所述第一伪栅开口231内的第一改善层240表面形成第一栅介质结构，在所述第一区I上形成第一栅极开口，且所述第一栅极开口暴露出所述第一栅介质结构表面；所述第一栅介质结构包括：位于第一改善层表面的第一栅介质层和位于第一栅介质层表面的第二栅介质层，具体形成所述第一栅介质结构的过程请参考图9至图10。
请参考图9，在所述第一改善层240表面形成第一栅介质层251。
所述第一栅介质层251的形成工艺包括：原位水汽生成工艺或者热氧化工艺。
在本实施例中，所述第一栅介质层251的形成工艺为原位水汽生成工艺，且所述第一栅介质层240的材料为氧化硅。
采用原位水汽生成工艺或者热氧化工艺形成的氧化硅的缺陷较少，使得第一栅介质层251与第一改善层240之间的界面态较好，有利于提高形成的半导体结构的可靠性，并且所述第一栅介质层251的电介质强度高，有利于提高形成的半导体结构的性能。
请参考图10，在所述第一栅介质层251表面形成第二栅介质层252。
在本实施例中，还包括：在所述第二伪栅开口232内的鳍部结构210表面形成所述第二栅介质层252。
所述第一栅介质结构(图中未示出)包括：位于第一改善层240表面的第一栅介质层251和位于第一栅介质层251表面的第二栅介质层252。
在本实施例中，所述第一栅介质结构还包括：位于所述第二区II上的鳍部结构210表面的第二栅介质层252，即，所述第一栅介质结构包括：位于第一改善层240表面的第一栅介质层251、以及位于第一栅介质层表面和第二区的鳍部结构表面的第二栅介质层252。
在所述第一伪栅开口231(图9中所示)内形成第一栅介质结构，从而在所述第一区I上形成第一栅极开口241，且所述第一栅极开口241暴露出所述第一栅介质结构表面。
所述第二栅介质层252的形成工艺包括：化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺。
由于所述化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺形成第二栅介质层252的过程中，不需要消耗第一改善层240的材料，一方面，可以根据实际工艺需求，能够使形成的第二栅介质层252的厚度较厚；另一方面，使得在形成厚度较厚的第二栅介质层252的情况下，所述第一改善层240仍能够保持一定的厚度。同时，由于第一栅介质结构包括第一栅介质层251和第二栅介质层252，厚度较厚的第二栅介质层252使得第一栅介质结构厚度较厚，有利于提高第一区I上形成的器件的抗击穿性能，形成的半导体结构的性能较好。
请参考图11，去除第二伪栅开口232(图6中所示)内的第一鳍部层211，暴露出第二鳍部层212表面，在第二区II上形成第二栅极开口242。
去除第二区II上的第一鳍部层211的方法包括：在所述基底200上形成掩膜层(未图示)，所述掩膜层覆盖第一区I上第二栅介质层252表面，且暴露出第二区II上的第二栅介质层252；以所述掩膜层为掩膜，去除所述第二区II上的第一鳍部层211。
具体地，在本实施例中，去除第二伪栅开口232内的第一鳍部层211的方法包括：以所述掩膜层为掩膜，去除第二区II上的第二栅介质层252；去除所述第二栅介质层252之后，去除鳍部结构210顶部表面和侧壁表面的保护层205；去除所述保护层205之后，去除鳍部结构210中的第一鳍部层211。
去除鳍部结构210中的第一鳍部层211的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
在本实施例中，去除鳍部结构210中的第一鳍部层211的工艺为湿法刻蚀工艺。
由于所述第一鳍部层211与所述第二鳍部层212的材料不同，使得采用的湿法刻蚀工艺的刻蚀液对所述第一鳍部层211与所述第二鳍部层212具有不同的刻蚀选择比。所述湿法刻蚀工艺对第一鳍部层211的刻蚀速率速率大于对第二鳍部层212的刻蚀速率，因此，在去除第一鳍部层211的同时，对所述第二鳍部层212的刻蚀损伤较小，有利于提高形成的半导体结构。
请参考图12，形成所述第二栅极开口242之后，在所述第二区II上的第二鳍部层212表面形成第二改善层260。
所述第二改善层260的形成工艺为外延生长工艺。
所述第二改善层260的材料包括：硅、锗硅、砷化镓、铟镓砷或者碳化硅。
所述第二改善层260与后续形成的膜层之间的界面态较好，有利于提高形成的半导体结构的可靠性。
所述第二改善层260具有第二厚度。
所述第一改善层240具有第一厚度，所述第二改善层260具有第二厚度，且所述第一厚度大于第二厚度。
所述第二厚度的范围为0.5纳米～2纳米。
所述厚度范围的第二改善层260的厚度较薄，在所述第二改善层260能够改善界面态的情况下，所述第二鳍部层212作为沟道的主要部分，使得第二区II上形成的半导体器件的沟道迁移率较高，有利于提高所述半导体结构的性能。
在本实施例中，通过所述外延生长工艺形成的第二改善层260的材料为单晶硅，单晶硅材料的晶胞整齐排列，使得第二改善层260的缺陷少，有利于提高形成的半导体结构的电学性能。
所述第一改善层240具有第一厚度，所述第二改善层260具有第二厚度，且所述第二厚度小于第一厚度时。当所述第一区I用于形成外围电路的器件，所述第二区II用于形成核心区的器件时，厚度较厚的第一改善层240有利于形成厚度较厚的栅介质层，使得第一区形成的器件具有较好的抗击穿性能，从而满足第一区I在较高工作电压下具有较好性能的需求，并且，厚度较薄的第二改善层260有利于提高沟槽内的载流子迁移率，进而使得形成的半导体结构的电学性能较好。
请参考图13，在所述第二改善层260表面形成第二栅介质结构270。
在本实施例中，所述第二栅介质结构270为单层结构，且所述第二栅介质结构270的材料为氧化硅。
形成所述第二栅介质结构270的工艺包括：原位水汽生成工艺或者热氧化工艺。
采用原位水汽生成工艺或者热氧化工艺形成的氧化硅的缺陷少，使得第二栅介质结构270与第二改善层260之间的界面态较好，有利于提高形成的半导体结构的可靠性。并且，所述第二栅介质结构270电介质强度高，有利于提高形成的半导体结构的性能。
请参考图14，形成所述第二栅介质结构270之后，在所述第二栅极开口242和第一栅极开口241内形成包围所述第二区II上的第二鳍部层212、以及位于第一区I上的鳍部结构210顶部表面和侧壁表面的栅极结构280。
所述栅极结构280包括：第三栅介质结构(图中未示出)和位于所述第三栅介质结构表面的栅极层(图中未示出)。
在本实施例中，所述第三栅极结构还位于第一栅极开口241和第二栅极开口242的底部表面和侧壁表面。
所述栅极结构280的形成方法包括：在第一栅极开口241内的第一栅介质结构表面和第二栅极开口242内的第二栅介质结构270表面形成第三栅介质结构(未图示)；在所述第三栅介质结构表面形成栅极层(未图示)。
在本实施例中，还包括：在所述第一栅极开口231和第二栅极开口232的底部表面和侧壁表面形成所述第三栅介质结构。
在本实施例中，所述第三栅介质结构为单层结构，且所述第三栅介质结构的材料包括：氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。
所述栅极层的材料包括：铜、钨、铝、钛、氮化钛和钽中的一种或者几种组合。
在本实施例中，所述栅极层的材料为钨。
相应的，本发明实施例还提供一种采用上述方法形成的半导体结构。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (19)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括第一区和第二区，所述第一区上具有鳍部结构，所述第二区上具有鳍部结构，所述鳍部结构包括沿基底表面法线方向堆叠的若干层复合鳍部层，各复合鳍部层均包括第一鳍部层、以及位于第一鳍部层表面的第二鳍部层，所述第一鳍部层的材料和第二鳍部层的材料不同；
在所述基底上形成介质层；所述介质层内具有暴露出所述第一区上的鳍部结构顶部表面和侧壁表面的第一伪栅开口、以及暴露出第二区上的鳍部结构顶部表面和侧壁表面的第二伪栅开口；
形成所述介质层和第一伪栅开口、以及第二伪栅开口之后，在所述第一区上的鳍部结构顶部表面和侧壁表面形成第一改善层，且所述第一改善层具有第一厚度；
去除所述第二伪栅开口内的第一鳍部层，暴露出第二鳍部层表面，在第二区上形成第二栅极开口；
形成所述第二栅极开口之后，在所述第二区上的第二鳍部层表面形成第二改善层，所述第二改善层具有第二厚度，且所述第一厚度大于第二厚度；
所述第一改善层和第二改善层能够改善界面态。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一厚度的范围为1纳米～3纳米。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二厚度的范围为0.5纳米～2纳米。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一改善层的材料包括：硅、锗硅、砷化镓、铟镓砷或者碳化硅。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一改善层的形成工艺为外延生长工艺；所述第二改善层的形成工艺为外延生长工艺。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二改善层的材料包括：硅、锗硅、砷化镓、铟镓砷或者碳化硅。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：形成所述第一改善层之后，去除第二区上的第一鳍部层之前，在所述第一伪栅开口内的第一改善层表面形成第一栅介质结构，在所述第一区上形成第一栅极开口，且所述第一栅极开口暴露出所述第一栅介质结构表面；所述第一栅介质结构包括：位于第一改善层表面的第一栅介质层和位于第一栅介质层表面的第二栅介质层；所述半导体结构的形成方法还包括：形成所述第二改善层之后，在所述第二改善层表面形成第二栅介质结构。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，还包括：在所述第二伪栅开口内的鳍部结构表面形成第二栅介质层；所述第一栅介质结构还包括：位于所述第二区上鳍部结构表面的所述第二栅介质层。
9.如权利要求7或者8所述的半导体结构的形成方法，其特征在于，所述第二栅介质层的形成方法工艺包括：化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺。
10.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第一栅介质层的形成工艺包括：原位水汽生成工艺或者热氧化工艺。
11.如权利要求7所述的半导体结构的形成方法，其特征在于，还包括：形成所述第二栅介质结构之后，在所述第二栅极开口和第一栅极开口内形成包围所述第二区上的第二鳍部层、以及第一区上的鳍部结构的栅极结构；所述栅极结构的形成方法包括：在所述第二栅介质结构表面和第一栅介质结构表面形成第三栅介质结构；在所述第三栅介质结构表面形成栅极层。
12.如权利要求8所述的半导体结构的形成方法，其特征在于，去除所述第二伪栅开口内的第一鳍部层的方法包括：在所述基底上形成掩膜层，所述掩膜层覆盖第一区上的第二栅介质层表面，且暴露出第二区上的第二栅介质层；以所述掩膜层为掩膜，去除所述第二区上的第一鳍部层。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述鳍部结构包括底部区和位于底部区上的顶部区，所述若干层复合鳍部层位于所述顶部区内，且所述第一鳍部层位于所述底部区表面；所述半导体结构的形成方法还包括：形成所述介质层之前，在所述基底表面形成覆盖所述底部区鳍部结构侧壁表面的隔离结构。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，所述底部区鳍部结构为单层结构；所述底部区鳍部结构的材料和第二鳍部层的材料相同。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，还包括：形成所述隔离结构之后，形成所述介质层和位于介质层内的第一伪栅开口、以及第二伪栅开口之前，在所述第一区和第二区上的鳍部结构的顶部表面和侧壁表面、以及隔离结构表面形成保护层；所述第一伪栅开口和第二伪栅开口暴露出所述保护层。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，还包括：形成所述保护层之后，形成所述介质层之前，在所述隔离结构上形成横跨所述鳍部结构的伪栅极结构；所述伪栅极结构位于所述保护层表面。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，所述介质层和位于介质层内的第一伪栅开口和第二伪栅开口的形成方法包括：在所述隔离结构上形成覆盖所述伪栅极结构的介质层；去除所述伪栅极结构，直至暴露出保护层表面，在所述介质层内形成所述第一伪栅开口和第二伪栅开口。
18.如权利要求17所述的半导体结构的形成方法，其特征在于，在所述第一区上的鳍部结构的顶部表面和侧壁表面形成第一改善层的方法包括：去除所述第一伪栅开口内的鳍部结构顶部表面和侧壁表面的保护层，暴露出第一区上的鳍部结构的表面；暴露出第一区上的鳍部结构的表面之后，在所述第一区上的鳍部结构顶部表面和侧壁表面形成所述第一改善层。
19.一种采用权利要求1至18任一项方法形成的半导体结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911327743.9A CN113013035B (zh) | 2019-12-20 | 2019-12-20 | 半导体结构及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911327743.9A CN113013035B (zh) | 2019-12-20 | 2019-12-20 | 半导体结构及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113013035A CN113013035A (zh) | 2021-06-22 |
| CN113013035B true CN113013035B (zh) | 2023-07-14 |
Family
ID=76381751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201911327743.9A Active CN113013035B (zh) | 2019-12-20 | 2019-12-20 | 半导体结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113013035B (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104347410A (zh) * | 2013-07-24 | 2015-02-11 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管及其形成方法 |
| CN105336621A (zh) * | 2014-07-30 | 2016-02-17 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应管的形成方法 |
| CN109585379A (zh) * | 2017-09-29 | 2019-04-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN109841525A (zh) * | 2017-11-27 | 2019-06-04 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
-
2019
- 2019-12-20 CN CN201911327743.9A patent/CN113013035B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104347410A (zh) * | 2013-07-24 | 2015-02-11 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管及其形成方法 |
| CN105336621A (zh) * | 2014-07-30 | 2016-02-17 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应管的形成方法 |
| CN109585379A (zh) * | 2017-09-29 | 2019-04-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN109841525A (zh) * | 2017-11-27 | 2019-06-04 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113013035A (zh) | 2021-06-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101983894B1 (ko) | 반도체 디바이스 및 이의 제조 방법 | |
| US20200243648A1 (en) | Finfet gate cut after dummy gate removal | |
| US11205650B2 (en) | Input/output semiconductor devices | |
| US12020986B2 (en) | Semiconductor structure and method of manufacturing the same | |
| CN113013035B (zh) | 半导体结构及其形成方法 | |
| WO2022041896A1 (zh) | 一种半导体结构及其制备方法 | |
| CN113903808B (zh) | 半导体结构及其形成方法 | |
| CN113314605B (zh) | 半导体结构及半导体结构的形成方法 | |
| CN113838934B (zh) | 半导体结构及其形成方法 | |
| CN113363321B (zh) | 半导体结构及其形成方法 | |
| US10930740B2 (en) | Multi-direction channel transistor and semiconductor device including the multi-direction channel transistor | |
| CN114678329A (zh) | 一种半导体器件的制造方法 | |
| CN114613770A (zh) | 一种半导体器件及其制造方法 | |
| CN113871351A (zh) | 半导体结构及其形成方法 | |
| CN113903807B (zh) | 半导体结构及其形成方法 | |
| CN111200011B (zh) | 半导体器件及其形成方法 | |
| CN113745112B (zh) | 半导体器件的形成方法 | |
| CN113823691B (zh) | 半导体器件及其形成方法 | |
| EP4195273A1 (en) | Semiconductor structure and manufacturing method therefor | |
| CN116978949A (zh) | 半导体结构及其形成方法 | |
| CN116978948A (zh) | 半导体结构及其形成方法 | |
| CN116314029A (zh) | 半导体结构及其形成方法 | |
| CN113394099A (zh) | 半导体结构的形成方法 | |
| CN117153787A (zh) | 半导体结构的形成方法 | |
| CN117059573A (zh) | 半导体结构的形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |