CN104347410A - 鳍式场效应晶体管及其形成方法 - Google Patents
鳍式场效应晶体管及其形成方法 Download PDFInfo
- Publication number
- CN104347410A CN104347410A CN201310315309.5A CN201310315309A CN104347410A CN 104347410 A CN104347410 A CN 104347410A CN 201310315309 A CN201310315309 A CN 201310315309A CN 104347410 A CN104347410 A CN 104347410A
- Authority
- CN
- China
- Prior art keywords
- fin
- layer
- grid structure
- field effect
- formula field
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 77
- 230000005669 field effect Effects 0.000 title claims abstract description 50
- 230000015572 biosynthetic process Effects 0.000 title claims abstract description 36
- 230000007704 transition Effects 0.000 claims abstract description 67
- 239000000463 material Substances 0.000 claims abstract description 60
- 230000003647 oxidation Effects 0.000 claims abstract description 52
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 52
- 239000004065 semiconductor Substances 0.000 claims abstract description 42
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 229910052732 germanium Inorganic materials 0.000 claims description 15
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical group [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 238000005516 engineering process Methods 0.000 claims description 5
- 239000000377 silicon dioxide Substances 0.000 claims description 5
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 239000002210 silicon-based material Substances 0.000 claims description 2
- 238000005530 etching Methods 0.000 description 5
- 239000003989 dielectric material Substances 0.000 description 3
- 230000001105 regulatory effect Effects 0.000 description 3
- 239000012212 insulator Substances 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 238000009279 wet oxidation reaction Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Abstract
一种鳍式场效应晶体管及其形成方法，所述鳍式场效应晶体管的形成方法包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域；在所述第一区域上形成第一鳍部，在所述第二区域上形成第二鳍部；在所述半导体衬底表面形成第一介质层，所述第一介质层的表面低于第一鳍部和第二鳍部的顶面；在所述第一鳍部表面形成覆盖部分第一鳍部侧壁和顶部表面的过渡层，所述过渡层的氧化速率大于第二鳍部材料的氧化速率；对所述过渡层进行氧化处理，所述过渡层被氧化形成第一界面层；形成位于所述第一界面层表面横跨所述第一鳍部的第一栅极结构和横跨所述第二鳍部的第二栅极结构。所述鳍式场效应晶体管的形成方法可以简便的形成具有不同阈值电压的晶体管。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种鳍式场效应晶体管及其形成方法。
背景技术
随着半导体工艺技术的不断发展，工艺节点逐渐减小，后栅（gate-last）工艺得到了广泛应用，来获得理想的阈值电压，改善器件性能。但是当器件的特征尺寸（CD，Critical Dimension）进一步下降时，即使采用后栅工艺，常规的MOS场效应管的结构也已经无法满足对器件性能的需求，鳍式场效应晶体管（Fin FET）作为常规器件的替代得到了广泛的关注。
同时，芯片的集成度越来越高，规模也越来越大，单个芯片上通常包括了核心逻辑晶体管区域和输入/输出（I/O）晶体管区域，核心逻辑晶体管的阈值电压一般较低，可以降低系统功耗，而输入/输出晶体管的阈值电压一般较高，可以保证较高的驱动能力和击穿电压。因此，如何在单个芯片上获得不同阈值电压的鳍式场效应晶体管是一个重要的问题。
图1示出了现有技术的一种鳍式场效应晶体管的结构示意图。如图1所示，包括：半导体衬底10，所述半导体衬底10上形成有凸出的鳍部14，鳍部14一般是通过对半导体衬底10刻蚀后得到的；隔离层11，覆盖所述半导体衬底10的表面以及鳍部14的侧壁的一部分；栅极结构12，横跨在所述鳍部14上，覆盖所述鳍部14的顶端和侧壁，栅极结构12包括栅介质层13和位于栅介质层上的栅电极15。
现有的鳍式场效应晶体管在使用时，通常会在半导体衬底10上连接偏置控制电压，以对鳍式场效应晶体管的阈值电压进行调节，但是现有的调节方式对鳍式场效应晶体管的阈值电压的调节比较困难。
发明内容
本发明解决的问题是提供一种鳍式场效应晶体管及其形成方法，简便的调节鳍式场效应晶体管晶体管的阈值电压，同时形成具有不同阈值电压的鳍式场效应晶体管。
为解决上述问题，本发明提供一种鳍式场效应晶体管的形成方法：提供半导体衬底，所述半导体衬底包括第一区域和第二区域；在所述第一区域上形成第一鳍部，在所述第二区域上形成第二鳍部；在所述半导体衬底表面形成第一介质层，所述第一介质层的表面低于第一鳍部和第二鳍部的顶面；在所述第一鳍部表面形成覆盖部分第一鳍部侧壁和顶部表面的过渡层，所述过渡层的氧化速率大于第二鳍部材料的氧化速率；对所述过渡层进行氧化处理，所述过渡层被氧化形成第一界面层；形成位于所述第一界面层表面横跨所述第一鳍部的第一栅极结构和横跨所述第二鳍部的第二栅极结构。
可选的，所述过渡层的厚度为1nm～200nm。
可选的，所述半导体材料层的材料为锗硅。
可选的，所述锗硅材料中，锗的摩尔含量为10%～90%。
可选的，所述氧化处理为湿法氧化工艺，氧化温度为600℃～700℃。
可选的，还包括：在对所述过渡层进行氧化处理的同时，对第二鳍部表面进行氧化处理，在第二鳍部表面形成第二界面层，所述第二界面层的厚度小于第一界面层的厚度。
可选的，所述第一界面层的厚度为2nm～100nm。
可选的，所述第二界面层的厚度为1nm～2nm。
可选的，形成所述第一介质层和过渡层的方法包括：在所述半导体衬底表面形成第一介质材料层，所述第一介质材料层的顶部表面高于所述第一鳍部和第二鳍部的顶部表面；形成覆盖所述第二区域上第一介质材料层的第一掩膜层，以所述第一掩膜层为掩膜，刻蚀所述第一区域上的第一介质材料层，暴露出第一鳍部的顶部和部分侧壁；在所述第一鳍部表面形成过渡层；在所述过渡层表面形成第二掩膜层，以所述第二掩膜层为掩膜，刻蚀所述第二区域上的第一介质材料层暴露出第二鳍部的顶部和部分侧壁，形成表面低于第一鳍部和第二鳍部顶面的第一介质层。
可选的，在形成所述过渡层之前还包括：在所述第一介质层表面形成横跨第一鳍部并覆盖所述第一鳍部的部分侧壁和顶部表面的第一伪栅结构、横跨第二鳍部并覆盖所述第二鳍部的部分侧壁和顶部表面的第二伪栅结构；在所述第一伪栅结构两侧的第一鳍部内形成第一源/漏极，在所述第二伪栅结构两侧的第二鳍部内形成第二源/漏极；在所述第一介质层表面形成第二介质层，所述第二介质层覆盖所述第一源/漏极、第二源/漏极、第一伪栅结构和第二伪栅结构的侧壁，并且所述第二介质层的表面与第一伪栅结构、第二伪栅结构的表面齐平；去除所述第一伪栅结构，形成第一凹槽，暴露出部分第一鳍部的侧壁和顶部表面。
可选的，还包括：对所述过渡层进行氧化处理后，去除第二伪栅结构形成第二凹槽，暴露出部分第一鳍部的侧壁和顶部表面；在所述第一凹槽内形成位于第一界面层表面的第一栅极结构，在第二凹槽内的第二鳍部侧壁和顶部表面形成第二栅极结构。
可选的，还包括：对所述过渡层进行氧化处理之前，去除所述第二伪栅结构形成第二凹槽，暴露出部分第一鳍部的侧壁和顶部表面；对所述过渡层和第二凹槽内的第二鳍部的侧壁和顶部表面同时进行氧化处理。
可选的，还包括：在所述第一栅极结构两侧的第一鳍部内形成第一源/漏极；在所述第二栅极两侧的第二鳍部内形成第二源/漏极。
为解决上述问题，本发明的技术方案还提供了一种鳍式场效应晶体管，包括：半导体衬底，所述半导体衬底包括第一区域和第二区域；位于第一区域上的第一鳍部和第二区域上的第二鳍部；位于半导体衬底表面的第一介质层，所述第一介质层的表面低于第一鳍部和第二鳍部的顶面；位于第一鳍部表面的第一界面层；位于所述第一界面层上的横跨所述第一鳍部的第一栅极结构；横跨第二鳍部的第二栅极结构。
可选的，所述第一界面层的材料为锗硅氧化物。
可选的，所述锗硅氧化物中，锗与硅的摩尔比为1:9～9:1。
可选的，还包括位于所述第二鳍部表面的第二界面层。
可选的，所述第一界面层的厚度为2nm～100nm。
可选的，所述第二界面层的厚度为1nm～2nm。
可选的，所述第二界面层的材料为氧化硅。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案中，在半导体衬底第一区域的第一鳍部表面形成氧化速率大于第二鳍部材料的过渡层，并且对所述过渡层进行氧化处理形成第一界面层，然后再所述第一界面层表面和第二鳍部表面分别形成第一栅极结构和第二栅极结构，由于所述第一界面层增加了第一栅极结构中的第一栅极与第一鳍部表面的氧化层厚度，所以提高了第一鳍部上形成的第一晶体管的阈值电压，使所述第二区域上的第二鳍部上形成的第二晶体管的阈值电压小于所述第一晶体管的阈值电压，并且可以通过调整所述过渡层的厚度调整所述第一界面层的厚度，从而调节所述第一晶体管和第二晶体管之间的阈值电压差值。
进一步的，采用湿法氧化工艺进行所述氧化处理，所述湿法氧化的温度为600℃～700℃，可以提高所述过渡层的氧化速率，确保所述过渡层被完全氧化。
进一步的，可以同时对所述过渡层和第二鳍部表面进行氧化处理，在第一鳍部表面形成第一界面层，在第二鳍部表面形成第二界面层。由于所述过渡层的氧化速率大于第二鳍部表面的氧化速率所以形成的第一界面层的厚度大于第一界面层的厚度，通过调整氧化处理的时间调整所述第一界面层和第二界面层之间的厚度差，从而调整所述第一区域上形成的第一晶体管和第二区域上形成的第二晶体管之间的阈值电压差值。
附图说明
图1是本发明的现有技术的鳍式场效应晶体管的结构示意图；
图2至图10是本发明的实施例的鳍式场效应晶体管的形成过程的结构示意图。
具体实施方式
如背景技术中所述，现有技术采用衬底偏置电压对鳍式场效应晶体管进行阈值调整比较困难。
参考图1，现有技术对鳍式场效应晶体管的阈值电压进行调节时，通常是在半导体衬底10上连接偏置控制电压Vb，研究发现，偏置控制电压Vb需要通过半导体衬底10和鳍部14才能传导到栅极结构12底部的鳍部14表面附近，由于鳍部14的高度较高，使得偏置控制电压Vb的传导路径很长，传导路径上的电阻较大，因此，通过偏置控制电压Vb施加在栅极结构12底部的鳍部14表面的电势是很小的，不利于对鳍式场效应晶体管的阈值电压的调节，偏置控制电压Vb对阈值电压的调节能力较弱。而为了增强偏置控制电压Vb对阈值电压的调节能力，一种做法是增加半导体衬底10和鳍部14中杂质离子的掺杂浓度，但是这样会对鳍式场效应晶体管的电学性能有较大的影响，另外一种做法是增大偏置控制电压值，这样会带来较大的功耗。
为此，本发明提出一种鳍式场效应晶体管及其形成方法，通过在鳍部表面形成不同厚度的界面层，形成具有不同阈值电压的鳍式场效应晶体管。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例作详细的说明。
请参考图2，提供半导体衬底100，所述半导体衬底100包括第一区域I和第二区域II；在所述第一区域I上形成第一鳍部101，在所述第二区域II上形成第二鳍部102。
所述半导体衬底100可以是硅或者绝缘体上硅（SOI），所述半导体衬底100也可以是锗、锗硅、砷化镓或者绝缘体上锗，本实施例中所述半导体衬底100的材料为硅。
所述第一区域I和第二区域II上后续分别形成具有不同阈值电压的晶体管。本实施例中，在所述第一区域I为输入/输出区域，后续在所述第一区域I上形成第一晶体管；所述第二区域II为逻辑区域，后续在所述第二区域II用于形成第二晶体管；并且所述第一晶体管的阈值电压高于第二晶体管的阈值电压。所述第一区域I和第二区域II可以相邻或不相邻。
本实施例中，通过刻蚀半导体衬底100形成所述第一鳍部101和第二鳍部102。在本发明的其他实施例中，所述第一鳍部101和第二鳍部102可以通过外延工艺形成。所述第一鳍部101和第二鳍部102中根据形成的鳍式场效应晶体管的类型不同可以掺杂有不同类型的杂质离子，所述杂质离子的类型与晶体管的类型相反。
所述第一鳍部101和第二鳍部102的数量大于或等于一个，本实施例中，以两个第一鳍部101、一个第二鳍部102作为示例。
请参考图3，在所述半导体衬底表面形成第一介质材料层200，所述第一介质材料层200的顶部表面高于所述第一鳍部101和第二鳍部102的顶部表面。
所述第一介质材料层200的可以为氧化硅。所述第一介质材料层200用于后续形成作为隔离结构的第一介质层。采用化学气相沉积工艺或旋涂工艺，在所述半导体衬底表面形成第一介质材料，所述第一介质材料覆盖第一鳍部101和第二鳍部102，对所述第一介质材料进行平坦化，形成第一介质材料层，所述第一介质材料层的表面高于第一鳍部101和第二鳍部102的顶面。在本发明的其他是实施例中，所述第一介质材料层200还可以是其他绝缘介质材料层。
请参考图4，刻蚀所述第一区域I上的第一介质材料层200，使第一区域I上的第一介质材料层的表面低于第一鳍部101的顶面，暴露出第一鳍部101的顶面和部分侧壁。
具体的，本实施例中，在所述第二区域II上的第一介质材料层200表面，形成覆盖所述第二区域II的第一掩膜层，以所述第一掩膜层为掩膜，刻蚀所述第一区域I上的第一介质材料层，使其表面低于第一鳍部的顶面，然后去除所述第一掩膜层。所述刻蚀工艺为干法刻蚀工艺。
由于第二区域II上的第一介质材料层200未被刻蚀，在后续工艺中可以隔离并保护所述第二鳍部102。
请参考图5，在所述第一鳍部101表面形成覆盖部分第一鳍部101侧壁和顶部表面的过渡层300，所述过渡层300的氧化速率大于第二鳍部102材料的氧化速率。
本实施例中所述第二鳍部102的材料为硅，所述过渡层300的材料为锗硅，其中锗的摩尔含量为10%～90%，所述锗硅的氧化速率大于硅的氧化速率。所述过渡层300的厚度为1nm～200nm。
可以采用选择性外延工艺，在位于第一介质材料层200上方的第一鳍部101表面形成所述过渡层300。在本发明的其他实施例中，还可以采用溅射等工艺，形成所述过渡层300。
所述过渡层300后续用于形成第一界面层。
在本发明的其他实施例中，还可以对所述过渡层300进行图形化。在所述过渡层300表面形成图形化掩膜层，所述图像化掩膜层的材料可以是氮化硅，以所述图形化掩膜层为掩膜刻蚀所述过渡层，所述图形化后的过渡层覆盖部分第一鳍部101的侧壁和顶部，覆盖第一鳍部101的沟道区域。
请参考图6，刻蚀所述第二区域II上的第一介质材料层200（请参考图5），暴露出第二鳍部102的顶部和部分侧壁，使所述第一区域I和第二区域II上的第一介质材料层的表面齐平，形成表面低于第一鳍部101和第二鳍部102顶面的第一介质层201。
具体的，本实施例中，在所述第一区域I上的第一介质材料层200表面和第一鳍部101、过渡层300表面形成第二掩膜层，以所述第二掩膜层为掩膜，刻蚀所述第二区域II上的第一介质材料层，使其表面低于第二鳍部的顶面并且与第一区域I上的第一介质材料层的表面齐平，然后去除所述第二掩膜层。所述刻蚀工艺为干法刻蚀工艺。
本发明的其他实施例中，也可以不对所述第二区域II上的第一介质材料层进行刻蚀，后续直接对所述过渡层进行氧化处理，形成第一界面层。
请参考图7，对所述过渡层300（请参考图6）和第二鳍部102表面进行氧化处理，形成位于第一鳍部101表面的第一界面层301和位于第二鳍部102表面的第二界面层302。
由于所述过渡层300（请参考图6）的氧化速率大于第二鳍部102的材料的氧化速率，所以在氧化处理过程中，主要是所述过渡层300（请参考图6）被氧化，形成锗硅氧化物；而第二鳍部表面的氧化速率较低，所述过渡层完全被氧化形成第一界面层301后，所述第二鳍部102表面仅会形成一较低厚度的第二界面层302。本实施例中，采用湿法氧化工艺进行所述氧化处理，所述湿法氧化的温度为600℃～700℃，可以提高所述过渡层的氧化速率，确保所述过渡层被完全氧化。
所述过渡层300（请参考图6）被氧化形成所述第一界面层301之后，所述第一界面层的厚度会略大于所述过渡层300（请参考图6）的厚度，所述第一界面层301的厚度为2nm～100nm。在所述第二鳍部102表面形成的第二界面层302的厚度为1nm～2nm。所述第一界面层301的厚度大于第二界面层302的厚度。本发明的其他实施例中，可以通过调整所述过渡层300（请参考图6）的厚度以及氧化处理的时间或温度，调整所述第一界面层301和第二界面层301之间的厚度。
后续在第一区域I和第二区域II上同时形成第一栅极结构和第二栅极结构，由于所述第一栅极结构中的第一栅介质层的厚度与第二栅极结构中第二栅介质层的厚度相同，而由于所述第一界面层301的厚度大于所述第二界面层302的厚度，所以可以使得第一区域I上形成的第一晶体管的阈值电压大于第二区域II上形成的第二晶体管的阈值电压，从而同时形成具有不同阈值电压的晶体管。
在本发明的其他实施例中，也可以不对第二区域上的第一介质材料层进行刻蚀所述，使所述第一介质材料层覆盖第二鳍部，从而在进行氧化处理的过程中，只有第一鳍部101表面的过渡层300（请参考图6）被氧化形成第一界面层301，而在第二鳍部表面则不会被氧化。从而所述过渡层的厚度，决定了最终形成的第一晶体管的阈值电压和第二晶体管的阈值电压的差，所以可以通过调整所述过渡层的厚度调节最终形成的第一晶体管和第二晶体管的阈值电压差值。
后续采用后栅工艺在所述第一区域I上形成第一晶体管，在第二区域II上形成第二晶体管。
请参考图8，在所述第一介质层201表面同时形成横跨所述第一鳍部101并覆盖部分第一界面层301的第一伪栅结构303、横跨所述第二鳍部102并覆盖部分第二界面层302的第二伪栅结构304。
本实施例中，所述第一伪栅结构303和第二伪栅结构304包括伪栅介质层和伪栅极。形成所述第一伪栅结构303和第二伪栅结构304的方法包括：在所述第一介质层201表面形成覆盖所述第一界面层301、第二界面层302的伪栅介质材料层，和位于所述伪栅介质层表面的伪栅极材料层，对所述伪栅介质材料层和伪栅极材料层进行图形化，形成位于第一区域的第一伪栅极303和位于第二区域II上的第二伪栅极304。所述伪栅介质层的材料为氧化硅，所述伪栅极的材料为多晶硅。在本发明的其他实施例中，所述第一伪栅结构303和第二伪栅结构304可以仅包括伪栅极。
请参考图9，以所述第一伪栅结构303和第二伪栅结构304为掩膜，在所述第一伪栅极303两侧的第一鳍部101内形成第一源/漏极（图中未示出）和位于第二伪栅极304两侧的第二鳍部102内形成第二源/漏极（图中未示出）；在所述第一介质层201表面形成第二介质层500，对所述第二介质层500进行平坦化，使所述第二介质层500表面与第一伪栅结构303和第二伪栅结构304的表面齐平。
请参考图10，去除所述第一伪栅结构303和第二伪栅结构304，形成覆盖所述部分第一界面层301和部分第一介质层201的第一栅极结构，所述第一栅极结构包括：第一栅介质层501和位于所述第一栅介质层501表面的第一栅极502，形成覆盖第二界面层302和部分第一介质层201的第二栅极结构，所述第二栅极结构包括：第二栅介质层503和位于所述第二栅介质层503表面的第二栅极504。
所述第一栅极结构和第二栅极结构同时形成。所述第一栅介质层501和第二栅介质层502的材料为HfO2、HfSiO、HfSiON、HfTaO、HfZrO、Al2O3和ZrO2中的一种或几种；所述第一栅极502和第二栅极504的材料为Al、Cu或Ti中的一种。
在本发明的其他实施例中，也可以采用前栅工艺，在所述第一鳍部101和第二鳍部102上分别形成所述第一栅极结构和第二栅极结构之后，再在所述第一栅极结构两侧的第一鳍部内形成第一源/漏极，在所述第二栅极结构两侧的第二鳍部内形成第二源/漏极。
在本发明的其他实施例中，还可以在形成所述第一鳍部和第二鳍部之后，形成表面低于所述第一鳍部和第二鳍部顶面的第一介质层；然后采用后栅工艺，在所述第一介质层表面形成横跨第一鳍部并覆盖所述第一鳍部的部分侧壁和顶部表面的第一伪栅结构、横跨第二鳍部并覆盖所述第二鳍部的部分侧壁和顶部表面的第二伪栅结构；在所述第一伪栅结构两侧的第一鳍部内形成第一源/漏极，在所述第二伪栅结构两侧的第二鳍部内形成第二源/漏极；在所述第一介质层表面形成第二介质层，所述第二介质层覆盖所述第一源/漏极、第二源/漏极、第一伪栅结构和第二伪栅结构的侧壁，并且所述第二介质层的表面与第一伪栅结构、第二伪栅结构的表面齐平。
然后，去除所述第一伪栅结构，暴露出部分第一鳍部的侧壁和顶部表面；在所述暴露侧第一鳍部侧壁和顶部表面形成过渡层，所述过渡层的形成方法与本实施例中相同；对所述过渡层进行氧化处理形成第一界面层之后，去除第二伪栅结构，暴露出部分第一鳍部的侧壁和顶部表面。再在所述第一界面层表面形成第一栅极结构，并且同时在第二鳍部表面形成第二栅极结构。
在本发明的又一实施例中，在去除掉所述第一伪栅结构，在第一鳍部表面形成过渡层之后，可以先去除第二伪栅结构暴露出部分第二鳍部的表面，然后对所述过渡层和暴露的第二鳍部表面进行氧化处理，同时形成第一鳍部表面的第一界面层和第二鳍部表面的第二界面层，所述第一界面层的厚度大于第二界面层的厚度。
本发明的实施例，通过在第一区域I上的第一鳍部表面形成具有较高氧化速率的过渡层，在氧化处理过程中，通过选择性氧化，在第一鳍部表面形成较大厚度的第一界面层，在第二鳍部表面不形成或仅能形成一较低厚度的第二界面层，所述第一界面层的厚度大于第二界面层的厚度，后续在所述第一界面层表面形成第一栅极结构，在第二鳍部或第二界面层表面形成第二栅极结构，使得形成的第一区域I上形成的第一晶体管的阈值电压高于第二区域II上形成的第二晶体管的阈值电压，从而实现了同时形成具有不同阈值电压的晶体管，方法简单，并且与现有工艺兼容。
本实施例中，还提供了一种采用上述方法形成的鳍式场效应晶体管。
请参考图10，所述鳍式场效应晶体管包括：半导体衬底100，所述半导体衬底100包括第一区域I和第二区域II；位于第一区域I上的第一鳍部101和第二区域II上的第二鳍部102；位于半导体衬底101表面的第一介质层201，所述第一介质层201的表面低于第一鳍部101和第二鳍部102的顶面；位于第一鳍部101表面的第一界面层301；位于所述第一界面层301上的横跨所述第一鳍部101的第一栅极结构，所述第一栅极结构包括位于第一界面层301表面的第一栅介质层501和位于所述第一栅介质层501表面的第一栅极502；横跨第二鳍部102的第二栅极结构，所述第二栅极结构包括：第二栅介质层503和位于所述第二栅介质层503表面的第二栅极504。
所述第一界面层301的材料为锗硅氧化物，所述锗硅氧化物中，锗与硅的摩尔比为1:9～9:1。
所述鳍式场效应晶体管还可以包括位于第二鳍部102表面的第二界面层302，所述第二界面层302的材料为氧化硅。
所述第一界面层301的厚度为2nm～100nm，所述第二界面层302的厚度为1nm～2nm。
所述第一界面层301的厚度大于所述第二界面层302的厚度，所以使得第一区域I上的晶体管的阈值电压大于第二区域II上晶体管的阈值电压。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种鳍式场效应晶体管的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括第一区域和第二区域；
在所述第一区域上形成第一鳍部，在所述第二区域上形成第二鳍部；
在所述半导体衬底表面形成第一介质层，所述第一介质层的表面低于第一鳍部和第二鳍部的顶面；
在所述第一鳍部表面形成覆盖部分第一鳍部侧壁和顶部表面的过渡层，所述过渡层的氧化速率大于第二鳍部材料的氧化速率；
对所述过渡层进行氧化处理，所述过渡层被氧化形成第一界面层；
形成位于所述第一界面层表面横跨所述第一鳍部的第一栅极结构和横跨所述第二鳍部的第二栅极结构。
2.根据权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述过渡层的厚度为1nm～200nm。
3.根据权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述半导体材料层的材料为锗硅。
4.根据权利要求3所述的鳍式场效应晶体管的形成方法，其特征在于，所述锗硅材料中，锗的摩尔含量为10%～90%。
5.根据权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述氧化处理为湿法氧化工艺，氧化温度为600℃～700℃。
6.根据权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，还包括：在对所述过渡层进行氧化处理的同时，对第二鳍部表面进行氧化处理，在第二鳍部表面形成第二界面层，所述第二界面层的厚度小于第一界面层的厚度。
7.根据权利要求6所述的鳍式场效应晶体管的形成方法，其特征在于，所述第一界面层的厚度为2nm～100nm。
8.根据权利要求7所述的鳍式场效应晶体管的形成方法，其特征在于，所述第二界面层的厚度为1nm～2nm。
9.根据权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，形成所述第一介质层和过渡层的方法包括：在所述半导体衬底表面形成第一介质材料层，所述第一介质材料层的顶部表面高于所述第一鳍部和第二鳍部的顶部表面；形成覆盖所述第二区域上第一介质材料层的第一掩膜层，以所述第一掩膜层为掩膜，刻蚀所述第一区域上的第一介质材料层，暴露出第一鳍部的顶部和部分侧壁；在所述第一鳍部表面形成过渡层；在所述过渡层表面形成第二掩膜层，以所述第二掩膜层为掩膜，刻蚀所述第二区域上的第一介质材料层暴露出第二鳍部的顶部和部分侧壁，形成表面低于第一鳍部和第二鳍部顶面的第一介质层。
10.根据权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，在形成所述过渡层之前还包括：在所述第一介质层表面形成横跨第一鳍部并覆盖所述第一鳍部的部分侧壁和顶部表面的第一伪栅结构、横跨第二鳍部并覆盖所述第二鳍部的部分侧壁和顶部表面的第二伪栅结构；在所述第一伪栅结构两侧的第一鳍部内形成第一源/漏极，在所述第二伪栅结构两侧的第二鳍部内形成第二源/漏极；在所述第一介质层表面形成第二介质层，所述第二介质层覆盖所述第一源/漏极、第二源/漏极、第一伪栅结构和第二伪栅结构的侧壁，并且所述第二介质层的表面与第一伪栅结构、第二伪栅结构的表面齐平；去除所述第一伪栅结构，形成第一凹槽，暴露出部分第一鳍部的侧壁和顶部表面。
11.根据权利要求10所述的鳍式场效应晶体管的形成方法，其特征在于，还包括：对所述过渡层进行氧化处理后，去除第二伪栅结构形成第二凹槽，暴露出部分第一鳍部的侧壁和顶部表面；在所述第一凹槽内形成位于第一界面层表面的第一栅极结构，在第二凹槽内的第二鳍部侧壁和顶部表面形成第二栅极结构。
12.根据权利要求10所述的鳍式场效应晶体管的形成方法，其特征在于，其特征在于，还包括：对所述过渡层进行氧化处理之前，去除所述第二伪栅结构形成第二凹槽，暴露出部分第一鳍部的侧壁和顶部表面；对所述过渡层和第二凹槽内的第二鳍部的侧壁和顶部表面同时进行氧化处理。
13.根据权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，还包括：在所述第一栅极结构两侧的第一鳍部内形成第一源/漏极；在所述第二栅极两侧的第二鳍部内形成第二源/漏极。
14.一种鳍式场效应晶体管，其特征在于，包括：
半导体衬底，所述半导体衬底包括第一区域和第二区域；
位于第一区域上的第一鳍部和第二区域上的第二鳍部；
位于半导体衬底表面的第一介质层，所述第一介质层的表面低于第一鳍部和第二鳍部的顶面；
位于第一鳍部表面的第一界面层；
位于所述第一界面层上的横跨所述第一鳍部的第一栅极结构；
横跨第二鳍部的第二栅极结构。
15.根据权利要求14所述的鳍式场效应晶体管，其特征在于，所述第一界面层的材料为锗硅氧化物。
16.根据权利要求14所述的鳍式场效应晶体管，其特征在于，所述锗硅氧化物中，锗与硅的摩尔比为1:9～9:1。
17.根据权利要求14所述的鳍式场效应晶体管，其特征在于，还包括位于所述第二鳍部表面的第二界面层。
18.根据权利要求17所述的鳍式场效应晶体管，其特征在于，所述第一界面层的厚度为2nm～100nm。
19.根据权利要求18所述的鳍式场效应晶体管，其特征在于，所述第二界面层的厚度为1nm～2nm。
20.根据权利要求17所述的鳍式场效应晶体管，其特征在于，所述第二界面层的材料为氧化硅。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310315309.5A CN104347410B (zh) | 2013-07-24 | 2013-07-24 | 鳍式场效应晶体管及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310315309.5A CN104347410B (zh) | 2013-07-24 | 2013-07-24 | 鳍式场效应晶体管及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104347410A true CN104347410A (zh) | 2015-02-11 |
| CN104347410B CN104347410B (zh) | 2017-12-29 |
Family
ID=52502771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310315309.5A Active CN104347410B (zh) | 2013-07-24 | 2013-07-24 | 鳍式场效应晶体管及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104347410B (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016150335A1 (zh) * | 2015-03-23 | 2016-09-29 | 华为技术有限公司 | 隧穿场效应晶体管及其制作方法 |
| CN106952815A (zh) * | 2016-01-06 | 2017-07-14 | 中芯国际集成电路制造(上海)有限公司 | 鳍式晶体管的形成方法 |
| CN110890279A (zh) * | 2018-09-11 | 2020-03-17 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN113013035A (zh) * | 2019-12-20 | 2021-06-22 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5576226A (en) * | 1994-04-21 | 1996-11-19 | Lg Semicon Co., Ltd. | Method of fabricating memory device using a halogen implant |
| US20020153573A1 (en) * | 1999-02-19 | 2002-10-24 | Tohru Mogami | MIS field effect transistor and manufacturing method thereof |
| JP2011035229A (ja) * | 2009-08-04 | 2011-02-17 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
| CN102034714A (zh) * | 2009-10-07 | 2011-04-27 | 格罗方德半导体公司 | 在块体半导体材料上用于形成隔离的鳍部结构的方法 |
| CN102044469A (zh) * | 2009-10-14 | 2011-05-04 | 台湾积体电路制造股份有限公司 | 集成电路结构及其形成方法 |
-
2013
- 2013-07-24 CN CN201310315309.5A patent/CN104347410B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5576226A (en) * | 1994-04-21 | 1996-11-19 | Lg Semicon Co., Ltd. | Method of fabricating memory device using a halogen implant |
| US20020153573A1 (en) * | 1999-02-19 | 2002-10-24 | Tohru Mogami | MIS field effect transistor and manufacturing method thereof |
| JP2011035229A (ja) * | 2009-08-04 | 2011-02-17 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
| CN102034714A (zh) * | 2009-10-07 | 2011-04-27 | 格罗方德半导体公司 | 在块体半导体材料上用于形成隔离的鳍部结构的方法 |
| CN102044469A (zh) * | 2009-10-14 | 2011-05-04 | 台湾积体电路制造股份有限公司 | 集成电路结构及其形成方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016150335A1 (zh) * | 2015-03-23 | 2016-09-29 | 华为技术有限公司 | 隧穿场效应晶体管及其制作方法 |
| CN106952815A (zh) * | 2016-01-06 | 2017-07-14 | 中芯国际集成电路制造(上海)有限公司 | 鳍式晶体管的形成方法 |
| CN110890279A (zh) * | 2018-09-11 | 2020-03-17 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN110890279B (zh) * | 2018-09-11 | 2023-09-15 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN113013035A (zh) * | 2019-12-20 | 2021-06-22 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN113013035B (zh) * | 2019-12-20 | 2023-07-14 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104347410B (zh) | 2017-12-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9299809B2 (en) | Methods of forming fins for a FinFET device wherein the fins have a high germanium content | |
| US9087722B2 (en) | Semiconductor devices having different gate oxide thicknesses | |
| US9147680B2 (en) | Integrated circuits having replacement metal gates with improved threshold voltage performance and methods for fabricating the same | |
| US9153657B2 (en) | Semiconductor devices comprising a fin | |
| US8716156B1 (en) | Methods of forming fins for a FinFET semiconductor device using a mandrel oxidation process | |
| US6359311B1 (en) | Quasi-surrounding gate and a method of fabricating a silicon-on-insulator semiconductor device with the same | |
| US9196715B2 (en) | Field effect transistor with channel core modified to reduce leakage current and method of fabrication | |
| CN104979198A (zh) | 鳍式场效应晶体管的形成方法 | |
| US7785944B2 (en) | Method of making double-gated self-aligned finFET having gates of different lengths | |
| CN105826266A (zh) | 半导体结构的形成方法、静态随机存储器单元 | |
| KR20050096155A (ko) | 스트레인드 채널 ｆｉｎｆｅｔ | |
| US9478641B2 (en) | Method for fabricating FinFET with separated double gates on bulk silicon | |
| CN104795332A (zh) | 鳍式场效应晶体管的形成方法 | |
| CN104347410B (zh) | 鳍式场效应晶体管及其形成方法 | |
| CN110164767B (zh) | 半导体器件及其形成方法 | |
| US20110284934A1 (en) | Semiconductor device and method of fabricating the same | |
| CN107039520B (zh) | 鳍式场效应晶体管及其形成方法 | |
| CN110120345B (zh) | 半导体器件及其形成方法 | |
| US11387338B1 (en) | Methods for forming planar metal-oxide-semiconductor field-effect transistors | |
| CN105336624A (zh) | 鳍式场效应晶体管及其假栅的制造方法 | |
| CN104425371A (zh) | 半导体结构的形成方法 | |
| CN104952730B (zh) | 半导体结构及其形成方法 | |
| CN104217947A (zh) | 半导体制造方法 | |
| CN104167363A (zh) | 在FinFET器件上形成离子注入侧墙保护层的方法 | |
| CN103035577A (zh) | 一种半导体结构及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |