CN116978948A - 半导体结构及其形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 54
- 239000004065 semiconductor Substances 0.000 title claims abstract description 35
- 238000002955 isolation Methods 0.000 claims abstract description 107
- 150000002500 ions Chemical class 0.000 claims abstract description 99
- 239000000758 substrate Substances 0.000 claims abstract description 56
- 238000005137 deposition process Methods 0.000 claims abstract description 11
- 239000000463 material Substances 0.000 claims description 58
- 238000002161 passivation Methods 0.000 claims description 28
- 238000005530 etching Methods 0.000 claims description 11
- 229910052782 aluminium Inorganic materials 0.000 claims description 10
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 10
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 10
- 238000000059 patterning Methods 0.000 claims description 10
- 230000004888 barrier function Effects 0.000 claims description 9
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 8
- 230000001590 oxidative effect Effects 0.000 claims description 6
- 238000000231 atomic layer deposition Methods 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 5
- 229910021393 carbon nanotube Inorganic materials 0.000 claims description 4
- 239000002041 carbon nanotube Substances 0.000 claims description 4
- 229910021389 graphene Inorganic materials 0.000 claims description 4
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 238000005240 physical vapour deposition Methods 0.000 claims description 3
- 230000005684 electric field Effects 0.000 abstract description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 229910052710 silicon Inorganic materials 0.000 description 14
- 239000010703 silicon Substances 0.000 description 14
- 230000005669 field effect Effects 0.000 description 7
- 229910052732 germanium Inorganic materials 0.000 description 6
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 6
- 239000012212 insulator Substances 0.000 description 6
- 230000000873 masking effect Effects 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Health & Medical Sciences (AREA)
- Electromagnetism (AREA)
- Toxicology (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种半导体结构及其形成方法，其中结构包括：衬底，衬底包括基底以及位于基底上的沟道柱，基底包括第一区和第二区，沟道柱和第二区内具有第一离子；位于基底表面的第一隔离屏蔽层；位于栅极层包覆的沟道柱内具有第二离子；位于第一隔离屏蔽层表面的栅极层；位于栅极层的表面的第二隔离屏蔽层。通过沉积工艺形成栅极层，使得栅极层的厚度不依赖光刻限制。而且沟道的方向垂直，能够有效减小漏电问题。栅极层位于第一隔离屏蔽层和第二隔离屏蔽层，能够有效减少栅极层与源漏掺杂层之间发生短接，以及能够保证栅极层形成的电场只朝向沟道，进而可快速有效地控制沟道的开关。由于第二离子与第一离子不同，使得形成的晶体管处于常关状态，进而降低消耗。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部中的源漏掺杂区。与平面式的金属-氧化物半导体场效应晶体管相比，鳍式场效应晶体管具有更强的短沟道抑制能力，具有更强的工作电流。
然而，现有技术的鳍式场效应晶体管仍存在诸多问题。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，以提升半导体结构的性能。
为解决上述问题，本发明提供一种半导体结构，包括：衬底，所述衬底包括基底以及位于所述基底上的沟道柱，所述基底包括第一区以及位于所述第一区上的第二区，所述沟道柱和所述第二区内具有第一离子；位于所述基底表面的第一隔离屏蔽层，所述第一隔离屏蔽层覆盖部分所述沟道柱的侧壁；位于所述第一隔离屏蔽层表面的栅极层，所述栅极层覆盖部分所述沟道柱的侧壁；位于所述栅极层包覆的所述沟道柱内具有第二离子，所述第二离子与所述第一离子不同；位于所述栅极层的表面的第二隔离屏蔽层，所述第二隔离屏蔽层覆盖部分所述沟道柱的侧壁。
可选的，所述第一离子包括N型离子，所述第二离子包括P型离子；或所述第一离子包括P型离子，所述第二离子包括N型离子。
可选的，所述第一隔离屏蔽层包括：第一屏蔽层以及位于所述第一屏蔽层表面的第一钝化层。
可选的，所述第一屏蔽层的材料包括：铝；所述第一钝化层的材料包括：氧化铝。
可选的，所述栅极层的厚度为：2纳米～10纳米。
可选的，所述栅极层的材料包括：多晶硅、金属、碳纳米管或石墨烯。
可选的，所述第二隔离屏蔽层包括：第二屏蔽层以及位于所述第二屏蔽层表面的第二钝化层。
可选的，所述第二屏蔽层的材料包括：铝；所述第二钝化层的材料包括：氧化铝。
可选的，还包括：位于所述衬底上的介质层，所述介质层覆盖所述沟道柱、第一隔离屏蔽层、栅极层以及第二隔离屏蔽层；位于所述介质层内的第一导电插塞、第二导电插塞以及第三导电插塞，所述第一导电插塞与所述第二区连接，所述第二导电插塞与所述沟道柱的顶部连接，所述第三导电插塞与所述栅极层连接。
相应的，本发明技术方案中还提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括基底以及位于所述基底上的沟道柱，所述基底包括第一区以及位于所述第一区上的第二区；在所述沟道柱和所述第二区内注入第一离子；在所述基底表面形成第一隔离屏蔽层，所述第一隔离屏蔽层覆盖部分所述沟道柱的侧壁；采用沉积工艺在所述第一隔离屏蔽层表面形成栅极层，所述栅极层覆盖部分所述沟道柱的侧壁；在形成所述栅极层之后，在所述栅极层包覆的所述沟道柱内注入第二离子，所述第二离子与所述第一离子的电学类型不同；在所述栅极层的表面形成第二隔离屏蔽层，所述第二隔离屏蔽层覆盖部分所述沟道柱的侧壁。
可选的，所述基底和所述沟道柱的形成方法包括：提供初始衬底；在所述初始衬底上形成图形化层；以所述图形化层为掩膜刻蚀所述初始衬底，形成所述基底以及位于所述基底上的初始沟道柱；沿垂直于所述初始沟道柱侧壁的方向，对所述初始沟道柱进行刻蚀处理，形成所述沟道柱。
可选的，所述图形化层的形成方法包括：在所述初始衬底上形成牺牲层；在所述牺牲层的顶部表面和侧壁形成图形化材料层；回刻蚀所述图形化材料层直至暴露出所述牺牲层的顶部表面为止，在所述牺牲层的侧壁形成初始图形化层；去除所述牺牲层以及位于所述牺牲层一侧的所述初始图形化层，形成所述图形化层。
可选的，形成所述图形化材料层的工艺包括：原子层沉积工艺。
可选的，所述第一离子包括：N型离子或P型离子；所述第二离子包括：P型离子或N型离子。
可选的，所述第一隔离屏蔽层的形成方法包括：在所述基底上形成第一屏蔽层；对所述第一屏蔽层的表面进行氧化处理，形成第一钝化层，以所述第一屏蔽层和所述第一钝化层形成所述第一隔离屏蔽层。
可选的，所述第一屏蔽层的材料包括：铝；所述第一钝化层的材料包括：氧化铝。
可选的，形成所述栅极层的沉积工艺包括：物理气相沉积工艺。
可选的，所述栅极层的厚度为：2纳米～10纳米。
可选的，所述第二隔离屏蔽层的形成方法包括：在所述栅极层上形成第二屏蔽层；对所述第二屏蔽层的表面进行氧化处理，形成第二钝化层，以所述第二屏蔽层和所述第二钝化层形成所述第二隔离屏蔽层。
可选的，在形成所述第二隔离屏蔽层之后，还包括：去除部分所述第二隔离屏蔽层，暴露出部分所述栅极层的顶部表面；去除部分所述栅极层，暴露出部分所述第一隔离屏蔽层；在所述衬底上形成介质层，所述介质层覆盖所述沟道柱、第一隔离屏蔽层、栅极层以及第二隔离屏蔽层；在所述介质层内形成第一导电插塞、第二导电插塞以及第三导电插塞，所述第一导电插塞与所述第二区连接，所述第二导电插塞与所述沟道柱的顶部连接，所述第三导电插塞与所述栅极层连接。
与现有技术相比，本发明的技术方案具有以下优点：
在本发明技术方案的结构中，所述沟道的方向垂直于所述基底的顶部表面，能够有效减小因所述基底底部体硅的结构出现漏电问题。所述栅极层位于所述第一隔离屏蔽层和所述第二隔离屏蔽层，利用所述第一隔离屏蔽层和所述第二隔离屏蔽层的绝缘性，能够有效减少所述栅极层与源漏掺杂层之间发生短接。而且利用所述第一隔离屏蔽层和所述第二隔离屏蔽层的电场屏蔽性，能够保证栅极层形成的电场只朝向沟道，进而可快速有效地控制沟道的开关。另外，位于所述栅极层包覆的所述沟道柱内具有第二离子，所述第二离子与所述第一离子不同，使得最终形成的晶体管处于常关状态，进而降低消耗。
在本发明技术方案的形成方法中，通过沉积工艺形成所述栅极层，使得所述栅极层的厚度不依赖先进光刻技术和机台的限制，而且所述栅极层的厚度即为沟道的长度，能够实现10纳米以下短沟道的构建。而且所述沟道的方向垂直于所述基底的顶部表面，能够有效减小因所述基底底部体硅的结构出现漏电问题。通过形成所述第一隔离屏蔽层和所述第二隔离屏蔽层，且所述栅极层位于所述第一隔离屏蔽层和所述第二隔离屏蔽层，利用所述第一隔离屏蔽层和所述第二隔离屏蔽层的绝缘性，能够有效减少所述栅极层与源漏掺杂层之间发生短接。而且利用所述第一隔离屏蔽层和所述第二隔离屏蔽层的电场屏蔽性，能够保证栅极层形成的电场只朝向沟道，进而可快速有效地控制沟道的开关。另外，在形成所述栅极层之后，在所述栅极层包覆的所述沟道柱内注入第二离子，所述第二离子与所述第一离子的电学类型不同，使得最终形成的晶体管处于常关状态，进而降低消耗。
附图说明
图1至图13是本发明实施例半导体结构的形成方法各步骤结构示意图。
具体实施方式
正如背景技术所述，现有技术的鳍式场效应晶体管仍存在诸多问题。以下将进行具体说明。
现有技术中的鳍式场效应晶体管(Fin FET)的沟道尺寸由栅极结构的横向宽度尺寸来定义，但是受限于光刻工艺和机台的极限，现有的工艺很难进一步缩小栅极结构的横向宽度尺寸，实现10nm以下的沟道。而且随着技术节点的降低，鳍式场效应晶体管还是会因为底部体硅的结构出现漏电问题。
在此基础上，本发明提供一种半导体结构及其形成方法，通过沉积工艺形成所述栅极层，使得所述栅极层的厚度不依赖先进光刻技术和机台的限制，而且所述栅极层的厚度即为沟道的长度，能够实现10纳米以下短沟道的构建。而且所述沟道的方向垂直于所述基底的顶部表面，能够有效减小因所述基底底部体硅的结构出现漏电问题。所述栅极层位于所述第一隔离屏蔽层和所述第二隔离屏蔽层，利用所述第一隔离屏蔽层和所述第二隔离屏蔽层的绝缘性，能够有效减少所述栅极层与源漏掺杂层之间发生短接。而且利用所述第一隔离屏蔽层和所述第二隔离屏蔽层的电场屏蔽性，能够保证栅极层形成的电场只朝向沟道，进而可快速有效地控制沟道的开关。另外，位于所述栅极层包覆的所述沟道柱内具有第二离子，所述第二离子与所述第一离子不同，使得最终形成的晶体管处于常关状态，进而降低消耗
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
图1至图13是本发明实施例半导体结构的形成方法各步骤结构示意图。
提供衬底，所述衬底包括基底以及位于所述基底上的沟道柱，所述基底包括第一区以及位于所述第一区上的第二区。具体过程请参考图1至图4。
请参考图1，提供初始衬底115；在所述初始衬底115上形成掩膜材料层(未标示)；在所述初始掩膜材料层上形成牺牲层116；在所述牺牲层116的顶部表面和侧壁形成图形化材料层117。
所述初始衬底115的材料包括硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以包括绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。在本实施例中，所述初始衬底115的材料为硅。
在本实施例中，所述图形化材料层117的形成工艺采用原子层沉积工艺。
在本实施例中，所述图形化材料层117的材料与所述牺牲层116的材料不同；所述牺牲层116的材料采用多晶硅；所述图形化材料层117的材料采用氧化硅。
请参考图2，回刻蚀所述图形化材料层117直至暴露出所述牺牲层116的顶部表面和所述掩膜材料层的顶部表面为止，在所述牺牲层116的侧壁形成初始图形化层(未图示)；去除所述牺牲层以及位于所述牺牲层116一侧的所述初始图形化层，形成图形化层118。
在本实施例中，回刻蚀所述图形化材料层117的工艺采用干法刻蚀工艺。
请参考图3，以所述图形化层118为掩膜刻蚀所述初始衬底115，形成所述基底100以及位于所述基底100上的初始沟道柱119。
所述基底100的材料包括硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以包括绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。在本实施例中，所述基底的材料为硅。
在本实施例中，在以所述图形化层118为掩膜刻蚀所述初始衬底115的过程中，还包括：刻蚀所述掩膜材料层形成第一掩膜层102以及位于所述第一掩膜层102上的第二掩膜层103。
在本实施例中，所述基底100包括第一区I以及位于所述第一区I上的第二区II。
在本实施例中，在形成所述初始沟道柱119之后，还包括：去除所述图形化层118。
请参考图4，沿垂直于所述初始沟道柱119侧壁的方向，对所述初始沟道柱119进行刻蚀处理，形成所述沟道柱101。
所述沟道柱101的材料包括硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以包括绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。在本实施例中，所述沟道柱101的材料为硅。
在本实施例中，所述第一掩膜层102的材料采用氧化硅；所述第二掩膜层103的材料采用氮化硅。
请参考图5，在所述沟道柱101和所述第二区II内注入第一离子。
在本实施例中，所述第一离子采用N型离子；在其他实施例中，所述第一离子还可以采用P型离子。
需要说明的是，在本实施例中，具有所述第一离子的第二区II为最终形成的晶体管的第一源漏掺杂层；具有所述第一离子的所述沟道柱101的顶部为最终形成的晶体管的第二源漏掺杂层。
请参考图6，在所述沟道柱101的侧壁形成栅介质层104。
在本实施例中，所述栅介质层104还形成于所述第二区II的顶部表面、所述第一掩膜层102和所述第二掩膜层103的侧壁、以及所述第二掩膜层103的顶部表面。
在本实施例中，所述栅介质层104的形成工艺采用原子层沉积工艺。
在本实施例中，所述栅介质层104的材料采用氧化铪；在其他实施例中，所述栅介质层的材料还可以采用氧化硅。
请参考图7，在所述基底100表面形成第一隔离屏蔽层，所述第一隔离屏蔽层覆盖部分所述沟道柱101的侧壁。
在本实施例中，所述第一隔离屏蔽层的形成方法包括：在所述基底100上形成第一屏蔽层105；对所述第一屏蔽层105的表面进行氧化处理，形成第一钝化层106，以所述第一屏蔽层105和所述第一钝化层106形成所述第一隔离屏蔽层。
在本实施例中，所述第一屏蔽层105的材料采用铝；所述第一钝化层106的材料采用氧化铝。
请参考图8，采用沉积工艺在所述第一隔离屏蔽层表面形成栅极层107，所述栅极层107覆盖部分所述沟道柱101的侧壁。
在本实施例中，形成所述栅极层107的沉积工艺采用物理气相沉积工艺。
在本实施例中，所述栅极层107的厚度为：2纳米～10纳米。
在本实施例中，所述栅极层107的材料采用多晶硅；在其他实施例中，所述栅极层的材料还可以采用金属、碳纳米管或石墨烯。
请参考图9，在形成所述栅极层之后，在所述栅极层包覆的所述沟道柱内注入第二离子，所述第二离子与所述第一离子的电学类型不同。
在本实施例中，所述第二离子的注入是利用所述栅极层作为自对准，采用倾斜角度注入所述第二离子。
在本实施例中，由于所述第一离子为N型离子，因此所述第二离子采用P型离子；在其他实施例中，当所述第一离子为P型离子时，所述第二离子采用N型离子。
请参考图10，在所述栅极层107的表面形成第二隔离屏蔽层，所述第二隔离屏蔽层覆盖部分所述沟道柱101的侧壁。
在本实施例中，所述第二隔离屏蔽层的形成方法包括：在所述栅极层107上形成第二屏蔽层108；对所述第二屏蔽层108的表面进行氧化处理，形成第二钝化层109，以所述第二屏蔽层108和所述第二钝化层109形成所述第二隔离屏蔽层。
在本实施例中，所述第二屏蔽层108的材料采用铝；所述第二钝化层109的材料采用氧化铝。
在本实施例中，通过沉积工艺形成所述栅极层107，使得所述栅极层107的厚度不依赖先进光刻技术和机台的限制，而且所述栅极层107的厚度即为沟道的长度，能够实现10纳米以下短沟道的构建。而且所述沟道的方向垂直于所述基底100的顶部表面，能够有效减小因所述基底100底部体硅的结构出现漏电问题。通过形成所述第一隔离屏蔽层和所述第二隔离屏蔽层，且所述栅极层107位于所述第一隔离屏蔽层和所述第二隔离屏蔽层，利用所述第一隔离屏蔽层和所述第二隔离屏蔽层的绝缘性，能够有效减少所述栅极层107与源漏掺杂层(即第一源漏掺杂层和第二源漏掺杂层)之间发生短接。而且利用所述第一隔离屏蔽层和所述第二隔离屏蔽层的电场屏蔽性，能够保证栅极层107形成的电场只朝向沟道，进而可快速有效地控制沟道的开关。另外，在形成所述栅极层107之后，在所述栅极层107包覆的所述沟道柱101内注入第二离子，所述第二离子与所述第一离子的电学类型不同，使得最终形成的晶体管处于常关状态，进而降低消耗。
请参考图11，在形成所述第二隔离屏蔽层之后，去除部分所述第二隔离屏蔽层，暴露出部分所述栅极层107的顶部表面；去除部分所述栅极层107，暴露出部分所述第一隔离屏蔽层。
在本实施例中，通过去除部分所述第二隔离屏蔽层，暴露出部分所述栅极层107的顶部表面，用于为后续所述栅极层107的连线预留区域；通过去除部分所述栅极层107，暴露出部分所述第一隔离屏蔽层，用于为后续所述第一源漏掺杂层的连线预留区域。
请参考图12，在所述衬底上形成介质层110，所述介质层110覆盖所述沟道柱101、第一隔离屏蔽层、栅极层107以及第二隔离屏蔽层。
在本实施例中，在形成所述介质层110之前，还包括：在所述暴露出的所述栅极层107的表面、以及所述第二隔离屏蔽层的表面形成刻蚀停止层111。
在本实施例中，所述刻蚀停止层111的形成工艺采用原子层沉积工艺。
在本实施例中，所述刻蚀停止层111的材料与所述介质层110的材料不同，所述刻蚀停止层111的材料采用氮化硅，所述介质层110的材料采用氧化硅。
在本实施例中，所述介质层110的形成方法包括：在所述衬底上形成初始第一介质层(未图示)，所述初始第一介质层覆盖所述沟道柱101、第一隔离屏蔽层、栅极层107以及第二隔离屏蔽层；对所述初始第一介质层进行平坦化处理，直至暴露出所述沟道柱101的顶部表面为止，形成第一介质层(未标示)；在所述第一介质层上形成第二介质层(未标示)，所述介质层110包括所述第一介质层和所述第二介质层。
请参考图13，在所述介质层110内形成第一导电插塞112、第二导电插塞113以及第三导电插塞114，所述第一导电插塞112与所述第二区II连接，所述第二导电插塞113与所述沟道柱101的顶部连接，所述第三导电插塞114与所述栅极层107连接。
在本实施例中，所述第一导电插塞112、第二导电插塞113以及第三导电插塞114的形成方法包括：在所述介质层110形成第一导电开口(未标示)，所述第一导电开口延伸至所述第二区II内；在所述介质层110内形成第二导电开口(未标示)，所述第二导电开口暴露出所述沟道柱101的顶部表面；在所述介质层110内形成第三导电开口(未标示)，所述第三导电开口暴露出所述栅极层107的顶部表面；在所述第一导电开口、第二导电开口、第三导电开口以及所述介质层110的顶部表面形成导电材料层(未图示)；对所述导电材料层进行平坦化处理，直至暴露出所述介质层110的顶部表面为止，形成所述第一导电插塞112、第二导电插塞113以及第三导电插塞114。
在本实施例中，所述第一导电插塞112、第二导电插塞113以及第三导电插塞114的材料采用钨。
需要说明的是，在本实施例中，由所述栅极层107覆盖所述沟道柱101即为沟道，且所述沟道为竖直方向，最终形成的晶体管处于常关状态，在开启状态下，电流从所述第二源漏掺杂层至所述第一源漏掺杂层。
在本实施例中，由于最终形成的晶体管为NMOS晶体管，当所述栅极层107施加正电压时，所述沟道形成反型层开启。
相应的，本发明的实施例中还提供了一种半导体结构，请继续参考图13，包括：衬底，所述衬底包括基底100以及位于所述基底100上的沟道柱101，所述基底100包括第一区I以及位于所述第一区I上的第二区II，所述沟道柱101和所述第二区II内具有第一离子；位于所述沟道柱101的侧壁的栅介质层104；位于所述基底100表面的第一隔离屏蔽层，所述第一隔离屏蔽层覆盖部分所述沟道柱101的侧壁；位于所述第一隔离屏蔽层表面的栅极层107，所述栅极层107覆盖部分所述沟道柱101的侧壁；位于所述栅极层107包覆的所述沟道柱101内具有第二离子，所述第二离子与所述第一离子不同；位于所述栅极层107的表面的第二隔离屏蔽层，所述第二隔离屏蔽层覆盖部分所述沟道柱101的侧壁。
在本实施例中，通过沉积工艺形成所述栅极层107，使得所述栅极层107的厚度不依赖先进光刻技术和机台的限制，而且所述栅极层107的厚度即为沟道的长度，能够实现10纳米以下短沟道的构建。而且所述沟道的方向垂直于所述基底100的顶部表面，能够有效减小因所述基底100底部体硅的结构出现漏电问题。所述栅极层107位于所述第一隔离屏蔽层和所述第二隔离屏蔽层，利用所述第一隔离屏蔽层和所述第二隔离屏蔽层的绝缘性，能够有效减少所述栅极层与源漏掺杂层(即第一源漏掺杂层和第二源漏掺杂层)之间发生短接。而且利用所述第一隔离屏蔽层和所述第二隔离屏蔽层的电场屏蔽性，能够保证栅极层107形成的电场只朝向沟道，进而可快速有效地控制沟道的开关。另外，位于所述栅极层107包覆的所述沟道柱101内具有第二离子，所述第二离子与所述第一离子不同，使得最终形成的晶体管处于常关状态，进而降低消耗。
在本实施例中，所述第一离子包括为N型离子；在其他实施例中，所述第一离子还可以为P型离子。
在本实施例中，由于所述第一离子为N型离子，因此所述第二离子采用P型离子；在其他实施例中，当所述第一离子为P型离子时，所述第二离子采用N型离子。
在本实施例中，所述第一隔离屏蔽层包括：第一屏蔽层105以及位于所述第一屏蔽层105表面的第一钝化层106。
在本实施例中，所述第一屏蔽层105的材料采用铝；所述第一钝化层106的材料采用氧化铝。
在本实施例中，所述栅极层107的厚度为：2纳米～10纳米。
在本实施例中，所述栅极层107的材料采用多晶硅；在其他实施例中，所述栅极层的材料还可以采用金属、碳纳米管或石墨烯。
在本实施例中，所述第二隔离屏蔽层包括：第二屏蔽层108以及位于所述第二屏蔽层108表面的第二钝化层109。
在本实施例中，所述第二屏蔽层108的材料采用铝；所述第二钝化层109的材料采用氧化铝。
在本实施例中，还包括：位于所述衬底上的介质层110，所述介质层110覆盖所述沟道柱101、第一隔离屏蔽层、栅极层107以及第二隔离屏蔽层；位于所述介质层110内的第一导电插塞112、第二导电插塞113以及第三导电插塞114，所述第一导电插塞112与所述第二区II连接，所述第二导电插塞113与所述沟道柱101的顶部连接，所述第三导电插塞114与所述栅极层107连接。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括基底以及位于所述基底上的沟道柱，所述基底包括第一区以及位于所述第一区上的第二区，所述沟道柱和所述第二区内具有第一离子；
位于所述基底表面的第一隔离屏蔽层，所述第一隔离屏蔽层覆盖部分所述沟道柱的侧壁；
位于所述第一隔离屏蔽层表面的栅极层，所述栅极层覆盖部分所述沟道柱的侧壁；
位于所述栅极层包覆的所述沟道柱内具有第二离子，所述第二离子与所述第一离子不同；
位于所述栅极层的表面的第二隔离屏蔽层，所述第二隔离屏蔽层覆盖部分所述沟道柱的侧壁。
2.如权利要求1所述的半导体结构，其特征在于，所述第一离子包括N型离子，所述第二离子包括P型离子；或所述第一离子包括P型离子，所述第二离子包括N型离子。
3.如权利要求1所述的半导体结构，其特征在于，所述第一隔离屏蔽层包括：第一屏蔽层以及位于所述第一屏蔽层表面的第一钝化层。
4.如权利要求3所述的半导体结构，其特征在于，所述第一屏蔽层的材料包括：铝；所述第一钝化层的材料包括：氧化铝。
5.如权利要求1所述的半导体结构，其特征在于，所述栅极层的厚度为：2纳米～10纳米。
6.如权利要求1所述的半导体结构，其特征在于，所述栅极层的材料包括：多晶硅、金属、碳纳米管或石墨烯。
7.如权利要求1所述的半导体结构，其特征在于，所述第二隔离屏蔽层包括：第二屏蔽层以及位于所述第二屏蔽层表面的第二钝化层。
8.如权利要求7所述的半导体结构，其特征在于，所述第二屏蔽层的材料包括：铝；所述第二钝化层的材料包括：氧化铝。
9.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述衬底上的介质层，所述介质层覆盖所述沟道柱、第一隔离屏蔽层、栅极层以及第二隔离屏蔽层；位于所述介质层内的第一导电插塞、第二导电插塞以及第三导电插塞，所述第一导电插塞与所述第二区连接，所述第二导电插塞与所述沟道柱的顶部连接，所述第三导电插塞与所述栅极层连接。
10.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括基底以及位于所述基底上的沟道柱，所述基底包括第一区以及位于所述第一区上的第二区；
在所述沟道柱和所述第二区内注入第一离子；
在所述基底表面形成第一隔离屏蔽层，所述第一隔离屏蔽层覆盖部分所述沟道柱的侧壁；
采用沉积工艺在所述第一隔离屏蔽层表面形成栅极层，所述栅极层覆盖部分所述沟道柱的侧壁；
在形成所述栅极层之后，在所述栅极层包覆的所述沟道柱内注入第二离子，所述第二离子与所述第一离子的电学类型不同；
在所述栅极层的表面形成第二隔离屏蔽层，所述第二隔离屏蔽层覆盖部分所述沟道柱的侧壁。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述基底和所述沟道柱的形成方法包括：提供初始衬底；在所述初始衬底上形成图形化层；以所述图形化层为掩膜刻蚀所述初始衬底，形成所述基底以及位于所述基底上的初始沟道柱；沿垂直于所述初始沟道柱侧壁的方向，对所述初始沟道柱进行刻蚀处理，形成所述沟道柱。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述图形化层的形成方法包括：在所述初始衬底上形成牺牲层；在所述牺牲层的顶部表面和侧壁形成图形化材料层；回刻蚀所述图形化材料层直至暴露出所述牺牲层的顶部表面为止，在所述牺牲层的侧壁形成初始图形化层；去除所述牺牲层以及位于所述牺牲层一侧的所述初始图形化层，形成所述图形化层。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，形成所述图形化材料层的工艺包括：原子层沉积工艺。
14.如权利要求10所述的半导体结构的形成方法，其特征在于，所述第一离子包括N型离子，所述第二离子包括P型离子；或所述第一离子包括P型离子，所述第二离子包括N型离子。
15.如权利要求10所述的半导体结构的形成方法，其特征在于，所述第一隔离屏蔽层的形成方法包括：在所述基底上形成第一屏蔽层；对所述第一屏蔽层的表面进行氧化处理，形成第一钝化层，以所述第一屏蔽层和所述第一钝化层形成所述第一隔离屏蔽层。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，所述第一屏蔽层的材料包括：铝；所述第一钝化层的材料包括：氧化铝。
17.如权利要求10所述的半导体结构的形成方法，其特征在于，形成所述栅极层的沉积工艺包括：物理气相沉积工艺。
18.如权利要求10所述的半导体结构的形成方法，其特征在于，所述栅极层的厚度为：2纳米～10纳米。
19.如权利要求10所述的半导体结构的形成方法，其特征在于，所述第二隔离屏蔽层的形成方法包括：在所述栅极层上形成第二屏蔽层；对所述第二屏蔽层的表面进行氧化处理，形成第二钝化层，以所述第二屏蔽层和所述第二钝化层形成所述第二隔离屏蔽层。
20.如权利要求10所述的半导体结构的形成方法，其特征在于，在形成所述第二隔离屏蔽层之后，还包括：去除部分所述第二隔离屏蔽层，暴露出部分所述栅极层的顶部表面；去除部分所述栅极层，暴露出部分所述第一隔离屏蔽层；在所述衬底上形成介质层，所述介质层覆盖所述沟道柱、第一隔离屏蔽层、栅极层以及第二隔离屏蔽层；在所述介质层内形成第一导电插塞、第二导电插塞以及第三导电插塞，所述第一导电插塞与所述第二区连接，所述第二导电插塞与所述沟道柱的顶部连接，所述第三导电插塞与所述栅极层连接。
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Publications (1)
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