CN117198880A - 半导体结构的形成方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 106
- 238000000034 method Methods 0.000 title claims abstract description 62
- 239000000463 material Substances 0.000 claims abstract description 102
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 230000004888 barrier function Effects 0.000 claims abstract description 40
- 239000011810 insulating material Substances 0.000 claims abstract description 12
- 238000000059 patterning Methods 0.000 claims abstract description 4
- 238000002955 isolation Methods 0.000 claims description 30
- 229910052710 silicon Inorganic materials 0.000 claims description 17
- 239000010703 silicon Substances 0.000 claims description 17
- 150000002500 ions Chemical class 0.000 claims description 11
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 7
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 7
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 239000012530 fluid Substances 0.000 claims description 3
- 238000011065 in-situ storage Methods 0.000 claims description 3
- 230000000903 blocking effect Effects 0.000 abstract description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 239000003989 dielectric material Substances 0.000 description 7
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 240000002329 Inga feuillei Species 0.000 description 1
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种半导体结构的形成方法，包括：提供衬底；在衬底上形成第一半导体材料层；在第一半导体材料层上形成第二半导体材料层，且第二半导体材料层的材料第一半导体材料层的材料不同；对第二半导体材料层、第一半导体材料层以及衬底进行图形化处理形成鳍部，鳍部包括由第一半导体材料层形成的牺牲层、以及由第二半导体材料层形成的沟道层；在衬底上形成伪栅结构，伪栅结构覆盖鳍部的部分侧壁和顶部表面；在形成伪栅结构之后去除牺牲层，在衬底和沟道层之间形成阻挡开口；在阻挡开口内形成阻挡层。通过在沟道层和衬底之间形成绝缘材料的阻挡层，由于绝缘材料的介电常数较高，能够有效抑制晶体管结构漏电的风险，进而提升最终形成的半导体结构的性能。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。
背景技术
MOS晶体管是现代集成电路中最重要的元件之一。MOS晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构，位于栅极结构一侧半导体衬底内的源区和位于栅极结构另一侧半导体衬底内的漏区。MOS晶体管的工作原理是：通过在栅极结构施加电压，调节通过栅极结构底部沟道的电流来产生开关信号。
随着半导体技术的发展，传统的平面式的MOS晶体管对沟道电流的控制能力变弱，造成严重的漏电流。而鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁表面的栅极结构，位于栅极结构一侧的鳍部内的源区和位于栅极结构另一侧的鳍部内的漏区。
然而，现有技术中鳍式场效应晶体管的形成过程中仍存在诸多问题。
发明内容
本发明解决的技术问题是提供一种半导体结构的形成方法，以提升最终形成的半导体结构的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成第一半导体材料层；在所述第一半导体材料层上形成第二半导体材料层，且所述第二半导体材料层的材料所述第一半导体材料层的材料不同；对所述第二半导体材料层、第一半导体材料层以及衬底进行图形化处理形成鳍部，所述鳍部包括由所述第一半导体材料层形成的牺牲层、以及由所述第二半导体材料层形成的沟道层；在所述衬底上形成伪栅结构，所述伪栅结构覆盖所述鳍部的部分侧壁和顶部表面；在形成所述伪栅结构之后去除所述牺牲层，在所述衬底和所述沟道层之间形成阻挡开口；在所述阻挡开口内形成阻挡层。
可选的，所述第一半导体材料层的材料包括：硅锗或硅；所述第二半导体材料层的材料包括：硅或硅锗。
可选的，所述第一半导体材料层的厚度为：3nm～15nm。
可选的，形成所述第一半导体材料层的工艺包括：外延生长工艺。
可选的，形成所述第二半导体材料层的工艺包括：外延生长工艺。
可选的，所述阻挡层的形成工艺包括：流体的化学气相沉积工艺。
可选的，所述阻挡层的材料包括：氧化硅或氮化硅。
可选的，在形成所述鳍部之后，且在形成所述伪栅结构之前，还包括：在所述衬底上形成隔离层，所述隔离层覆盖部分所述鳍部的侧壁，且所述隔离层的顶部表面低于或齐平于所述牺牲层的底部表面。
可选的，所述阻挡层还形成于所述隔离层的顶部表面。
可选的，在形成所述伪栅结构之后，还包括：在所述伪栅结构的侧壁形成侧墙；以所述伪栅结构和所述侧墙为掩膜刻蚀所述鳍部，在所述鳍部内形成源漏开口；在所述源漏开口内形成源漏掺杂层，所述源漏掺杂层内具有源漏离子。
可选的，在所述源漏开口内形成源漏掺杂层的方法包括：采用外延生长工艺在所述源漏开口内形成外延层；在形成所述外延层的过程中采用原位掺杂工艺在所述外延层内掺入所述源漏离子，形成所述源漏掺杂层。
可选的，在形成所述源漏掺杂层之后，还包括：在所述衬底上形成介质层，所述介质层覆盖所述伪栅结构和所述侧墙，且暴露出所述伪栅结构和所述侧墙的顶部表面；去除所述伪栅结构，在所述介质层内形成栅极开口；在所述栅极开口内形成栅极结构。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案的形成方法中，通过在形成所述伪栅结构之后，利用所述伪栅结构将所述沟道层进行固定，进而去除所述牺牲层。再在所述沟道层和所述衬底之间形成绝缘材料的所述阻挡层，由于绝缘材料的介电常数较高，能够有效抑制晶体管结构漏电的风险，进而提升最终形成的半导体结构的性能。
进一步，所述第一半导体材料层的厚度为：3nm～15nm。由于所述第一半导体材料层用于形成后续的牺牲层，在后续去除所述牺牲层形成阻挡开口时，需要保证所述阻挡开口的具有一定的高度空间，以满足在所述阻挡开口内填充阻挡层。当第一半导体材料层的厚度小于3nm时，则所述阻挡开口的高度较小，无法使得沉积的阻挡层完全填充满所述阻挡开口；由于所述鳍部的高度固定，当第一半导体材料层的厚度大于15nm时，则使得后续由所述第二半导体材料层形成的沟道层的高度较小，进而影响最终形成的半导体结构的性能。
进一步，所述阻挡层还形成于所述隔离层的顶部表面。由于在形成所述伪栅结构的过程中会对所述隔离层造成一定的刻蚀减薄，因此通过在所述隔离层上形成所述阻挡层，能够增加所述隔离层的厚度，进而提升隔离效果。
附图说明
图1是一种半导体结构的结构示意图；
图2至图13是本发明实施例中一种半导体结构的形成方法各步骤结构示意图。
具体实施方式
正如背景技术所述，现有技术中鳍式场效应晶体管的形成过程中仍存在诸多问题。以下将结合附图进行具体说明。
图1是一种半导体结构的结构示意图。
请参考图1，一种半导体结构，包括：衬底100，所述衬底100上具有鳍部101，所述鳍部101内具有第一掺杂离子，所述鳍部101包括第一区I以及位于所述第一区I上的第二区II；位于所述第一区I内的阻挡层102，所述阻挡层102内具有第二掺杂离子，所述第二掺杂离子与所述第二掺杂离子的电学类型相反；位于所述衬底100上的栅极结构103，所述栅极结构103横跨所述鳍部101，且覆盖所述鳍部101的部分侧壁和顶部表面。
在本实施例中，为了克服短沟道效应，在所述第一区I内形成了所述阻挡层102。由于所述阻挡层102是通过在所述第一区I内注入所述第二掺杂离子形成，对所述第一区I的介电常数的提升较小。因此使得最终形成的晶体管结构在启动时，仍然存在漏电的风险，进而影响最终形成的半导体结构的性能。
在此基础上，本发明提供一种半导体结构的形成方法，通过在所述沟道层和所述衬底之间形成绝缘材料的所述阻挡层，由于绝缘材料的介电常数较高，能够有效抑制晶体管结构漏电的风险，进而提升最终形成的半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
图2至图13是本发明实施例的一种半导体结构的形成过程的结构示意图。
请参考图2，提供衬底200。
在本实施例中，所述衬底200的材料为硅；在其他实施例中，所述基底的材料还可以为锗、锗化硅(GeSi)、碳化硅(SiC)；或者还可以为其它材料，如砷化镓(GaAs)或镓化铟(InGa)等III-V族化合物。
请参考图3，在所述衬底200上形成第一半导体材料层201。
在本实施例中，所述第一半导体材料层201的材料采用硅锗；在其他实施例中，所述第一半导体材料层的材料还可以采用硅。
在本实施例中，在所述衬底200上形成所述第一半导体材料层201的工艺采用外延生长工艺。
在本实施例中，所述第一半导体材料层201的厚度为：3nm～15nm。由于所述第一半导体材料层201用于形成后续的牺牲层，在后续去除所述牺牲层形成阻挡开口时，需要保证所述阻挡开口的具有一定的高度空间，以满足在所述阻挡开口内填充阻挡层。当第一半导体材料层201的厚度小于3nm时，则所述阻挡开口的高度较小，无法使得沉积的阻挡层完全填充满所述阻挡开口；由于鳍部的高度固定，当第一半导体材料层201的厚度大于15nm时，则使得后续由所述第二半导体材料层形成的沟道层的高度较小，进而影响最终形成的半导体结构的性能。
请参考图4，在所述第一半导体材料层201上形成第二半导体材料层202，且所述第二半导体材料层202的材料所述第一半导体材料层201的材料不同。
在本实施例中，所述第二半导体材料层202的材料采用硅；在其他实施例中，所述第二半导体材料层的材料还可以采用硅锗。
在本实施例中，在所述第一半导体材料层201上形成所述第二半导体材料层202的工艺采用外延生长工艺。
请参考图5，对所述第二半导体材料层202、第一半导体材料层201以及衬底200进行图形化处理形成鳍部，所述鳍部包括由所述第一半导体材料层201形成的牺牲层203、以及由所述第二半导体材料202层形成的沟道层204。
在本实施例中，所述图形化处理的方法包括：在所述第二半导体材料层202上形成图形化层(未图示)，所述图形化层暴露出部分所述第二半导体材料层202的顶部表面；以所述图形化层为掩膜刻蚀所述第二半导体材料层202、第一半导体材料层201以及衬底200，形成所述鳍部。
请参考图6，在形成所述鳍部之后，在所述衬底200上形成隔离层205，所述隔离层205覆盖部分所述鳍部的侧壁，且所述隔离层205的顶部表面低于或齐平于所述牺牲层203的底部表面。
需要说明的是，在本实施例中，由于所述牺牲层203在后续需要进行去除，形成的所述隔离层205不能够将所述牺牲层203覆盖，因此所述隔离层205的顶部表面需要低于或齐平于所述牺牲层203的底部表面。
所述隔离层205的形成方法包括：在所述衬底上形成初始隔离层(未图示)；刻蚀去除部分所述初始隔离层，形成所述隔离层。
所述隔离层205的材料采用绝缘材料，所述绝缘材料包括氧化硅(SiO2)、碳化硅(SiC)、氮氧化硅(SiON)、碳氧化硅(SiOC)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)和碳氮硼化硅(SiCBN)等材料中的一种或多种组合；在本实施例中，所述隔离层205的材料采用氧化硅(SiO2)。
请参考图7，在所述衬底200上形成伪栅结构206，所述伪栅结构206覆盖所述鳍部的部分侧壁和顶部表面。
在本实施例中，所述伪栅结构206包括：伪栅介质层以及位于所述伪栅介质层上的伪栅层(未标示)。
在本实施例中，所述伪栅介质层的材料包括高K介质材料。
所述伪栅层的材料包括多晶硅或无定型硅。在本实施例中，所述伪栅层的材料采用多晶硅。
请参考图8，在形成所述伪栅结构206之后去除所述牺牲层203，在所述衬底200和所述沟道层204之间形成阻挡开口207。
在本实施例中，去除所述牺牲层203的工艺采用湿法刻蚀工艺。
请参考图9，在所述阻挡开口207内形成绝缘材料的阻挡层208。
在本实施例中，通过在形成所述伪栅结构206之后，利用所述伪栅结构206将所述沟道层204进行固定，进而去除所述牺牲层203。再在所述沟道层204和所述衬底200之间形成绝缘材料的所述阻挡层208，由于绝缘材料的介电常数较高，能够有效抑制晶体管结构漏电的风险，进而提升最终形成的半导体结构的性能。
在本实施例中，所述阻挡层208的形成工艺采用流体的化学气相沉积工艺。
所述阻挡层208的材料包括：氧化硅(SiO2)或氮化硅(SiN)。在本实施例中，所述阻挡层208的材料采用氧化硅(SiO2)。
在本实施例中，所述阻挡层208还形成于所述隔离层205的顶部表面。由于在形成所述伪栅结构206的过程中会对所述隔离层205造成一定的刻蚀减薄，因此通过在所述隔离层205上形成所述阻挡层208，能够增加所述隔离层205的厚度，进而提升隔离效果。
请参考图10，在形成所述阻挡层208之后，在所述伪栅结构206的侧壁形成所述侧墙209。
在本实施例中，所述侧墙209的形成方法包括：在所述伪栅结构206的侧壁和顶部表面、以及所述隔离层205上形成侧墙材料层(未图示)；回刻蚀所述侧墙材料层直至暴露出所述伪栅结构206和所述隔离层205的顶部表面为止，形成所述侧墙209。
所述侧墙209的材料包括氮化硅(SiO2)、氧化硅(SiN)、氮氧化硅(SiON)、碳化硅(SiC)、碳氧化硅(SiOC)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)和碳氮硼化硅(SiCBN)等材料中的一种或多种组合。在本实施例中，所述侧墙209的材料采用氮化硅(SiN)。
请参考图11，以所述伪栅结构206和所述侧墙209为掩膜刻蚀所述鳍部，在所述鳍部内形成源漏开口(未标示)；在所述源漏开口内形成源漏掺杂层210，所述源漏掺杂层210内具有源漏离子。
在本实施例中，在所述源漏开口内形成源漏掺杂层210的方法包括：采用外延生长工艺在所述源漏开口内形成外延层(未图示)；在形成所述外延层的过程中采用原位掺杂工艺在所述外延层内掺入所述源漏离子，形成所述源漏掺杂层210。
请参考图12，在形成所述源漏掺杂层210之后，在所述衬底200上形成介质层211，所述介质层211覆盖所述伪栅结构206和所述侧墙209，且暴露出所述伪栅结构206和所述侧墙209的顶部表面。
在本实施例中，所述介质层211的形成方法包括：在所述隔离层205上形成初始介质层(未图示)，所述初始介质层覆盖所述源漏掺杂层205、侧墙209和伪栅结构206；对所述初始介质层进行平坦化处理，直至暴露出所述伪栅结构206和所述侧墙209的顶部表面为止，形成所述介质层211。
在本实施例中，所述介质层211的材料采用氧化硅；在其他实施例中，所述介质层的材料还可以为低K介质材料(低K介质材料指相对介电常数低于3.9的介质材料)或超低K介质材料(超低K介质材料指相对介电常数低于2.5的介质材料)。
请参考图13，去除所述伪栅结构206，在所述介质层211内形成栅极开口(未标示)；在所述栅极开口内形成栅极结构212。
在本实施例中，所述栅极结构212包括：位于所述栅极开口底部表面和侧壁的栅介质层、位于所述栅介质层上的功函数层、以及位于所述功函数层上的栅极层(未标示)。
在本实施例中，所述栅介质层的形成工艺采用原子层沉积工艺。
在本实施例中，所述栅介质层的材料采用高K介质层。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (12)
1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在所述衬底上形成第一半导体材料层；
在所述第一半导体材料层上形成第二半导体材料层，且所述第二半导体材料层的材料所述第一半导体材料层的材料不同；
对所述第二半导体材料层、第一半导体材料层以及衬底进行图形化处理形成鳍部，所述鳍部包括由所述第一半导体材料层形成的牺牲层、以及由所述第二半导体材料层形成的沟道层；
在所述衬底上形成伪栅结构，所述伪栅结构覆盖所述鳍部的部分侧壁和顶部表面；
在形成所述伪栅结构之后去除所述牺牲层，在所述衬底和所述沟道层之间形成阻挡开口；
在所述阻挡开口内形成绝缘材料的阻挡层。
2.如权利要求1所述半导体结构的形成方法，其特征在于，所述第一半导体材料层的材料包括：硅锗或硅；所述第二半导体材料层的材料包括：硅或硅锗。
3.如权利要求1所述半导体结构的形成方法，其特征在于，所述第一半导体材料层的厚度为：3nm～15nm。
4.如权利要求1所述半导体结构的形成方法，其特征在于，形成所述第一半导体材料层的工艺包括：外延生长工艺。
5.如权利要求1所述半导体结构的形成方法，其特征在于，形成所述第二半导体材料层的工艺包括：外延生长工艺。
6.如权利要求1所述半导体结构的形成方法，其特征在于，所述阻挡层的形成工艺包括：流体的化学气相沉积工艺。
7.如权利要求1所述半导体结构的形成方法，其特征在于，所述阻挡层的材料包括：氧化硅或氮化硅。
8.如权利要求1所述半导体结构的形成方法，其特征在于，在形成所述鳍部之后，且在形成所述伪栅结构之前，还包括：在所述衬底上形成隔离层，所述隔离层覆盖部分所述鳍部的侧壁，且所述隔离层的顶部表面低于或齐平于所述牺牲层的底部表面。
9.如权利要求8所述半导体结构的形成方法，其特征在于，所述阻挡层还形成于所述隔离层的顶部表面。
10.如权利要求1所述半导体结构的形成方法，其特征在于，在形成所述伪栅结构之后，还包括：在所述伪栅结构的侧壁形成侧墙；以所述伪栅结构和所述侧墙为掩膜刻蚀所述鳍部，在所述鳍部内形成源漏开口；在所述源漏开口内形成源漏掺杂层，所述源漏掺杂层内具有源漏离子。
11.如权利要求10所述半导体结构的形成方法，其特征在于，在所述源漏开口内形成源漏掺杂层的方法包括：采用外延生长工艺在所述源漏开口内形成外延层；在形成所述外延层的过程中采用原位掺杂工艺在所述外延层内掺入所述源漏离子，形成所述源漏掺杂层。
12.如权利要求10所述半导体结构的形成方法，其特征在于，在形成所述源漏掺杂层之后，还包括：在所述衬底上形成介质层，所述介质层覆盖所述伪栅结构和所述侧墙，且暴露出所述伪栅结构和所述侧墙的顶部表面；去除所述伪栅结构，在所述介质层内形成栅极开口；在所述栅极开口内形成栅极结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210600610.XA CN117198880A (zh) | 2022-05-30 | 2022-05-30 | 半导体结构的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210600610.XA CN117198880A (zh) | 2022-05-30 | 2022-05-30 | 半导体结构的形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117198880A true CN117198880A (zh) | 2023-12-08 |
Family
ID=88985564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210600610.XA Pending CN117198880A (zh) | 2022-05-30 | 2022-05-30 | 半导体结构的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117198880A (zh) |
-
2022
- 2022-05-30 CN CN202210600610.XA patent/CN117198880A/zh active Pending
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