CN104752501B - 一种半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供一种半导体器件及其制造方法，涉及半导体技术领域。本发明的半导体器件包括隧道场效应晶体管，该隧道场效应晶体管中包括环绕源极与本征半导体的相邻区域的第一半导体层、环绕所述第一半导体层的第一栅极介电层以及环绕所述第一栅极介电层的栅极。本发明的半导体器件，由于隧道场效应晶体管包括环绕源极与本征半导体的相邻区域并位于源极与第一栅极介电层之间的第一半导体层，因此可以形成大的隧道路径区域，获得大的亚阈值摆幅以及大的开启电流和关断电流的比值，提高隧道场效应晶体管的性能，进而提高半导体器件的性能。本发明的半导体器件的制造方法，用于制造上述半导体器件，制得的半导体器件同样具有上述优点。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法。
背景技术
在半导体技术领域中，隧道场效应晶体管(Tunnel Field Effect transistor，TFET)在低功耗应用中具有广阔的前景。然而，尽管仿真结果非常吸引人，但是，由于低的驱动电流(drive current)和被降级的亚阈值摆幅(subthreshold swing)，硅TFET的实验结果并不能与传统的金属氧化物半导体场效应晶体管(MOSFET)竞争。
关于隧道场效应晶体管(TFET)的新的实现方式已经被提出，例如绿色FET。然而，由于抑制边缘隧道组件(lateral tunneling component)或减小关态电流(off-statecurrent)的困难，高的驱动电流以及低于60mV/dec的摆幅从来没有被实现。
图1A至图1C示出了现有技术中的三种不同的隧道场效应晶体管(TFET)的结构，其中，图1A为混合型TFET、图1B为传统的TFET、图1C为一种栅极完全覆盖源极的TFET。如图1所示，各个TFET均包括衬底100、源极101、漏极102、栅极103、本征半导体(insulator)104以及高k介电层105。不同之处在于，与图1B中的传统的TFET相比，图1C示出的TFET中的栅极103完全位于源极101的上方，图1A示出的混合型TFET中不仅栅极103完全位于源极101的上方，而且本征半导体104延伸到栅极103的下方。
然而，现有技术中的上述三种TFET的性能都无法满足实际需要。由于隧道路径(tunneling path)区域的大小是TFET性能的关键参数，隧道路径越大，TFET的性能越好。因此，为了解决上述问题，有必要提出一种新的半导体器件及其制造方法，以提高隧道路径的尺寸，进而提高隧道场效应晶体管(TFET)的性能。
发明内容
针对现有技术的不足，本发明提供一种半导体器件及其制造方法，用于提高隧道路径的尺寸，进而提高隧道场效应晶体管(TFET)的性能。
本发明实施例一提供一种半导体器件，包括半导体衬底以及位于所述半导体衬底内的嵌入式绝缘层，还包括位于所述半导体衬底上的隧道场效应晶体管；其中，所述隧道场效应晶体管包括位于所述嵌入式绝缘层之上的源极和漏极以及位于所述源极和所述漏极之间的本征半导体，还包括环绕所述源极与所述本征半导体的相邻区域的第一半导体层、环绕所述第一半导体层的第一栅极介电层以及环绕所述第一栅极介电层的栅极，其中，所述第一半导体层、所述栅极介电层与所述栅极低于所述源极和所述本征半导体的部分位于所述嵌入式绝缘层内。
可选地，所述隧道场效应晶体管还包括位于所述栅极与所述半导体衬底之间的第二栅极介电层以及位于所述第二栅极介电层与所述半导体衬底之间的第二半导体层。
可选地，所述第二栅极介电层与所述第一栅极介电层的材料相同，所述第二半导体层与所述第一半导体层的材料相同。
可选地，所述源极为N+掺杂的硅，所述漏极为P+掺杂的硅；或者，所述源极为P+掺杂的硅，所述漏极为N+掺杂的硅。
可选地，所述源极和所述漏极的掺杂浓度为1E19-1E21atom/cm3。
可选地，所述第一半导体层的材料包括硅、锗硅、锗或砷化铟。
其中，所述第一半导体层的厚度为
可选地，所述第一栅极介电层的材料包括氧化硅、氮氧化硅或高k介电层，其中所述高k介电层包括氧化铪、氧化锆和氧化镧中的一种或两种以上的组合。
可选地，所述栅极的材料包括N-掺杂的多晶硅或P-掺杂的多晶硅，和/或，所述栅极的掺杂浓度为1E19-1E21atom/cm3。
本发明实施例二提供一种半导体器件的制造方法，所述方法包括：
步骤S101：提供包括嵌入式绝缘层的半导体衬底，在所述半导体衬底位于所述嵌入式绝缘层之上的部分中形成隧道场效应晶体管的源极、漏极以及位于所述源极与所述漏极之间的本征半导体；
步骤S102：在所述半导体衬底之上形成硬掩膜层，在所述硬掩膜层中刻蚀形成暴露出所述源极的一部分以及所述本征半导体的一部分的沟槽，并刻蚀去除所述源极和所述本征半导体位于所述沟槽内的部分的一部分以及所述嵌入式绝缘层位于所述沟槽下方的部分，以定义沟道区域；
步骤S103：在所述沟道区域内形成环绕所述源极与所述本征半导体的第一半导体层以及覆盖所述半导体衬底的第二半导体层；
步骤S104：形成环绕所述第一半导体层的第一栅极介电层以及覆盖所述第二半导体层的第二栅极介电层，并形成环绕所述第一栅极介电层的栅极；
步骤S105：去除所述硬掩膜层。
可选地，在所述步骤S101中，形成所述源极和所述漏极的方法包括：进行N+离子注入以形成源极，进行P+离子注入以形成漏极；或，进行P+离子注入以形成源极，进行N+离子注入以形成漏极。
可选地，在所述步骤S101中，所述N+离子注入与所述P+离子注入的掺杂浓度为1E19-1E21atom/cm3。
可选地，在所述步骤S103中，形成所述第一半导体层以及所述第二半导体层的方法为外延生长法。
可选地，所述第一半导体层和所述第二半导体层的材料包括硅、锗硅、锗或砷化铟；和/或，所述第一半导体层和所述第二半导体层的厚度为
可选地，在所述步骤S104中，所述第一栅极介电层和所述第二栅极介电层的材料包括氧化硅、氮氧化硅或高k介电层，其中所述高k介电层包括氧化铪、氧化锆和氧化镧中的一种或两种以上的组合。
可选地，在所述步骤S104中，形成栅极的方法包括：
形成环绕所述第一栅极介电层的栅极材料层，其中，所述栅极材料层填充所述第一栅极介电层和所述第二栅极介电层之间的区域；
对所述栅极材料层进行化学机械抛光以形成所述栅极。
可选地，所述栅极材料层包括N-掺杂的多晶硅或P-掺杂的多晶硅；和/或，所述栅极材料层的掺杂浓度为1E19-1E21atom/cm3。
本发明的半导体器件，由于隧道场效应晶体管包括环绕源极与本征半导体的相邻区域并位于源极与第一栅极介电层之间的第一半导体层，因此可以形成大的隧道路径区域，获得大的亚阈值摆幅以及大的开启电流和关断电流的比值(ION/IOFF)，提高隧道场效应晶体管的性能，进而提高半导体器件的性能。本发明的半导体器件的制造方法，用于制造上述半导体器件，制得的半导体器件同样具有上述优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A至图1C为现有技术中的三种隧道场效应晶体管的结构的示意性剖视图；
图2为本发明实施例一的半导体器件的一种示意性剖视图；
图3A至图3I为本发明实施例二的半导体器件的制造方法的部分相关步骤形成的图形的示意性剖视图；
图3D’为本发明实施例二的半导体器件的制造方法中图3D对应的步骤形成的图形的俯视图；
图3E’为本发明实施例二的半导体器件的制造方法中图3E对应的步骤形成的图形的俯视图；
图4为本发明实施例二的半导体器件的制造方法的一种示意性流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
下面，参照图2来描述本发明实施例提出的半导体器件的结构，该半导体器件包括一种新的隧道场效应晶体管(TFET)。其中，图2为本发明实施例的半导体器件的结构的一种示意性剖视图。
本实施例提供一种新的半导体器件，其包括的TFET的结构可以与CMOS平面结构兼容集成。该TFET为高性能的TFET，其中该TFET可以为垂直的纳米线阵列TFET。
如图2所示，本发明实施例的半导体器件，包括半导体衬底100以及位于半导体衬底100内的嵌入式绝缘层1001，还包括位于所述半导体衬底100上的隧道场效应晶体管。其中，所述隧道场效应晶体管包括位于所述嵌入式绝缘层1001之上的源极101和漏极102以及位于所述源极101和所述漏极102之间的本征半导体203，还包括环绕所述源极101与所述本征半导体203的相邻区域的第一半导体层1051、环绕所述第一半导体层1051的第一栅极介电层1061以及环绕所述第一栅极介电层1061的栅极107。其中，所述第一半导体层1051、所述栅极介电层1061与所述栅极107低于所述源极101和所述本征半导体203的部分位于所述嵌入式绝缘层1001内。
其中，所述源极101、所述漏极102以及所述本征半导体203位于所述半导体衬底100位于所述嵌入式绝缘层1001之上的部分中。
在本实施例中，由于隧道场效应晶体管的源极101(一部分或全部)被栅极107所覆盖，并且隧道场效应晶体管包括环绕源极与本征半导体的相邻区域并位于源极与第一栅极介电层之间的第一半导体层1051，因此，可以形成大的隧道路径区域，抑制横向隧道效应(lateral tunneling)，获得大的亚阈值摆幅以及大的开启电流和关断电流的比值(ION/IOFF)，提高隧道场效应晶体管(TFET)的性能。并且，由于第一半导体层1051的厚度较薄，因此可以形成薄的沟道区域，抑制横向隧道效应(lateral tunneling)，提高隧道场效应晶体管(TFET)的性能。
其中，源极101的材料为N+掺杂的硅，漏极102的材料为P+掺杂的硅，或者，源极101的材料为P+掺杂的硅，漏极108的材料为N+掺杂的硅。其中，掺杂浓度为1E19-1E21atom/cm3。
其中，第一半导体层1051的材料可以为硅、锗硅(SixGe1-x)、锗、砷化铟(InAs)或其他合适的材料。第一半导体层1051的厚度为
其中，第一栅极介电层1061的材料可以为氧化硅、氮氧化硅或高k介电层，其中，高k介电层包括：氧化铪(HfO2)、氧化锆(ZrO2)、氧化镧(La2O3)或其中两者以上的组合。第二栅极介电层1062的材料为氧化硅或其他合适的材料。
其中，栅极107的材料为N-掺杂的多晶硅或P-掺杂的多晶硅，掺杂浓度为1E19-1E21atom/cm3。
此外，所述隧道场效应晶体管还包括位于所述栅极107与所述半导体衬底100之间的第二栅极介电层1062，以及位于所述第二栅极介电层1062与所述半导体衬底100之间的第二半导体层1052，如图2所示。此时，可以进一步增大隧道路径区域，提高隧道场效应晶体管(TFET)的性能。
其中，所述第二栅极介电层1062与所述第一栅极介电层1061的材料可以相同，所述第二半导体层1052与所述第一半导体层1051的材料可以相同。
本发明的半导体器件，可以为TFET，也可以为包括TFET同时包括其他器件(例如MOSFET)的半导体器件。
本实施例的半导体器件，由于隧道场效应晶体管包括环绕源极与本征半导体的相邻区域并位于源极与第一栅极介电层之间的第一半导体层，因此可以形成大的隧道路径区域，获得大的亚阈值摆幅以及大的开启电流和关断电流的比值(ION/IOFF)，提高隧道场效应晶体管(TFET)的性能，进而提高整个半导体器件的性能。
实施例二
下面，参照图3A至图3I和图3D’、3E’以及图4来描述本发明实施例提出的半导体器件的制造方法。其中，图3A至图3I为本发明实施例的半导体器件的制造方法的部分相关步骤形成的图形的示意性剖视图；图3D’为图3D对应的步骤形成的图形的俯视图；图3E’为本发明实施例二的半导体器件的制造方法中图3E对应的步骤形成的图形的俯视图；图4为本发明实施例的半导体器件的制造方法的一种示意性流程图。
本发明实施例的半导体器件的制造方法，可以用于制造上述实施例一所述的半导体器件，主要包括如下步骤：
步骤A1：提供包括嵌入式绝缘层1001的半导体衬底100，如图3A所示。在半导体衬底100位于嵌入式绝缘层1001之上的部分之中形成隧道场效应晶体管(TFET)的源极101、漏极102和本征半导体203，如图3B所示。其中，本征半导体203位于源极101与漏极102之间。
其中，图3A以及后续的图3B至图3I仅示出了隧道场效应晶体管(TFET)区域。在隧道场效应晶体管(TFET)区之外，半导体衬底100还可以包括其他区域，例如形成普通CMOS器件的区域。
其中，半导体衬底100为SOI衬底。嵌入式绝缘层1001的材料，可以为氧化物或其他合适的材料。
示例性地，形成源极101的方法包括：进行N+离子注入，或进行P+离子注入。其中，掺杂浓度为1E19-1E21atom/cm3。也就是说，源极101的材料可以为N+掺杂的硅或P+掺杂的硅。当然，源极101的材料还可以为其他合适的材料。形成漏极102的方法包括：进行P+离子注入，或进行N+离子注入。其中，掺杂浓度一般也为1E19-1E21atom/cm3。也就是说，漏极102的材料可以为N+掺杂的硅或P+掺杂的硅。当然，漏极102的材料还可以为其他合适的材料。
步骤A2：在所述半导体衬底100之上形成硬掩膜层204，如图3C所示。对硬掩膜层204进行刻蚀以形成暴露出源极101的一部分以及本征半导体203的一部分的沟槽10401，如图3D和图3D’所示。通过刻蚀去除源极101和本征半导体203位于沟槽10401内的部分的一部分以及嵌入式绝缘层1001位于沟槽10401下方的部分以定义沟道区域10011，如图3E和图3E’所示。
其中，图3D’为俯视图，图3D为图3D’沿AA线的剖视图。图3E’为俯视图，图3E为图3E’沿BB线的剖视图。
硬掩膜层204可以为单层结构或多层结构，其材料可以选用各种可行的材料。示例性地，硬掩膜层204包括第一硬掩膜层1041和位于其上的第二硬掩膜层1042，如图3D所示。其中，第一硬掩膜层1041的材料为氧化硅，厚度为第二硬掩膜层1042的材料为氮化硅，厚度为
在本实施例中，进行刻蚀的方法，可以为干法刻蚀或湿法刻蚀等。其中，刻蚀去除嵌入式绝缘层1001位于沟槽10401下方的部分所采用的刻蚀方法为湿法刻蚀，所采用的刻蚀液为DHF。
本领域的技术人员可以理解，最终形成的沟道区域10011位于沟槽10401内，并且环绕源极101以及本征半导体203位于沟槽10401内的部分。
步骤A3：在沟道区域10011内形成环绕源极101和本征半导体203(具体指源极101和本征半导体203位于沟道区域10011内的部分)的第一半导体层1051以及覆盖半导体衬底100的第二半导体层1052，如图3F所示。
其中，第一半导体层1051和第二半导体层1052可以在同一工艺中形成。第一半导体层1051和第二半导体层1052的材料可以为硅、锗硅(SixGe1-x)、锗、砷化铟(InAs)或其他合适的材料。形成第一半导体层1051和第二半导体层1052的方法，可以为外延生长法或其他合适的方法。一般地，第一半导体层1051和第二半导体层1052的厚度控制在示例性地，第一半导体层1051和第二半导体层1052的材料为未掺杂的硅，形成第一半导体层1051和第二半导体层1052的方法为外延生长法。
步骤A4：形成环绕第一半导体层1051的第一栅极介电层1061以及覆盖第二半导体层1052的第二栅极介电层1062，并形成环绕第一栅极介电层1061的栅极107，如图3H所示。
其中，第一栅极介电层1061和第二栅极介电层1062一般在同一工艺中形成，并且二者的材料相同。其中，第一栅极介电层1061和第二栅极介电层的材料可以为氧化硅、氮氧化硅或高k介电层，其中，高k介电层包括：氧化铪(HfO2)、氧化锆(ZrO2)、氧化镧(La2O3)或其中两者以上的组合。
示例性地，形成栅极107的方法可以包括：形成环绕第一栅极介电层1061的栅极材料层1070，其中，栅极材料层1070填充第一栅极介电层1061和第二栅极介电层1062之间的区域，如图3G所示。对栅极材料层1070进行CMP(化学机械抛光)以形成栅极107，如图3H所示。
其中，栅极材料层1070的材料可以为N-掺杂的多晶硅或P-掺杂的多晶硅，掺杂浓度为1E19-1E21atom/cm3。
其中，第一栅极介电层1061以及栅极107均环绕源极101和本征半导体203位于沟道区域10011内的部分。由于图3H为剖视图，图中仅示出了第一栅极介电层1061以及栅极107位于源极101和本征半导体203的上方和下方的部分。
由于隧道场效应晶体管的栅极107环绕源极101和本征半导体203位于沟道区域10011的部分，因此可以形成大的隧道路径区域，获得大的亚阈值摆幅以及大的开启电流和关断电流的比值(ION/IOFF)，提高隧道场效应晶体管(TFET)的性能，进而提高整个半导体器件的性能。
当然，本实施例还可以进行其他各种变形，例如，栅极107包括位于源极101和本征半导体203上方的部分以及位于源极101和本征半导体203下方的部分。此时，也可以在一定程度上形成大的隧道路径区域，最终提高TFET的性能。
步骤A5：去除硬掩膜层204，如图3I所示。
其中，去除硬掩膜层204的方法，可以为刻蚀法或其他合适的方法。
至此，完成了本实施例的半导体器件的制造方法的关键步骤的介绍。后续可以根据现有技术中的各种方法，完成整个半导体器件的制造，此处不再赘述。
根据本实施例的半导体器件的制造方法制造的半导体器件，由于隧道场效应晶体管包括环绕源极与本征半导体的相邻区域并位于源极与第一栅极介电层之间的第一半导体层，因此可以形成大的隧道路径区域，获得大的亚阈值摆幅以及大的开启电流和关断电流的比值(ION/IOFF)，提高隧道场效应晶体管(TFET)的性能，进而提高整个半导体器件的性能。
此外，本实施例的半导体器件的制造方法，能够将隧道场效应晶体管的制造工艺与标准的CMOS工艺兼容，可以简化工艺、降低成本。
图4示出了本发明实施例提出的一种半导体器件的制造方法的一种示意性流程图，用于简要示出该方法的典型流程。具体包括：
步骤S101：提供包括嵌入式绝缘层的半导体衬底，在所述半导体衬底位于所述嵌入式绝缘层之上的部分中形成隧道场效应晶体管的源极、漏极以及位于所述源极与所述漏极之间的本征半导体；
步骤S102：在所述半导体衬底之上形成硬掩膜层，在所述硬掩膜层中刻蚀形成暴露出所述源极的一部分以及所述本征半导体的一部分的沟槽，并刻蚀去除所述源极和所述本征半导体位于所述沟槽内的部分的一部分以及所述嵌入式绝缘层位于所述沟槽下方的部分，以定义沟道区域；
步骤S103：在所述沟道区域内形成环绕所述源极与所述本征半导体的第一半导体层以及覆盖所述半导体衬底的第二半导体层；
步骤S104：形成环绕所述第一半导体层的第一栅极介电层以及覆盖所述第二半导体层的第二栅极介电层，并形成环绕所述第一栅极介电层的栅极；
步骤S105：去除所述硬掩膜层。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (17)
1.一种半导体器件，其特征在于，包括半导体衬底以及位于所述半导体衬底内的嵌入式绝缘层，还包括位于所述半导体衬底上的隧道场效应晶体管；其中，
所述隧道场效应晶体管包括位于所述嵌入式绝缘层之上的源极和漏极以及位于所述源极和所述漏极之间的本征半导体，还包括环绕所述源极与所述本征半导体的相邻区域的第一半导体层、环绕所述第一半导体层的第一栅极介电层以及环绕所述第一栅极介电层的栅极，其中，所述第一半导体层、所述栅极介电层与所述栅极低于所述源极和所述本征半导体的部分位于所述嵌入式绝缘层内。
2.如权利要求1所述的半导体器件，其特征在于，所述隧道场效应晶体管还包括位于所述栅极与所述半导体衬底之间的第二栅极介电层以及位于所述第二栅极介电层与所述半导体衬底之间的第二半导体层。
3.如权利要求2所述的半导体器件，其特征在于，所述第二栅极介电层与所述第一栅极介电层的材料相同，所述第二半导体层与所述第一半导体层的材料相同。
4.如权利要求1至3任一项所述的半导体器件，其特征在于，所述源极为N+掺杂的硅，所述漏极为P+掺杂的硅；或者，所述源极为P+掺杂的硅，所述漏极为N+掺杂的硅。
5.如权利要求4所述的半导体器件，其特征在于，所述源极和所述漏极的掺杂浓度为1E19-1E21atom/cm3。
6.如权利要求1至3任一项所述的半导体器件，其特征在于，所述第一半导体层的材料包括硅、锗硅、锗或砷化铟。
7.如权利要求6所述的半导体器件，其特征在于，所述第一半导体层的厚度为
8.如权利要求1至3任一项所述的半导体器件，其特征在于，所述第一栅极介电层的材料包括氧化硅、氮氧化硅或高k介电层，其中所述高k介电层包括氧化铪、氧化锆和氧化镧中的一种或两种以上的组合。
9.如权利要求1至3任一项所述的半导体器件，其特征在于，所述栅极的材料包括N-掺杂的多晶硅或P-掺杂的多晶硅，和/或，所述栅极的掺杂浓度为1E19-1E21atom/cm3。
10.一种半导体器件的制造方法，其特征在于，所述方法包括：
步骤S101：提供包括嵌入式绝缘层的半导体衬底，在所述半导体衬底位于所述嵌入式绝缘层之上的部分中形成隧道场效应晶体管的源极、漏极以及位于所述源极与所述漏极之间的本征半导体；
步骤S102：在所述半导体衬底之上形成硬掩膜层，在所述硬掩膜层中刻蚀形成暴露出所述源极的一部分以及所述本征半导体的一部分的沟槽，并刻蚀去除所述源极和所述本征半导体位于所述沟槽内的部分的一部分以及所述嵌入式绝缘层位于所述沟槽下方的部分，以定义沟道区域；
步骤S103：在所述沟道区域内形成环绕所述源极与所述本征半导体的第一半导体层以及覆盖所述半导体衬底的第二半导体层；
步骤S104：形成环绕所述第一半导体层的第一栅极介电层以及覆盖所述第二半导体层的第二栅极介电层，并形成环绕所述第一栅极介电层的栅极；
步骤S105：去除所述硬掩膜层。
11.如权利要求10所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，形成所述源极和所述漏极的方法包括：进行N+离子注入以形成源极，进行P+离子注入以形成漏极；或，进行P+离子注入以形成源极，进行N+离子注入以形成漏极。
12.如权利要求11所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，所述N+离子注入与所述P+离子注入的掺杂浓度为1E19-1E21atom/cm3。
13.如权利要求10所述的半导体器件的制造方法，其特征在于，在所述步骤S103中，形成所述第一半导体层以及所述第二半导体层的方法为外延生长法。
14.如权利要求10所述的半导体器件的制造方法，其特征在于，所述第一半导体层和所述第二半导体层的材料包括硅、锗硅、锗或砷化铟；和/或，所述第一半导体层和所述第二半导体层的厚度为
15.如权利要求10所述的半导体器件的制造方法，其特征在于，在所述步骤S104中，所述第一栅极介电层和所述第二栅极介电层的材料包括氧化硅、氮氧化硅或高k介电层，其中所述高k介电层包括氧化铪、氧化锆和氧化镧中的一种或两种以上的组合。
16.如权利要求10至15任一项所述的半导体器件的制造方法，其特征在于，在所述步骤S104中，形成栅极的方法包括：
形成环绕所述第一栅极介电层的栅极材料层，其中，所述栅极材料层填充所述第一栅极介电层和所述第二栅极介电层之间的区域；
对所述栅极材料层进行化学机械抛光以形成所述栅极。
17.如权利要求16所述的半导体器件的制造方法，其特征在于，所述栅极材料层包括N-掺杂的多晶硅或P-掺杂的多晶硅；和/或，所述栅极材料层的掺杂浓度为1E19-1E21atom/cm3。
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