KR20040037875A - 보더레스 콘택홀 형성방법 - Google Patents

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Abstract

반도체 기판 상부에 패드 산화막 및 패드 질화막을 형성한 후 소자 분리 영역의 반도체 기판 일부를 제거하여 트랜치를 형성하는 단계; 상기 트랜치를 포함한 전체 구조 상부에 산화막을 형성하는 단계;상기 패드 질화막이 노출되도록 평탄화 공정을 실시하여 소자 분리막을 형성하는 단계;상기 패드 산화막을 제거한 후 상기 트랜치 내에 잔류하는 상기 산화막의 일부를 식각 공정에 의해 제거하여 리세스를 형성하는 단계;상기 리세스 측벽에 스페이서를 형성하는 단계;상기 소자 분리막을 포함한 전체 구조 상부에 절연막 및 산화막을 형성하는 단계;상기 소자 분리막 주변의 상기 절연막 및 질화막의 일부를 제거하여 보더레스 콘택 홀을 형성하는 단계를 포함하여 이루어진 보더레스 콘택홀 형성방법이 개시된다.

Description

보더레스 콘택홀 형성방법{Method of forming a borderess contact hole}
본 발명은 보더레스 콘택홀 형성방법에 관한 것으로, 특히 보더레스 콘택홀을 형성하기 위한 건식 식각시 공정 여유를 크게 할 수 있는 보더레스 콘택홀 형성방법에 관한 것이다.
반도체 제조 기술은 고집적화와 고성능화를 위해 부단한 연구가 요구된다. 이에 부응키 위해 게이트 선폭의 축소 및 구리 배선 공정의 채용등 많은 발전이 있어 왔으며, 소스/드레인/게이트와 금속 배선의 연결부위인 콘택홀의 경우는 보더레스 콘택 기술을 이용하여 고집적화 및 고성능화를 이루고 있다.
또한, 저전력 고성능 반도체 소자를 구현하기 위해 얕은 접합 형성 기술이 채용되고 있는데, 매우 작은 설계 법칙으로 인해 콘택홀 형성 기술은 보더레스 콘택을 채택하지 않을 수 없다. 보더레스 콘택 형성 기술은 DRAM의 자기 정렬 콘택홀 형성 기술과 흡사하며, 산화막 건식 식가시 C/F비를 높이는 방법을 사용하여 하지막인 질화막과의 선택비를 높이는 방법을 사용해 오고 있다. 그러나 이 질화막의 열팽창계수는 실리콘의 그것과는 많은 차이가 있어, 폴리실리콘 게이트나 소스/드레인 영역의 열적 응력장을 형성 시킴으로 인해 누설 전류등의 좋지 않은 영향이 트랜지스터의 특성 확보에 지장을 주게 된다는 것은 이미 널리 알려져 있다. 또, 폴리실리콘과 금속배선과의 절연막인 산화막 증착 후 , 평탕화 등의 공정에서 그 공정의 균일도 특성에 의해 콘택홀 식각 목표가 부위별로 1000Å이상 차이를 발생시키기도 한다, 따라서 보더레스 콘택홀 건식긱각시 하지막인 질화막의 두께를 적정상향 조정할 수 도 있으나, 앞에서 기술한 바와 같이 열적 특성에 의해 트랜지스터의 특성 저하를 초래함으로 인해 질화막의 두께를 보통 150~800Å정도로 제한하게 된다.
그러나 고집적화 될수록 보더레스 콘택 기술은 도1에서 보는 바와 같이, 소스/드레인 영역과 소자 분리 영역의 적층 한계를 넘어 서고 있고, 특히 SRAM과 같이 설계법칙의 여유가 매우 좁은 소자는 콘택홀과 소스/드레인등의 접촉시 접합부위를 침범하는 사례가 빈번히 발생하고 있다. 이는 콘택홀 건식 식각시 하지막에 대한 선택비 구현이 용이한 질화막을 주로 사용함으로 인해 발생될 수 있으며, 샐리사이드(salicide)등의 형성 공정까지의 세정 공정으로 인해 소자분리막의 산화막이 100~1000Å가량 손실되기 때문에 발생되는 문제점이기도 하다. 또 도 1에에서의 산화막(1)을 화학적 기계적 연마 방법을 통한 평탄화시, 증착 두께의 미세한 차이와 연마 균일도 정도에 따라 식각해야 할 산화막(1)의 두께 변화를 초래함으로 인해 식각 목표(2)가 1000Å이상 발생하기도 한다. 이는 당연히 보더레스 콘택 식각 공정에서의 공정 여유도를 좁히는 장애 요인이 되는데, 그로인해 도 1 및 도 2에 도시된 바와 같이 부분적으로 질화막(3) 아래 부분으로 플러그(150)가 침투하여 접합 누설을 유발하기도 한다.
따라서 본 발명은 보더레스 콘택 플러그가 접합영역과 확실히 분리될 수 있도록 소자 분리영역의 트랜치 측벽에 질화막 스페이서를 형성시켜 보더레스 콘택을 위한 건식 식각시의 공정 여유도를 크게할 수 있는 보더레스 콘택 홀 형성 방법을 제공하는데 그 목적이 있다.
도 1은 보더레스 콘택을 설명하기 위한 반도체 소자의 단면도.
도 2는 종래의 보더레스 콘택홀의 문제점을 설명하기 위한 단면도.
도 3a 내지 도 3g는 본 발명에 따른 보더레스 콘택홀 형성 방법을 설명하기 위한 단면도.
*도면의 주요 부분에 대한 부호의 설명
10: 반도체 기판 20: 패드 산화막
30: 패드 질화막 40: 트랜치
50 및 120: 산화막
60: 리세스 80: 제 1 질화막
90: 제 1 스페이서 100: 제 2 스페이서
110: 질화막 130: 보더레스 콘택홀
상술한 목적을 달성하기 위한 본 발명에 따른 보더레스 콘택홀 형성방법은 반도체 기판 상부에 패드 산화막 및 패드 질화막을 형성한 후 소자 분리 영역의 반도체 기판 일부를 제거하여 트랜치를 형성하는 단계;
상기 트랜치를 포함한 전체 구조 상부에 산화막을 형성하는 단계;
상기 패드 질화막이 노출되도록 평탄화 공정을 실시하여 소자 분리막을 형성하는 단계;
상기 패드 산화막을 제거한 후 상기 트랜치 내에 잔류하는 상기 산화막의 일부를 식각 공정에 의해 제거하여 리세스를 형성하는 단계;
상기 리세스 측벽에 스페이서를 형성하는 단계;
상기 소자 분리막을 포함한 전체 구조 상부에 절연막 및 산화막을 형성하는 단계;
상기 소자 분리막 주변의 상기 절연막 및 질화막의 일부를 제거하여 보더레스 콘택 홀을 형성하는 단계를 포함하여 이루어진다
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3a를 참조하면, 반도체 기판(10)상부에 패드 산화막(20)및 패드 질화막(30)을 형성한 후 소자 분리 영역의 반도체 기판 일부를 제거하여 트랜치(40)를 형성한다. 트랜치(40)가 형성된 전체구조 상부에 산화막(50)이 형성된다.
도 3b를 참조하면, 화학적 기계적 연마 공정을 이용하여 패드 질화막(30)이 노출될 때 까지 평탄화 공정을 실시하여 소자 분리막을 형성한다. 이후, HF등이 포함된 산화막 식각 용액을 이용한 습식 식각 또는 건식 식각 공정에 의해 잔류하는산화막(50)의 일부 예들 들어 500~3500Å의 두께를 제거하여 얕은 리세스(60)를 형성한다.
도 3c는 H3PO4등이 포함된 용액으로 패드 질화막(30)을 제거한 상태의 단면도이고, 도 3d는 보더레스 콘택홀을 형성하기 위한 건식 식각시 소자분리막으로의 침투를 막기 위해 제 1 질화막(80)을 50~1000Å의 두께로 형성한 상태의 단면도이다.
도 3e는 CxHyFz(x, y, z는 0 또는 자연수)를 기본으로 하고, O2및 Ar가스등을 첨가한 건식 식각 공정을 진행하여 제 1 스페이서(90)를 형성한 상태의 단면도이다.
도 3f는 제 1 스페이서(90)의 두께를 적정화하기 위해 전체 구조 상부에 제 2 질화막(도시안됨)을 형성한 다음 도 3e와 같은 공정을 반복 적용하여 제 2 스페이서(100)를 형성한 상태의 단면도이다. 제 1 및 제 2 스페이서 형성 공정에 있어서, 질화막 대신에 질화산화막, 탄화막(SiC)등을 이용할 수도 있다. 또한, 제 1 및 제 2 스페이서 형성시 건식 식각만을 적용하지 않고 H3PO4등이 포함된 용액으로 습식-건식의 순, 또는 건식-습식의 순으로 진행할 수도 있다.
도 3g와 관련하여, 전체구조 상부에 하지막으로 질화막(110)을 형성하고 그 상부에 절연 막인 산화막(120)을 형성한다. 보더레스 콘택을 형성하기 위해 소자분리막 주변의 산화막(120)및 질화막(110)을 소정의 폭으로 제거하여 보더레스 콘택홀(130)을 형성한다. 산화막(130)대신에 이 산화막(130)보다 절연 상수가 큰 질화막 또는 질화산화막을 사용할 수 도 있다.
도 3g에 도시된 바와 같이, 보더레스 콘택홀이 소자 분리막 주변에 형성되더라도 제 1 및 제 2 스페이서(90 및 100)로 인해 보더레스 콘택홀이 반도체 기판으로 침입되는 것이 방지된다.
상술한 바와 같이 본 발명에 의하면, 절연막의 평탄화 정도와 관계없이 콘택홀 건식 식각을 여유롭게 진행 할 수 있으며, 얇은 질화막의 사용으로 트랜지스터의 특성 저하등도 억제 시킬 수 있다. 또한 도 3g에 도시된 바와 같이 소자 분리막의 트랜치 측벽을 따라 플러그가 형성되더라도 웰과 소스/드레인을 단선시킴 없이 안정적인 보더레스 콘택홀을 형성할 수 있다.

Claims (7)

  1. 반도체 기판 상부에 패드 산화막 및 패드 질화막을 형성한 후 소자 분리 영역의 반도체 기판 일부를 제거하여 트랜치를 형성하는 단계;
    상기 트랜치를 포함한 전체 구조 상부에 산화막을 형성하는 단계;
    상기 패드 질화막이 노출되도록 평탄화 공정을 실시하여 소자 분리막을 형성하는 단계;
    상기 패드 산화막을 제거한 후 상기 트랜치 내에 잔류하는 상기 산화막의 일부를 식각 공정에 의해 제거하여 리세스를 형성하는 단계;
    상기 리세스 측벽에 스페이서를 형성하는 단계;
    상기 소자 분리막을 포함한 전체 구조 상부에 절연막 및 산화막을 형성하는 단계;
    상기 소자 분리막 주변의 상기 절연막 및 질화막의 일부를 제거하여 보더레스 콘택 홀을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 보더레스 콘택홀 형성방법.
  2. 제 1 항에 있어서,
    상기 식각 공정은 HF등이 포함되 산화막 식각 용액을 이용한 습식 식각 또는 건식 식각 공정인 것을 특징으로 하는 보더레스 콘택홀 형성방법.
  3. 제 1항에 있어서,
    상기 패드 질화막은 H3PO4등이 포함된 용액을 이용하여 제거 되는 것을 특징으로 하는 보더레스 콘택홀 형성방법.
  4. 제 1항에 있어서,
    상기 스페이서는 제 1 및 제 2 스페이서로 이루어 지는데 상기 제 1 스페이서는 상기 리세스가 형성된 전체 구조 상부에 질화막, 질화산화막 및 탄화막 중 하나를 형성한 후 제 1 식각 공정을 진행하여 형성되며, 상기 제 2 스페이서는 상기 제 1 스페이서가 형성된 전체 구조 상부에 질화막, 질화산화막 및 탄화막 중 하나를 형성한 후 제 2 식각 공정을 진행하여 형성되는 것을 특징으로 하는 보더레스 콘택홀 형성 방법.
  5. 제 4항에 있어서,
    상기 제 1 및 제 2 식각 공정 각각은 건식 식각 공정인 것을 특징으로 하는 보더레스 콘택홀 형성방법.
  6. 제 4항에 있어서,
    상기 제 1 및 제 2 식각 공정 각각은 H3PO4등이 포함된 용액을 이용한 습식식각 및 건식 식각 공정인 것을 특징으로 하는 보더레스 콘택홀 형성방법.
  7. 제 1 항에 있어서,
    상기 절연막은 산화막, 질화막 및 질화산화막중의 하나 인 것을 특징으로 하는 보더레스 콘택 형성방법.
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