KR20050041430A - 반도체 소자의 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 24
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 150000004767 nitrides Chemical class 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 238000001312 dry etching Methods 0.000 claims abstract description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 15
- 238000005530 etching Methods 0.000 claims abstract description 15
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 15
- 239000010703 silicon Substances 0.000 claims abstract description 15
- 230000004888 barrier function Effects 0.000 claims abstract description 13
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 12
- 125000006850 spacer group Chemical group 0.000 claims abstract description 12
- 239000007789 gas Substances 0.000 claims description 60
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 6
- 125000005843 halogen group Chemical group 0.000 claims description 6
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 3
- 239000008239 natural water Substances 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 230000003247 decreasing effect Effects 0.000 claims description 2
- 230000000694 effects Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
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- Manufacturing & Machinery (AREA)
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Abstract
본 발명은 상승된 소오스 및 드레인 구조를 갖는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 실리콘 기판 상에 패드 산화막, 패드 질화막 및 필드 영역을 한정하는 감광막 패턴을 차례로 형성하는 단계; 상기 감광막 패턴을 식각 장벽으로 이용하여 상기 패드 질화막과 패드 산화막을 건식 식각하고, 상기 감광막 패턴을 제거하는 단계; 상기 식각 후 잔류된 패드 질화막을 식각 장벽으로 이용하여 상기 실리콘 기판을 건식 식각하여 트랜치를 형성하는 단계; 상기 트랜치를 포함한 기판 전면에 산화막을 형성한 후, 상기 잔류된 패드 질화막이 노출되는 시점까지 상기 산화막을 평탄화 시키는 단계; 상기 노출된 패드 질화막과 패드 산화막을 제거하는 단계; 상기 잔류된 산화막의 측벽에 스페이서를 형성하는 단계; 상기 잔류된 산화막 및 상기 스페이서를 식각 장벽으로 이용하여 상기 실리콘 기판의 액티브 영역을 리세스 시켜서 소오스 및 드레인 영역을 상승시키는 단계; 및 상기 상승된 소오스 및 드레인 영역 상의 기판 전면을 평탄화 시키는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 상승된 소오스 및 드레인(Elevated Source/Drain) 구조를 갖는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 집적도가 점점 증가함에 따라 소자를 구성하는 중요한 요소 중의 하나인 모스 전계효과 트랜지스터(MOSFET)의 크기 축소도 점점 가속화되고 있다. 이러한 크기 축소는 드레인 유기 장벽 감소(Drain Induced Barrier Lowering ; DIBL) 또는 펀치쓰루(Punch Through)와 같은 단채널 효과(Short Channel Effect)를 유발시켜 소자의 정상적인 동작을 방해하는 원인이 된다.
일반적으로 단채널 효과를 개선하기 위해서는 소오스 및 드레인 영역을 얇게 형성하는 얕은 접합(Shallow Junction)을 사용하고 있다.
그런데, 소오스 및 드레인 접합이 얕아지면서 기생 저항의 증가, 소자의 성능 저하의 문제가 발생할 뿐만 아니라 접합 깊이가 낮아지므로 후속 콘택홀 형성에 어려움이 있으며, 소오스 및 드레인 영역의 살리사이드(Salicide) 공정이 어려워지는 문제점이 발생한다.
이를 개선하기 위해서 상승된 소오스 및 드레인 구조를 갖는 모스 전계효과 트랜지스터가 제조되고 있다.
종래의 기술에 따른 상승된 소오스 및 드레인 구조를 갖는 반도체 소자의 제조방법은, 도면에 도시되어 있지는 않지만, 주로 선택적 에피택셜 성장(Selective Epitaxial Growth) 방법을 사용하여 소오스 및 드레인 영역에 에피층을 성장시킴으로써 효과적으로 얕은 접합을 형성시킨다.
그러나, 종래의 기술에서는 선택적 에피택셜 성장 방법의 사용 시 에피층을 선택적으로 형성시키는 공정에서의 제어가 어려울 뿐 더러, 쓰루풋(Through-put) 저하의 문제점이 발생된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 에피층 증착 두께 제어의 어려움과 쓰루풋 저하의 문제점을 지닌 선택적 에피택셜 성장 방법을 사용하지 않으면서 상승된 소오스 및 드레인 구조를 형성함으로써 얕은 접합을 형성하여 누설 전류를 줄이고, 단채널 효과를 감소시켜 저전력 및 고성능을 구현할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 실리콘 기판 상에 패드 산화막, 패드 질화막 및 필드 영역을 한정하는 감광막 패턴을 차례로 형성하는 단계; 상기 감광막 패턴을 식각 장벽으로 이용하여 상기 패드 질화막과 패드 산화막을 건식 식각하고, 상기 감광막 패턴을 제거하는 단계; 상기 식각 후 잔류된 패드 질화막을 식각 장벽으로 이용하여 상기 실리콘 기판을 건식 식각하여 트랜치를 형성하는 단계; 상기 트랜치를 포함한 기판 전면에 산화막을 형성한 후, 상기 잔류된 패드 질화막이 노출되는 시점까지 상기 산화막을 평탄화 시키는 단계; 상기 노출된 패드 질화막과 패드 산화막을 제거하는 단계; 상기 잔류된 산화막의 측벽에 스페이서를 형성하는 단계; 상기 잔류된 산화막 및 상기 스페이서를 식각 장벽으로 이용하여 상기 실리콘 기판의 액티브 영역을 리세스 시켜서 소오스 및 드레인 영역을 상승시키는 단계; 및 상기 상승된 소오스 및 드레인 영역 상의 기판 전면을 평탄화 시키는 단계를 포함한다.
여기서, 상기 패드 산화막을 20~500Å 두께로 형성하고, 상기 패드 질화막을 500~3000Å 두께로 형성한다. 그리고, 상기 패드 질화막과 패드 산화막의 건식 식각 시, 식각 가스로서 CxHyFz(x, y, z는 0, 또는, 자연수) 가스에 Cl2, HBr, O2, N2, Ar 및 He 가스 중 어느하나 이상의 가스를 첨가한 혼합 가스를 사용하며, 상기 트랜치 형성 시, 식각 가스로서 할로겐족 원소가 포함된 가스를 사용한다. 또한, 상기 산화막을 씨엠피하여 평탄화 시키거나, 상기 산화막을 CxHyFz 가스에 Ar, He 및 N2 가스 중 어느하나 이상의 가스를 첨가한 혼합 가스로 에치백하여 평탄화 시킨다. 그리고, 상기 패드 질화막은 인산 용액을 사용한 습식 식각 및 CxHyFz 가스를 사용한 건식 식각 중 어느하나를 실시하여 제거하며, 상기 CxHyFz 가스의 사용 시에, 상기 CxHyFz 가스의 y 및 z 중 어느하나 이상을 증가시키거나 x를 감소시켜서 C/F비를 낮추거나, 상기 CxHyFz 가스에 O2 가스를 첨가하여 C/F비를 낮춘다. 또한, 상기 스페이서를 1000~3000Å 두께로 형성하고, 상기 액티브 영역은 50~900Å 두께로 리세스 시키며, 상기 액티브 영역의 리세스 공정은 할로겐족 원소가 포함된 가스, O2, N2 및 Ar 가스 중 어느하나 이상의 가스를 사용하여 건식 식각한다. 그리고, 상기 상승된 소오스 및 드레인 영역 상의 기판 전면의 평탄화 시, HF 및 BOE 중 어느하나를 함유한 습식 용액을 사용한다. 또는, 상기 상승된 소오스 및 드레인 영역 상의 기판 전면의 평탄화 시, CxHyFz 가스에 Cl2, HBr, O2, N2, Ar 및 He 가스 중 어느하나 이상의 가스를 첨가한 혼합 가스로 건식 식각한다.
본 발명에 따르면, 종래의 선택적 에피택셜 성장 방법 대신에, 액티브 영역을 선택적으로 리세스(Recess) 시킴으로써 상기 액티브 영역에 비해 상대적으로 상승된 소오스 및 드레인 구조를 형성하여 저전력 및 고성능의 반도체 소자를 구현할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 도 1a에 도시된 바와 같이, 먼저, 실리콘 기판(21) 상에 패드 산화막(22), 패드 질화막(23) 및 필드 영역(미도시)을 한정하는 감광막 패턴(24)을 차례로 형성한다. 이 때, 상기 패드 산화막(22)을 20~500Å, 상기 패드 질화막(23)을 500~3000Å 두께로 형성한다. 한편, 도면에 도시되어 있지는 않지만, 상기 감광막 패턴(24)을 형성하기 전에, BARC(Bottom Anti Reflection Coating)막을 형성한다.
그런 다음, 도 1b에 도시된 바와 같이, 상기 감광막 패턴을 식각 장벽으로 이용하여 상기 패드 질화막(23)과 패드 산화막(22)을 건식 식각한 후, 상기 감광막 패턴을 제거한다. 여기서, 상기 패드 질화막(23)과 패드 산화막(22)의 건식 식각 시에, 식각 가스로서 CxHyFz(x, y, z는 0, 또는, 자연수) 가스에 Cl2, HBr, O2, N2, Ar 및 He 가스 중 어느하나 이상의 가스를 첨가한 혼합 가스를 사용한다.
그런 다음, 상기 잔류된 패드 질화막(23)을 식각 장벽으로 이용하여 상기 실리콘 기판(21)을 건식 식각하여 트랜치(25)를 형성한다. 이 때, 상기 실리콘 기판(21)의 식각 가스로서 Cl2, 또는, HBr 등의 할로겐 족 원소가 포함된 가스를 사용한다. 그런 다음, 도면에 도시되어 있지는 않지만, 상기 트랜치(25) 내부에 월 옥시데이션(Wall Oxidation) 및 트랜치 코너 라운딩(Corner Rounding) 공정을 차례로 실시하여 상기 건식 식각으로 인한 상기 트랜치(25) 내부의 손상(Damage)을 회복(Recovery)시킨다.
이어서, 도 1c에 도시된 바와 같이, 상기 트랜치(25)가 구비된 기판 전면에 산화막(미도시)을 형성하고 나서, 상기 잔류된 패드 질화막이 노출되는 시점까지 상기 산화막을 화학적 기계적 연마(Chemical Mechanical Polishing ; 이하, 씨엠피)하여 평탄화 시킨다. 이 때, 상기 씨엠피 후에 잔류된 산화막을 이하에서 산화막패턴(26)이라 명명하기로 한다. 여기서, 상기 씨엠피하는 대신에 CxHyFz 가스에 Ar, He 및 N2 가스 중 어느하나 이상의 가스를 첨가한 혼합가스를 사용하여 에치백(Etch Back)해도 된다.
그리고, 도 1d에 도시된 바와 같이, 상기 노출된 패드 질화막과 패드 산화막을 제거한다. 여기서, 상기 노출된 패드 질화막은 인산 등의 용액을 사용한 습식 식각 및 CxHyFz 가스를 사용한 건식 식각 중 어느하나를 실시하여 제거한다. 이 때, 상기 CxHyFz 가스의 사용 시에는 y, z를 증가시키거나 x를 감소시켜서 C/F 비(Ratio)를 낮추거나, 상기 CxHyFz 가스에 O2 가스를 첨가하여 상기 C/F 비를 낮춘다. 한편, 상기 O2 가스는 C와 쉽게 반응하게 되므로, F에 대한 C의 비율을 낮추어 준다. 이에, 상기 패드 질화막의 식각 선택비를 높일 수 있다.
그런 다음, 상기 산화막 패턴(26)의 측벽에 스페이서(27)를 형성한다. 이 때, 상기 스페이서(27)를 1000~3000Å 두께로 형성한다.
다음으로, 도 1e에 도시된 바와 같이, 상기 스페이서(27) 및 산화막 패턴(26)을 식각 장벽으로 이용하여 상기 실리콘 기판(21)의 액티브 영역(미도시)을 50~900Å 두께로 리세스 시켜서 상기 액티브 영역에 비해 상대적으로 소오스 및 드레인 영역(A)의 높이를 상승시킨다. 여기서, 상기 액티브 영역의 리세스 시 할로겐족 원소가 포함된 가스를 사용하거나, 스퍼터링(Sputtering) 효과를 유발하기 용이한 O2, N2 및 Ar 가스 중 어느하나 이상의 가스를 사용하여 건식 식각한다.
그 다음, 도 1f에 도시된 바와 같이, 상기 상승된 소오스 및 드레인 영역(A) 상의 기판 전면을 평탄화 시킨다. 이 때, 상기 평탄화 시에, HF 및 BOE 중 어느하나를 함유한 습식 용액을 사용한다. 또는, CxHyFz 가스에 Cl2, HBr, O2, N2, Ar 및 He 가스 중 어느하나 이상의 가스를 첨가한 혼합 가스로 건식 식각하여 상기 상승된 소오스 및 드레인 영역(A) 상의 기판 전면을 평탄화 시켜도 된다. 이 때, 상기 평탄화 공정 후 잔류된 산화막 패턴이 소자분리막(26a)이 된다. 이어서, 도면에 도시되어 있지는 않지만, 상기 리세스에 의한 실리콘 기판의 액티브 영역의 손상(Damage)을 회복(Recovery)시키기 위하여 열확산 및 습식 공정을 진행하여 기판 표면에 산화막을 형성 및 제거한다.
이와 같이 하면, 액티브 영역을 선택적으로 리세스 시킴으로써 상기 액티브 영역에 비해 상대적으로 상승된 소오스 및 드레인 구조를 형성하여 저전력 및 고성능의 반도체 소자를 구현할 수 있다.
이상에서와 같이, 본 발명은 에피층 증착 두께 제어의 어려움과 쓰루풋 저하 등의 문제점을 지닌 선택적 에피택셜 성장 방법을 사용하지 않는 대신에, 액티브 영역을 선택적으로 리세스 시킴으로써 상기 액티브 영역에 비해 상대적으로 상승된 소오스 및 드레인 구조를 형성할 수 있다. 따라서, 얕은 접합을 형성하여 누설 전류를 줄이고 단채널 효과를 감소시켜 저전력 및 고성능의 반도체 소자를 구현할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
-도면의 주요 부분에 대한 부호의 설명-
21 : 실리콘 기판 22 : 패드 산화막
23 : 패드 질화막 24 : 감광막 패턴
25 : 트랜치 26 : 산화막 패턴
26a : 소자분리막 27 : 스페이서
A : 소오스 및 드레인 영역
Claims (14)
- 실리콘 기판 상에 패드 산화막, 패드 질화막 및 필드 영역을 한정하는 감광막 패턴을 차례로 형성하는 단계;상기 감광막 패턴을 식각 장벽으로 이용하여 상기 패드 질화막과 패드 산화막을 건식 식각하고, 상기 감광막 패턴을 제거하는 단계;상기 식각 후 잔류된 패드 질화막을 식각 장벽으로 이용하여 상기 실리콘 기판을 건식 식각하여 트랜치를 형성하는 단계;상기 트랜치를 포함한 기판 전면에 산화막을 형성한 후, 상기 잔류된 패드 질화막이 노출되는 시점까지 상기 산화막을 평탄화 시키는 단계;상기 노출된 패드 질화막과 패드 산화막을 제거하는 단계;상기 잔류된 산화막의 측벽에 스페이서를 형성하는 단계;상기 잔류된 산화막 및 상기 스페이서를 식각 장벽으로 이용하여 상기 실리콘 기판의 액티브 영역을 리세스 시켜서 소오스 및 드레인 영역을 상승시키는 단계; 및상기 상승된 소오스 및 드레인 영역 상의 기판 전면을 평탄화 시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서, 상기 패드 산화막을 20~500Å 두께로 형성하고, 상기 패드 질화막을 500~3000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서, 상기 패드 질화막과 패드 산화막의 건식 식각 시, 식각 가스로서 CxHyFz(x, y, z는 0, 또는, 자연수) 가스에 Cl2, HBr, O2, N2, Ar 및 He 가스 중 어느하나 이상의 가스를 첨가한 혼합 가스를 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서, 상기 트랜치 형성 시, 식각 가스로서 할로겐족 원소가 포함된 가스를 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서, 상기 산화막을 씨엠피하여 평탄화 시키는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서, 상기 산화막을 CxHyFz 가스에 Ar, He 및 N2 가스 중 어느하나 이상의 가스를 첨가한 혼합 가스로 에치백하여 평탄화 시키는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서, 상기 노출된 패드 질화막은 인산 용액을 사용한 습식 식각 및 CxHyFz 가스를 사용한 건식 식각 중 어느하나를 실시하여 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7항에 있어서, 상기 CxHyFz 가스의 사용 시에, 상기 CxHyFz 가스의 y 및 z 중 어느하나 이상을 증가시키거나 x를 감소시켜서 C/F비를 낮추는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7항에 있어서, 상기 CxHyFz 가스의 사용 시에, 상기 CxHyFz 가스에 O2 가스를 첨가하여 C/F비를 낮추는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서, 상기 스페이서를 1000~3000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서, 상기 액티브 영역은 50~900Å 두께로 리세스 시키는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서, 상기 액티브 영역의 리세스 공정은 할로겐족 원소가 포함된 가스, O2, N2 및 Ar 가스 중 어느하나 이상의 가스를 사용하여 건식 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서, 상기 상승된 소오스 및 드레인 영역 상의 기판 전면의 평탄화 시, HF 및 BOE 중 어느하나를 함유한 습식 용액을 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서, 상기 상승된 소오스 및 드레인 영역 상의 기판 전면의 평탄화 시, CxHyFz 가스에 Cl2, HBr, O2, N2, Ar 및 He 가스 중 어느하나 이상의 가스를 첨가한 혼합 가스로 건식 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030076601A KR20050041430A (ko) | 2003-10-31 | 2003-10-31 | 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030076601A KR20050041430A (ko) | 2003-10-31 | 2003-10-31 | 반도체 소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050041430A true KR20050041430A (ko) | 2005-05-04 |
Family
ID=37242911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030076601A KR20050041430A (ko) | 2003-10-31 | 2003-10-31 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050041430A (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101067863B1 (ko) * | 2005-10-26 | 2011-09-27 | 주식회사 하이닉스반도체 | 미세 패턴 형성 방법 |
-
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- 2003-10-31 KR KR1020030076601A patent/KR20050041430A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR101067863B1 (ko) * | 2005-10-26 | 2011-09-27 | 주식회사 하이닉스반도체 | 미세 패턴 형성 방법 |
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| N231 | Notification of change of applicant | ||
| WITN | Withdrawal due to no request for examination |