KR20030001589A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 소자의 전기적 특성을 향상시키며 제조공정을 간소화하는데 적당한 반도체 소자의 제조방법에 관한 것으로, 제 1 영역과 제 2 영역으로 구분하는 소자 격리막을 포함하는 반도체 기판 상에 게이트 절연막을 형성하는 단계; 상기 제 1 영역의 게이트 절연막이 노출되도록 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 이용하여 상기 제 1 영역의 게이트 절연막을 소정두께로 식각하는 단계; 세정 후 어닐링하는 단계를 포함하여 형성함을 특징으로 한다.

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING OF SEMICONDUCTOR DEVICE}
본 발명은 듀얼 게이트 절연막을 갖는 반도체 소자의 제조방법에 관한 것으로, 특히 소자의 전기적 특성을 향상시키는데 적당한 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 트랜지스터는 반도체 기판에 필드(Field) 영역에 소자 격리막을형성한 후에 그 전면에 게이트 절연막 및 폴리실리콘층을 증착하고, 패터닝 공정으로 트랜지스터의 전극 역할을 하는 게이트 전극을 액티브(Active) 영역에 형성하며, 이 게이트 전극의 측면 부분의 반도체 기판에 이온을 주입하여 소오스 및 드레인 영역을 형성함으로써 트랜지스터로 사용할 수 있게 된다.
이러한 트랜지스터에서 게이트 절연막은 상부의 게이트 전극과 하부의 반도체 기판 사이를 전기적으로 절연하는 역할을 하는 것으로, 반도체 소자에서 전기적으로 전압이 높은 고전압 영역과 전압이 낮은 저전압 영역이 동시에 사용되는 듀얼 게이트 산화막을 갖는 트랜지스터에서는 고전압 영역의 게이트 산화막의 두께는 두껍게 형성하고, 저전압 영역에서는 게이트 산화막의 두께를 얇게 형성하여 적절하게 절연하도록 구성된다.
이하에서 첨부된 도면을 참조하여 종래 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래 반도체 소자의 제조방법을 나타낸 공정 단면도이다.
도 1a에 나타낸 바와 같이, 반도체 기판(1)에 저전압 영역인 제 1 영역과 고전압 영역인 제 2 영역으로 구분되도록 소자 격리막(2)을 형성하고, 상기 반도체 기판(1) 상에 열산화 방식을 이용하여 150Å정도 두께의 제 1 게이트 절연막(3)을 형성한다.
이어, 도 1b에 나타낸 바와 같이, 상기 제 1 게이트 절연막(3) 상에 감광막을 도포한 후, 제 2 영역에만 감광막이 남도록 패터닝하고, 상기 패터닝된감광막(4)을 마스크로 이용하여 제 1 영역의 제 1 게이트 절연막(3)을 제거한다.
그리고, 도 1c에 나타낸 바와 같이, 상기 감광막(4)을 제거한 후, 반도체 기판(1)의 전면에 50∼70Å 두께의 제 2 게이트 절연막(5)을 형성하여 제 1 영역에는 얇은 게이트 절연막을 형성하고, 제 2 영역에는 두꺼운 게이트 절연막을 형성한다.
도 1d에 나타낸 바와 같이, 제 1, 2 게이트 절연막(3)(5)이 증착된 반도체 기판(1)의 전면에 폴리실리콘층(6)을 증착하고, 상기 폴리실리콘층(6)을 선택적으로 제거하여 게이트 전극(7a)(7b)을 형성한다.
이후, 상기 게이트 전극(7a)(7b)상에 형성된 절연막(도시하지 않음)을 마스크로 이용하여 반도체 기판(1)의 표면내에 저농도 불순물을 이온주입한다.
이어, 열처리를 통해 주입된 이온의 활성화 및 확산을 일으킴으로써 LDD(Lightly Doped Drain)(도시하지 않음) 영역을 형성한다.
그리고, 상기 반도체 기판(1)의 전면에 절연물질을 증착한 후, 동일한 두께로 식각(etch)하여 상기 게이트 전극(7a)(7b)의 적층 구조의 양측면에 측벽 스페이서(10)을 형성한다.
이어, 상기 게이트 전극(7a)(7b) 상의 절연막(도시하지 않음) 및 측벽 스페이서(10)을 마스크로 이용하여 상기 반도체 기판(1)내에 고농도로 이온주입을 실시하여 상기 측벽 스페이서(10) 하측의 상기 반도체 기판(1) 표면내에 LDD 영역을 갖는 소오스 및 드레인(8)(9)을 형성한다.
이후, 고농도로 주입된 불순물 이온의 활성화 및 확산을 위하여 산화성 분위기에서의 열처리를 실시한다.
상기와 같은 종래의 듀얼 게이트 절연막의 제조방법은 반도체 기판(1)에 소자 격리막(2)을 형성한 후, 제 1 게이트 절연막(3)을 열공정으로 형성할 때 제 1 게이트 절연막(3)의 두께가 150Å의 두께로 비교적 두꺼워져 공정시간이 길어짐에 따라 그 하부에 있는 실리콘 기판내의 불순물 이온의 재분포를 초래할 뿐만 아니라 상기 제 1 게이트 절연막(3)을 형성한 후에 감광막을 적층하여 저전압 영역의 게이트 절연막을 건식식각으로 제거하는 공정에서 반도체 기판에 손상을 가하여 소자의 전기적 특성을 저하시키는 문제점을 지니고 있다.
또한, 고전압 영역의 게이트 절연막은 두차례에 걸쳐 형성되므로 고전압 영역의 게이트 절연막의 막질이 저하된다.
상기와 같은 종래의 반도체 소자의 제조방법은 다음과 같은 문제점이 있다.
열산화 방식을 이용한 게이트 절연막인 경우에는 20Å이하의 두께로 형성하기 어렵고, 질화 산화막으로 형성할 경우에는 어닐링 온도나 시간의 제약과 질소의 함량에 제한이 따른다.
또한, 고전압 영역은 게이트 절연막을 두 번 성장시켜야하므로 게이트 절연막의 막질이 저하되며 소자의 전기적 특성이 저하된다.
본 발명은 상기의 문제점을 해결하기 위한 것으로, 고전압 영역을 기준으로 게이트 절연막을 성장시킨 뒤 저전압 영역의 게이트 절연막을 일정두께로 제거함으로써, 소자의 전기적 특성을 향상시키고 공정을 간소화하는데 적당한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래 반도체 소자의 제조방법을 나타낸 공정 단면도
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정 단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 소자 격리막
23 : 게이트 절연막 24 : 감광막
25 : 폴리실리콘층 26a,26b : 게이트 전극
27 : 측벽 스페이서 28,29 : 소오스/드레인
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 제 1 영역과 제 2 영역으로 구분하는 소자 격리막을 포함하는 반도체 기판 상에 게이트 절연막을 형성하는 단계; 상기 제 1 영역의 게이트 절연막이 노출되도록 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 이용하여 상기 제 1 영역의 게이트 절연막을 소정두께로 식각하는 단계; 세정 후 어닐링하는 단계를 포함하여 형성함을 특징으로 한다.
이하 , 첨부도면을 참조하여 본 발명에 따른 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정 단면도이다.
도 2a에 나타낸 바와 같이, 반도체 기판(21)에 저전압 영역인 제 1 영역과 고전압 영역인 제 2 영역으로 구분되도록 소자 격리막(22)을 형성하고, 상기 반도체 기판(21) 상에 열산화 방식을 이용하여 52Å정도 두께의 게이트 절연막(23)을 형성한다.
이때, 상기 게이트 절연막(23)은 NO 또는 N2O의 가스를 이용한 어닐링 통해 질화 산화막으로 성장시키며, 50Å 두께의 게이트 절연막(23)을 형성하기 위해 2Å정도 더 두껍게 성장한다
이어, 도 2b에 나타낸 바와 같이, 상기 게이트 절연막(23) 상에 감광막을 도포한 후, 제 2 영역의 게이트 절연막(23) 상에만 감광막이 남도록 패터닝한다.
그리고, 상기 패터닝된 감광막(24)을 마스크로 이용하여 제 1 영역의 게이트 절연막(23)을 소정두께로 식각한다.
이때, 0.25Å/sec의 식각률을 갖는 100:1∼500:1의 묽은 불산(Hydroflouric Acid :HF)를 이용하여 140초 동안 진행하여 상기 제 1 영역의 게이트 절연막(23)을 17Å정도의 두께만 남도록 식각한다.
도 2c에 나타낸 바와 같이, O3DI(Deionized water), 또는 130℃에서 H2SO4상를 이용하거나 플라즈마 감광막 스트리퍼(Stripper)를 이용하여 감광막(24)을 제거한다.
이후, NH4OH + H2O2+ DI가 혼합된 암모니아수를 이용하여 50℃의 온도에서 10분 정도 세정하는 동시에 게이트 절연막(23)의 3Å 정도의 두께를 제거한다.
이때, 불산(HF)을 이용한 식각 공정으로 인한 제 1 영역의 게이트 절연막(23)의 거친 표면을 완화하면서 상기 제 1 영역의 게이트 절연막(23) 상에 화학 산화막(Chemical Oxide)(도시하지 않음)이 생성되며, 제 1 영역의 게이트 절연막(23)과 제 2 영역의 절연막(23)의 두께는 각각 14Å 및 49Å이 된다.
이어, 도 2d에 나타낸 바와 같이, 아르곤(Ar) 분위기에서 900℃의 온도로 30분간 어닐링하여 화학 산화막을 제거하는 동시에 상기 제 1 영역의 게이트 절연막(23)의 표면을 완화한다.
이후, 상기 게이트 절연막(23)의 전면에 폴리실리콘층(25)을 증착하고, 상기폴리실리콘층(25)을 선택적으로 제거하여 게이트 전극(26a)(26b)을 형성한다.
이후, 상기 게이트 전극(26a)(26b)상에 형성된 절연막(도시하지 않음)을 마스크로 이용하여 반도체 기판(21)의 표면내에 저농도 불순물을 이온주입한다.
이어, 열처리를 통해 주입된 이온의 활성화 및 확산을 일으킴으로써 LDD(Lightly Doped Drain)(도시하지 않음) 영역을 형성한다.
그리고, 상기 반도체 기판(21)의 전면에 절연물질을 증착한 후, 동일한 두께로 식각(etch)하여 상기 게이트 전극(26a)(26b)의 적층 구조의 양측면에 측벽 스페이서(27)을 형성한다.
이어, 상기 게이트 전극(26a)(26b) 상의 절연막(도시하지 않음) 및 측벽 스페이서(27)을 마스크로 이용하여 상기 반도체 기판(21)내에 고농도로 이온주입을 실시하여 상기 측벽 스페이서(27) 하측의 상기 반도체 기판(21) 표면내에 LDD 영역을 갖는 소오스 및 드레인(28)(29)을 형성한다.
이후, 고농도로 주입된 불순물 이온의 활성화 및 확산을 위하여 산화성 분위기에서의 열처리를 실시한다.
상기와 같은 본 발명의 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
고전압 영역을 기준으로 게이트 절연막을 성장시킨 후 저전압 영역의 게이트절연막의 일정두께를 제거함으로써, 저전압 영역에 초박막의 게이트 절연막을 형성할 수 있다.
또한, 게이트 절연막을 형성하는 과정에서 반도체 기판에 손상을 주지 않으므로 소자의 전기적 특성을 향상시킬 수 있으며, 한 번의 성장으로 게이트 절연막을 형성함으로써 공정을 간소화할 수 있다.

Claims (4)

  1. 제 1 영역과 제 2 영역으로 구분하는 소자 격리막을 포함하는 반도체 기판 상에 게이트 절연막을 형성하는 단계;
    상기 제 1 영역의 게이트 절연막이 노출되도록 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 이용하여 상기 제 1 영역의 게이트 절연막을 소정두께로 식각하는 단계;
    세정 후 어닐링하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 제 1 영역의 게이트 절연막을 100:1∼500:1의 묽은 불산(HF)를 이용하여 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, NH4OH을 이용하여 세정하는 동시에 상기 게이트 절연막을 소정두께로 제거하면서 화학 산화막을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서, Ar 분위기에서 900℃의 온도로 30분간 어닐링하는 것을특징으로 하는 반도체 소자의 제조방법.
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