KR20080063888A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 공정을 단순화하고, TAT(Turn Around Time)를 감소시켜 원가를 절감할 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 게이트 도전막과 게이트 금속막이 적층된 기판을 준비하는 단계와, 상기 게이트 도전막이 일정 두께로 잔류되도록 상기 게이트 금속막과 상기 게이트 도전막을 식각하는 단계와, 식각된 상기 게이트 금속막과 상기 게이트 도전막의 양측벽에 보호막을 형성하는 단계와, 상기 보호막을 식각 장벽층으로 하여 잔류된 상기 게이트 도전막을 식각하는 단계와, 잔류된 상기 게이트 도전막을 식각하는 단계와 동일 챔버 내에서 인-시튜 공정으로 산화공정을 실시하여 식각된 상기 게이트 도전막의 양측벽에 산화막을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
반도체 소자, 벌브형 리세스 채널, 게이트 라이트 산화, 인시튜

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE}
도 1a 내지 도 1f는 종래기술에 따른 반도체 소자의 제조방법을 도시한 공정 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 110 : 기판
11 : 게이트 산화막
12, 112 : 게이트 폴리실리콘막
13, 113 : 게이트 텅스텐막
14, 114 : 게이트 하드 마스크
15, 115 : 감광막 패턴
16, 116 : 캡핑 질화막
17, 117 : 산화막
111 : 게이트 절연막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 게이트 라인 식각공정시 실시되는 게이트 라이트 산화(gate light oxidation) 방법에 관한 것이다.
반도체 소자의 고집적화 및 소형화에 따라 선폭이 점점 감소하고 있는 바, 소자의 특성을 확보하기 위해 게이트 전극 물질로 저항이 낮은 텅스텐(W)과 같은 금속을 사용하게 되었다. 하지만, 금속을 전극 물질로 사용하는 경우 통상적으로 절연막으로 사용되는 산화막 증착공정시 고온과 산소 가스에 의해 이상 산화가 발생하게 된다. 따라서, 게이트 식각공정시 전극으로 사용되는 텅스텐의 이상 산화를 방지하기 위하여 얇은 질화막(이하, 캡핑 질화막(capping nitiride)이라 함)을 증착하게 되었다.
도 1a 내지 도 1f는 종래기술에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 공정 단면도이다. 여기서는 반도체 소자 중 일례로 벌브형 리세스 채널(bulb type recess channel)을 갖는 트랜지스터 제조방법에 대해 설명하기로 한다.
먼저, 도 1a에 도시된 바와 같이, 벌브형 트렌치가 형성된 기판(10)을 준비한다. 그런 다음, 벌브형 트렌치의 내부면을 따라 게이트 산화막(11)을 형성한 후 벌브형 트렌치가 매립되도록 기판(10) 상에 게이트 폴리실리콘막(12)을 형성한다. 그런 다음, 게이트 폴리실리콘막(12) 상에 게이트 텅스텐막(13)과 게이트 하드 마스크(14)를 형성한다. 그런 다음, 그 상부에 게이트 식각 마스크용 감광막 패턴(15)을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 감광막 패턴(15, 도 1a참조)으로 게이트 하드 마스크(14)를 식각한 후 감광막 패턴(15)을 스트립(strip) 공정을 실시하여 제거한다.
이어서, 도 1c에 도시된 바와 같이, 게이트 하드 마스크(14)를 식각 마스크로 이용하여 게이트 텅스텐막(13)과 게이트 폴리실리콘막(12)을 식각한다. 이때, 게이트 폴리실리콘막(12)은 일부만 식각하고, 일정 두께는 그대로 잔류되도록 한다.
이어서, 도 1d에 도시된 바와 같이, 식각된 게이트 텅스텐막(13)과 게이트 폴리실리콘막(12)의 양측벽에 캡핑 질화막(16)을 형성한다.
이어서, 도 1e에 도시된 바와 같이, 캡핑 질화막(16)을 식각 장벽층으로 하여 일정 두께로 잔류된 게이트 폴리실리콘막(12)을 식각한다.
이어서, 도 1f에 도시된 바와 같이, 캡핑 질화막(16) 하부로 노출되는 게이트 폴리실리콘막(12)의 양측벽에 대해 게이트 라이트 산화공정을 실시하여 산화막(17)을 형성한다.
상기에서 설명한 바와 같이, 종래기술에 따른 반도체 소자의 제조방법에서는 게이트 식각공정시 게이트 텅스텐막(13)의 이상 산화를 방지하기 위해 캡핑 질화 막(16)을 형성하기 때문에 후속 게이트 라이트 산화공정에 영향을 최소화하기 위해 게이트 식각공정을 한번의 식각공정으로 진행하는 것이 아니라, 두 번의 식각공정으로 진행한다. 게이트 라이트 산화공정은 게이트 식각공정시 손상된 부위를 보상해주는 한편, 게이트 하부에서의 열 전자(hot electron)에 의한 열화를 방지할 수 있다.
그러나, 상기한 종래기술에 따른 반도체 소자의 제조방법에서는 게이트 식각공정을 두 번에 걸쳐 실시한 후 다시 게이트 라이트 산화공정을 진행함에 따라 공정이 복잡해지고, TAT(Turn Around Time)가 증가되어 제조 단가가 증가하는 문제가 발생된다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 공정을 단순화하고, TAT를 감소시켜 원가를 절감할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 게이트 도전막과 게이트 금속막이 적층된 기판을 준비하는 단계와, 상기 게이트 도전막이 일정 두께로 잔류되도록 상기 게이트 금속막과 상기 게이트 도전막을 식각하는 단계와, 식각된 상기 게이트 금속막과 상기 게이트 도전막의 양측벽에 보호막을 형성하는 단계 와, 상기 보호막을 식각 장벽층으로 하여 잔류된 상기 게이트 도전막을 식각하는 단계와, 잔류된 상기 게이트 도전막을 식각하는 단계와 동일 챔버 내에서 인-시튜 공정으로 산화공정을 실시하여 식각된 상기 게이트 도전막의 양측벽에 산화막을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 도면번호(참조번호)로 표시된 부분은 동일한 요소들을 나타낸다.
실시예
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 벌브형 리세스 채널 게이트 구조를 갖는 트랜지스터의 공정 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(110) 내에 소자 분리막(미도시)을 형성한다. 이때, 소자 분리막은 STI(Shallow Trench Isolation) 공정을 이용하여 HDP(High Density Plasma) 또는 SOD(Spin On Dielectric)와의 적층 구조로 형성한다.
이어서, 반도체 기판(110)을 식각하여 벌브형 리세스 트렌치(미도시)를 형성한다.
이어서, 벌브형 리세스 트렌치의 내부면에 게이트 절연막(111)을 형성한다. 이때, 게이트 절연막(111)은 습식산화, 건식산화 또는 라디컬(radical) 산화공정을 실시하여 실리콘산화막(SiO2)으로 형성하거나, 실리콘산화막 내에 질화층이 개재된 구조로 형성할 수 있다.
이어서, 벌브형 리세스 트렌치가 매립되도록 기판(110) 상에 게이트 도전막으로 폴리실리콘막(113)을 형성한다. 이때, 폴리실리콘막(113)은 불순물이 도핑된 도프트(doped) 폴리실리콘막 또는 불순물이 도핑되지 않은 언도프트(un-doped) 폴리실리콘막으로 형성한다. 예컨대, 언도프트 폴리실리콘막은 SiH4를 소스 가스(source gas)로 이용한 LPCVD(Low Pressure Chemical Vapor Deposition) 공정을 이용하여 형성한다.
이어서, 폴리실리콘막(113) 상에 게이트 금속막으로 텅스텐막(113)을 형성한다. 여기서, 게이트 금속막은 텅스텐막으로 한정되는 것은 아니며, 텅스텐/텅스텐실리사이드층 또는 텅스텐/텅스텐질화막/텅스텐실리사이드층 적층 구조로 형성할 수도 있다. 또한, 텅스텐막 대신에 전이 금속 또는 희토류 금속, 또는 이들의 합금막 또는 이들이 적층된 적층막, 또는 이들이 질화막 또는 실리사이드층으로 형성할 수도 있다.
이어서, 텅스텐막(113) 상에 게이트 하드 마스크(114)를 형성한다. 이때, 게 이트 하드 마스크(114)는 질화막 또는 산화질화막으로 형성한다. 예컨대, SiN, Si3N4, SiON으로 형성한다.
이어서, 게이트 하드 마스크(114) 상에 게이트 식각 마스크로 감광막 패턴(115)을 형성한다.
이어서, 도 2b에 도시된 바와 같이, 감광막 패턴(115, 도 2a참조)을 식각 마스크로 게이트 하드 마스크(114)를 식각한다. 예컨대, 식각공정은 RIE(Reactive Ion beam Etching) 또는 MERIE(Magnetically Enhanced RIE) 공정과 같은 건식방식으로 실시한다.
이어서, 감광막 패턴(115)을 제거한다.
이어서, 도 2c에 도시된 바와 같이, 게이트 하드 마스크(114)를 식각 장벽층으로 하여 텅스텐막(113)과 폴리실리콘막(112)을 식각한다. 이때, 폴리실리콘막(112)은 기판(110) 상부에서 일정 두께로 잔류되도록 일부만 식각한다. 여기서, 식각공정은 RIE 또는 MERIE 장비를 이용하여 Cl2 또는 HBr 및 O2를 이용하여 실시한다.
이어서, 도 2d에 도시된 바와 같이, 식각된 텅스텐막(113)과 폴리실리콘막(112)의 양측벽에 보호막으로 캡핑 질화막(116)을 형성한다. 예컨대, 캡핑 질화막(116)은 LPCVD 공정을 이용하여 SiN 또는 Si3N4 형성한다.
이어서, 도 2e에 도시된 바와 같이, 도 2c에서 사용된 식각장비를 그대로 이용하고, 캡핑 질화막(116)을 식각 장벽층으로 이용하여 잔류된 폴리실리콘막(112) 을 식각한다.
이어서, 잔류된 폴리실리콘막(112) 식각 장비 내에서 인-시튜(in-situ)로 게이트 라이트 산화공정을 실시하여 식각된 폴리실리콘막(112)의 양측벽에 30~60Å 정도의 두께로 산화막(117)을 형성한다. 이때, 게이트 라이트 산화공정은 종래기술에서와 같이 퍼니스(furnace) 장비를 이용한 열처리 공정으로 실시하는 것이 아니라, 식각 장비 내에 산화에 효과적인 O2, N2 및 CF4 가스를 주입하여 실시한다. 여기서, O2의 유입량은 200~300sccm, N2의 유입량은 20~30sccm, CF4의 유입량은 10~20sccm으로 한다. 또한, 바이어스 파워(bias power)는 사용하지 않고, 소스 파워(source power)만을 이용하여 식각 장비의 챔버 내부에 플라즈마를 여기시켜 실시한다.
상기에서 설명한 바와 같이, 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 게이트 식각공정 후 게이트 폴리실리콘막의 양측벽을 산화시키는 게이트 라이트 산화공정을 게이트 식각 장비 를 이용하여 인-시튜로 실시함으로써 종래기술과 같이 퍼니스 장비를 이용한 게이트 라이트 산화공정에 비해 공정을 단순화시킬 수 있으며, 이를 통해 TAT를 감소시켜 원가를 절감할 수 있다.

Claims (8)

  1. 게이트 도전막과 게이트 금속막이 적층된 기판을 준비하는 단계;
    상기 게이트 도전막이 일정 두께로 잔류되도록 상기 게이트 금속막과 상기 게이트 도전막을 식각하는 단계;
    식각된 상기 게이트 금속막과 상기 게이트 도전막의 양측벽에 보호막을 형성하는 단계;
    상기 보호막을 식각 장벽층으로 하여 잔류된 상기 게이트 도전막을 식각하는 단계; 및
    잔류된 상기 게이트 도전막을 식각하는 단계와 동일 챔버 내에서 인-시튜 공정으로 산화공정을 실시하여 식각된 상기 게이트 도전막의 양측벽에 산화막을 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 산화공정은 O2, N2 및 CF4 가스를 이용하여 실시하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 O2 가스의 유량은 200~300sccm으로 하고, 상기 N2 가스의 유량은 20~30sccm으로 하며, 상기 CF4가스의 유량은 10~20sccm으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 산화막은 30~60Å의 두께로 형성하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 게이트 도전막을 식각하는 단계는 RIE(Reactive Ion beam Etching) 또는 MERIE(Magnetically Enhanced RIE) 장비를 이용하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 게이트 도전막은 폴리실리콘막으로 형성하고, 상기 게이트 금속막은 텅스텐막으로 형성하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 게이트 금속막을 형성하는 단계 후, 상기 게이트 금속막 상에 게이트 하드 마스크를 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 보호막은 질화막으로 형성하는 반도체 소자의 제조방법.
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