KR101194381B1 - 반도체 장치 제조 방법 - Google Patents

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Abstract

본 발명은 게이트 패턴의 경사 프로파일을 개선하고, 게이트 패턴의 측벽보호막의 손실을 방지하여, 게이트 패턴과 랜딩 플러그 콘택 간의 브릿지를 방지 및 자기정렬콘택 패일을 개선하는 반도체 장치 제조 방법을 제공하기 위한 것으로, 기판 상에 폴리실리콘층, 배리어 금속층 및 전극용 도전층을 형성하는 단계; 상기 전극용 도전층 상에 게이트 하드마스크를 형성하는 단계; 상기 게이트 하드마스크를 식각장벽으로 상기 전극용 도전층 및 배리어 금속층을 식각하여 상기 게이트 하드마스크의 선폭보다 작은 선폭을 갖는 배리어 금속전극 및 금속 게이트 전극을 형성하는 단계; 상기 폴리실리콘층을 식각하여 폴리실리콘전극, 배리어 금속전극, 금속 게이트 전극 및 게이트 하드마스크가 적층된 게이트 패턴을 형성하는 단계; 상기 게이트 패턴을 포함하는 전체구조의 단차를 따라 게이트 스페이서를 형성하는 단계; 상기 게이트 스페이서 상에 상기 게이트 패턴 사이를 매립하는 절연막을 형성하는 단계; 상기 절연막을 식각하여 상기 게이트 패턴 사이에 콘택 홀을 형성하는 단계; 상기 콘택 홀에 도전물질을 매립하여 랜딩 플러그 콘택을 형성하는 단계를 포함한다.
게이트 패턴, 콘택홀, 브릿지

Description

반도체 장치 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 장치의 게이트 패턴 및 랜딩 플러그 콘택 제조 방법에 관한 것이다.
게이트 전극의 저항 감소를 위해 금속 게이트 전극을 적용하고 있다. 금속 게이트 전극 적용시 금속 전극과 폴리 실리콘 전극 사이에 저항 개선용으로 여러 금속 화합물의 막질을 증착하여 금속 게이트를 적용하고 있다. 이러한, 여러층의 금속 게이트 형성시에 각 박막 물질의 식각률(Etch rate)의 차이 및 특성 차이에 의해서 경사 프로파일(Slope Profile)을 갖는 게이트가 형성되는 문제점이 있다.
도 1a 및 도 1b는 게이트의 경사 프로파일 및 이의 분포를 나타내는 사진이다.
도 1a를 참조하면, 금속 게이트 전극의 경사 프로파일을 확인할 수 있다.
또한, 도 1b에 도시된 바와 같이, 이러한 경사 프로파일은 웨이퍼(Wafer)의 에지(Edge) 부분에서 많이 발생함을 확인할 수 있다.
위와 같은, 경사 프로파일은 게이트의 선폭을 증가시키고, 이로 인해 후속 랜딩 플러그 콘택(Landing Plug Contact) 형성을 위한 자기정렬콘택 식각(Self Aligned Contact Etch) 공정에서 게이트의 측벽 보호를 위한 측벽보호막을 손상시키며, 이로 인해 금속 게이트 전극의 일부가 드러나는 문제점이 있다. 자기정렬콘택 식각은 마스크 공정없이 산화막과 질화막의 식각선택비를 이용하여 비등방성식각을 진행함으로써 콘택을 형성하는 공정으로, 마스크로 식각영역을 정의하는 것이 아니기 때문에 게이트에 경사 프로파일이 발생할 경우, 수직 프로파일보다 더 많은 식각 및 손실이 발생하게 된다.
더욱이, 측벽보호막의 손실로 인해 드러난 금속 게이트 전극이 후속 랜딩 플러그 콘택과의 브릿지(Bridge)를 유발시켜 자기정렬콘택 패일(SAC Fail)이 발생하는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 게이트 패턴의 경사 프로파일을 개선하는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.
또 다른 목적으로, 게이트 패턴의 측벽보호막의 손실을 방지하는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.
또 다른 목적으로, 게이트 패턴과 랜딩 플러그 콘택 간의 브릿지를 방지하여 자기정렬콘택 패일을 개선하는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치 제조 방법은 기판 상에 폴리실리콘층, 배리어 금속층 및 전극용 도전층을 형성하는 단계; 상기 전극용 도전층 상에 게이트 하드마스크를 형성하는 단계; 상기 게이트 하드마스크를 식각장벽으로 상기 전극용 도전층 및 배리어 금속층을 식각하여 상기 게이트 하드마스크의 선폭보다 작은 선폭을 갖는 배리어 금속전극 및 금속 게이트 전극을 형성하는 단계; 상기 폴리실리콘층을 식각하여 폴리실리콘전극, 배리어 금속전극, 금속 게이트 전극 및 게이트 하드마스크가 적층된 게이트 패턴을 형성하는 단계; 상기 게이트 패턴을 포함하는 전체구조의 단차를 따라 게이트 스페이서를 형성하는 단계; 상 기 게이트 스페이서 상에 상기 게이트 패턴 사이를 매립하는 절연막을 형성하는 단계; 상기 절연막을 식각하여 상기 게이트 패턴 사이에 콘택 홀을 형성하는 단계; 상기 콘택 홀에 도전물질을 매립하여 랜딩 플러그 콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 금속 게이트 전극은 텅스텐이고, 상기 배리어 금속전극은 티타늄막, 텅스텐질화막 및 텅스텐실리사이드의 적층구조인 것을 특징으로 한다.
또한, 상기 배리어 금속전극 및 금속 게이트 전극을 형성하는 단계는, 등방성 식각으로 진행하되, MERIE(Magnetically Enhanced Reactive Ion Beam Etching) 장비에서 플라즈마 식각으로 진행하고, 플라즈마 형성시 자속(Magnetic Field Flux)을 0G로 유지하는 것을 특징으로 한다.
또한, 상기 장비 내의 바텀 전극의 온도를 90℃로 유지하고, 바이어스 파워를 40w로 인가하며, 마이크로 웨이브 파워를 800Ｗ로 인가하고, 압력을 4mTorr로 유지하여 진행하는 것을 특징으로 한다.
또한, 상기 폴리실리콘을 식각하는 단계는, 비등방성 식각으로 진행하되, 상기 비등방성 식각은 NF3, SF6, Cl2, N2 및 He의 혼합가스를 사용하며, 상기 폴리실리콘을 식각하는 단계 후, 트리밍 공정을 진행하는 단계를 더 포함하고, 상기 트리밍 공정은 Cl2, N2 및 He의 혼합가스를 사용하는 것을 특징으로 한다.
또한, 상기 게이트 스페이서는 질화막이고, 상기 절연막은 산화막이며, 상기 콘택 홀을 형성하는 단계는, 자기정렬콘택 식각으로 진행하는 것을 특징으로 한다.
상술한 본 발명의 반도체 장치 제조 방법은 등방성 식각을 이용하여 게이트 패턴을 수직 프로파일로 형성함으로써, 게이트 스페이서의 손실을 방지하는 효과가 있다.
따라서, 금속 게이트 전극의 노출을 방지하여, 랜딩 플러그 콘택과 금속 게이트 전극 간의 브릿지를 방지하며, 결과적으로 자기정렬콘택 패일을 개선하는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 기판(10) 상에 폴리실리콘층(11)을 형성한다. 기판(10)은 소자분리막(Isolation) 및 웰(Wall) 등의 소정공정이 완료된 기판이며, 폴리실리콘층(11)을 형성하기 전에 기판(10) 상에 게이트 절연막(도시생략)을 형성한다. 폴리실리콘층(11)은 게이트 전극으로 사용하기 위한 것으로, NMOS 형성시 폴리실리콘층(11)에 N형 불순물(예컨대, 인(P) 또는 비소(As))를 이온주입하고, PMOS 형성시 폴리실리콘층(11)에 P형 불순물(예컨대, 보론(Boron))을 이온주입하여 도프 드 폴리실리콘(Doped Poly Silicon)으로 형성할 수 있다.
이어서, 폴리실리콘층(11) 상에 배리어 금속층(12) 및 전극용 금속층(13)을 형성한다. 배리어 금속층(12)은 전극용 금속층(13)과 폴리실리콘층(11) 사이의 계면 저항을 개선하고, 전극용 금속층(13)의 확산을 방지하기 위한 것으로, 폴리실리콘층(11) 상에 티타늄막(Ti), 텅스텐질화막(WN) 및 텅스텐실리사이드(WSi)의 적층구조로 형성할 수 있다. 전극용 금속층(13)은 게이트 패턴의 저항 감소를 위해 형성하는 것으로, 비저항이 낮은 금속으로 형성하며, 바람직하게 텅스텐(W)막으로 형성한다.
이어서, 전극용 금속층(13) 상에 게이트 하드마스크(14) 및 제1마스크 패턴(15)을 형성한다. 게이트 하드마스크(14)는 후속 게이트 전극의 보호 및 게이트 패턴 형성시 식각장벽 역할을 하기 위한 것이다. 게이트 하드마스크(14)는 전극용 금속층(13) 상에 하드마스크층을 형성하고, 하드마스크층 상에 게이트 패턴 예정영역을 정의하는 제1마스크 패턴(15)을 형성한 후, 제1마스크 패턴(15)을 식각장벽으로 식각을 진행하여 형성할 수 있다. 게이트 하드마스크(14)는 절연물질로 형성하며, 질화막으로 형성하는 것이 바람직하다.
도 2b에 도시된 바와 같이, 제1마스크 패턴(15)을 제거한다. 제1마스크 패턴(15)이 감광막 또는 비정질 카본인 경우, 건식식각으로 제거하며, 건식식각은 산소 스트립공정으로 진행할 수 있다.
이어서, 게이트 하드마스크(14)를 식각장벽으로 전극용 금속층(13, 도 2a 참조) 및 배리어 금속층(12, 도 2a 참조)을 식각하여 배리어 금속전극(12A) 및 금속 게이트 전극(13A)을 형성한다.
배리어 금속전극(12A) 및 금속 게이트 전극(13A)을 형성하기 위해서는 텅스텐막, 텅스텐실리사이드, 텅스텐질화막 및 티타늄막 적층된 총 5개의 박막을 식각해야 하며, 이때, 특성이 서로 다른 각 막의 식각률 차이에 의해 경사 프로파일이 발생할 수 있다.
따라서, 본 발명에서는 식각 조건을 변경하여 각 박막 물질의 식각차이를 최소화하며, 특히, 배리어 금속전극(12A) 및 금속 게이트 전극(13A)의 경사 프로파일을 줄이고, 상부의 게이트 하드마스크(14)의 선폭보다 좁은 선폭을 갖도록 식각을 진행한다.
이를 위해, 전극용 금속층(13, 도 2a 참조) 및 배리어 금속층(12, 도 2a 참조)은 메인식각과 과도식각을 진행하되, 메인식각은 등방성 식각공정으로 진행하는 것이 바람직하다. 등방성 식각공정을 진행함으로써 전극용 금속층(13, 도 2a 참조) 및 배리어 금속층(12, 도 2a 참조)의 측벽을 식각하여 수직 프로파일을 형성하고, 상부 게이트 하드마스크(14)의 선폭보다 좁은 선폭을 갖는 배리어 금속전극(12A) 및 금속 게이트 전극(13A)을 형성할 수 있다.
등방성 식각공정은 MERIE(Magnetically Enhanced Reactive Ion Beam Etching) 장비에서 플라즈마 식각으로 진행한다. 이때, 플라즈마 형성시 자속(Magnetic Field Flux)을 0G로 유지하여 2차 전자의 이온화 확률을 감소시킨다. 이로써 절연물의 본딩(Bonding)을 깨는 속도를 낮추어 등방성 식각을 유도할 수 있으며, 이에 따라 네가티브 경사(Negative Slope)를 유도할 수 있다.
또한, 챔버 내의 바텀 전극(Bottom Electrode)의 온도를 동시에 증가시킴으로써 식각특성을 증가시킬 수 있다. 온도는 종래 대비 적어도 10도 이상 증가시키는 것이 바람직하며 예컨대, 종래 75℃의 온도에서 90℃로 증가시킨다. 이렇듯, 온도가 증가함에 따라, 금속 게이트 전극(13A) 및 배리어 금속전극(12A)의 경사 프로파일이 감소되고, 언더컷(Under Cut)이 유발되어 수직 프로파일의 식각이 유도된다.
또한, 바이어스 파워(Bias Power)를 종래 대비 감소시키고, 마이크로웨이브파워 및 압력을 종래 대비 증가시켜 등방성 식각특성을 강화시킬 수 있다. 예컨대, 종래 70Ｗ의 바이어스파워를 40Ｗ로 감소시키고, 마이크로 웨이브 파워(Micro Wave Power)는 종래 600Ｗ에서 900Ｗ로 증가시킨다. 또한, 압력은 2.5mTorr에서 4mTorr로 증가시킨다. 이렇듯, 바이어스 파워를 감소시키고, 마이크로웨이브 파워 및 압력을 종래 대비 증가시면 등방성 식각특성이 강화되며, 특히 압력의 경우 식각가스의 자유이동거리(Mean Free Path)가 감소되고, 입자의 스캐터링(Scattering) 효과가 증가되어 등방성 식각특성을 더욱 강화시킬 수 있다. 따라서, 금속 게이트 전극(13A) 및 배리어 금속전극(12A)의 언더컷을 유발할 수 있다.
위와 같이, 등방성 식각공정을 이용하여 금속 게이트 전극(13A) 및 배리어 금속전극(12A)을 게이트 하드마스크(14)의 선폭보다 작은 선폭을 갖도록 식각하며, 경사 프로파일을 개선하고 수직 프로파일로 식각함으로써, 하부 폴리실리콘층(11) 식각시에도 게이트 패턴의 하부 선폭이 증가되는 것을 방지할 수 있다.
도 2c에 도시된 바와 같이, 폴리실리콘층(11, 도 2b 참조)을 식각한다. 따라 서, 폴리실리콘전극(11A), 배리어 금속전극(12A), 금속 게이트 전극(13A) 및 게이트 하드마스크(14)가 적층된 게이트 패턴(Gate Pattern)이 형성된다.
폴리실리콘층(11, 도 2b 참조)은 비등방성 식각으로 진행하며, NF3, SF6, Cl2, N2 및 He의 혼합가스를 사용하여 식각할 수 있다. 특히 NF3와 SF6 가스는 종래 대비 유량(Flow Ratio)을 증가시키는 것이 바람직하며, 예컨대 종래 대비 10sccm이 유량을 증가시킬 수 있다. 이렇듯, NF3와 SF6 가스의 유량을 증가시키면 여러 박막의 식각률 차이를 감소시키게 되며, 특히 불소(F)계 가스는 경사 프로파일이 가장 두드러지게 나타나는 텅스텐실리사이드의 경사 프로파일을 개선하는 기능이 있다. 따라서, 수직 프로파일을 갖는 게이트 패턴을 형성할 수 있다.
위와 같이, 등방성 식각을 이용하여 배리어 금속전극(12A) 및 금속 게이트 전극(13A)을 수직 프로파일로 식각하고 게이트 하드마스크(14)의 선폭보다 작은 선폭을 갖도록 형성함으로써, 폴리실리콘층(11, 도 2b 참조) 역시 수직 프로파일로 식각이 가능하며, 따라서 게이트 패턴 하부의 선폭이 증가되는 것을 방지할 수 있다.
이어서, 트리밍 공정(Trimming step)을 추가로 진행한다. 트리밍 공정은 폴리실리콘전극(11A)의 프로파일 개선을 위한 추가 공정으로, 폴리실리콘층(11, 도 2b 참조)의 식각과 동일 조건에서 진행하되, 파워 및 불소계가스(즉, NF3와 SF6 가스)를 포함하지 않는 조건으로 진행하는 것이 바람직하다. 즉, 트리밍 공정은 Cl2, N2 및 He의 혼합가스를 사용하여 진행한다. 이렇듯, 트리밍 공정을 진행하면 비활성 가스인 He와 N2에 의해 폴리실리콘전극(11A)의 측벽에 경사(Slope)가 더욱 개선된다.
도 2d에 도시된 바와 같이, 게이트 재산화(Gate Reoxidation) 공정을 진행하여 폴리실리콘전극(11A) 및 기판(16) 상에 재산화막(16)을 형성한다. 게이트 재산화 공정은 게이트 패턴의 에지(Edge)를 완만화하여 GIDL(Gate Induced Drain Leakage)의 방지, 전자(Hot Electoron)에 의한 열화 방지 및 게이트 패턴 형성시 식각에 의한 손상층을 보완하기 위한 것이다.
이어서, 게이트 패턴을 포함하는 기판 전면에 단차를 따라 게이트 스페이서(17)를 형성한다. 게이트 스페이서(17)는 게이트 패턴의 측벽 보호 및 후속 랜딩 플러그 콘택(Landing Plug Contact)과의 절연을 위한 것으로, 절연물질로 형성한다. 또한, 후속 랜딩 플러그 콘택시 식각정지 역할을 하기 때문에 후속 절연막(ILD;Inter Layer Dielectric)과 선택비를 갖는 물질로 형성하며, 바람직하게는 질화막으로 형성한다.
도 2e에 도시된 바와 같이, 게이트 스페이서(17) 상에 게이트 패턴 사이를 매립하는 절연막(18)을 형성한다. 절연막(18)은 게이트 패턴 간의 절연 및 상부 비트라인과의 층간절연을 위한 것으로, 산화막으로 형성하는 것이 바람직하다. 예컨대, 산화막은 게이트패턴 사이의 좁은 공간을 채우기 위하여 갭필(Gap Fill)특성이 좋은 BPSG(Boron Phosphorus Silicate Glass)을 포함한다.
이어서, 절연막(18) 상에 제2마스크 패턴(19)을 형성한다. 제2마스크 패턴(19)은 절연막(18) 상에 감광막을 코팅하고, 노광 및 현상으로 패터닝하여 형성할 수 있으며, 식각마진을 확보하기 위해 감광막 하부에 하드마스크층을 추가로 형성할 수 있다.
도 2f에 도시된 바와 같이, 절연막(18A), 게이트 스페이서(17A) 및 재산화막(16A)을 식각하여 기판(10)을 오픈시키는 콘택 홀(20)을 형성한다. 이때, 절연막(18A)의 식각은 자기정렬콘택 식각(Self Aligned Contact Etch)으로 진행하는 것이 바람직하다. 자기정렬콘택 식각은 반도체 소자의 고집적화에 따라 게이트 패턴 사이의 공간이 좁아지면서 해상도의 한계로 인해 콘택 홀 예정영역을 패터닝하기 어려운 문제를 감소시키기 위해 질화막과 산화막 간의 식각선택비를 이용하여 식각하는 공정이다.
자기정렬콘택 식각은 산화막 식각가스를 이용하여 진행하며, 예컨대 질화막에 대해 선택비가 높은 가스 즉, CHF3 및 C4F8의 혼합가스를 주식각가스로 사용하여 진행할 수 있다.
이때, 게이트 패턴 특히, 배리어 금속전극(12A) 및 금속 게이트 전극(13A)이 수직 프로파일을 갖고, 동시에 게이트 하드마스크(14)의 선폭보다 작은 선폭을 갖기 때문에 게이트 스페이서(17A)의 손실을 방지할 수 있으며, 따라서 게이트 스페이서의 손실에 의한 금속 게이트 전극(13A)의 노출을 방지할 수 있다.
도 2g에 도시된 바와 같이, 콘택 홀(20)에 도전물질을 매립하여 랜딩 플러그 콘택(21)을 형성한다. 자세히는, 콘택 홀(20)을 매립하는 도전물질을 매립한 후, 절연막(18A)의 상부가 드러나는 타겟을 평탄화 공정을 진행하여 랜딩 플러그 콘택(21)을 형성한다. 평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing) 공정으로 진행할 수 있다.
위와 같이, 등방성 식각을 이용하여 게이트 패턴을 수직 프로파일로 형성함으로써, 게이트하드마스크(14)와 금속 게이트 전극(13A) 간의 CD-Bias(Critical Dimension Bias)가 개선되며, 게이트 스페이서(17A)의 손실을 방지하여 금속 게이트 전극(13A)의 노출을 방지하고, 따라서 랜딩 플러그 콘택(21)과 금속 게이트 전극(13A) 간의 브릿지(Bridge)를 방지하여, 자기정렬콘택 패일을 개선하는 장점이 있다.
도 3은 본 발명의 실시예에 따른 반도체 소자의 게이트 패턴을 나타내는 TEM사진이다.
도 3에 도시된 바와 같이, 게이트 패턴에서 금속 게이트 전극이 수직 프로파일을 가지면서, 언더 컷으로 인해 게이트 하드마스크의 선폭보다 작은 선폭을 갖는 것을 확인할 수 있다.
한편, 본 발명의 실시예에서 게이트 패턴 형성방법에 대하여 한정된 조건을 예로 설명하고 있으나, 이는 실시예에 불과하며 주변환경에 따라 그 조건이 다양하게 변화될 수 있으며, 게이트 패턴 외에 반도체 장치의 패턴 제조 방법에 모두 응 용 가능하다.
이렇듯, 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 및 도 1b는 게이트의 경사 프로파일 및 이의 분포를 나타내는 사진,
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도,
도 3은 본 발명의 실시예에 따른 반도체 소자의 게이트 패턴을 나타내는 TEM사진.
* 도면의 주요한 부분에 대한 설명
10 : 기판 11 : 폴리실리콘층
12 : 배리어 금속층 13 : 전극용 금속층
14 : 게이트 하드마스크 15 : 제1마스크 패턴
16 : 재산화막 17 : 게이트 스페이서
18 : 절연막 19 : 제2마스크 패턴
20 : 콘택 홀 21 : 랜딩 플러그 콘택

Claims (14)

  1. 기판 상에 폴리실리콘층, 배리어 금속층 및 전극용 도전층을 형성하는 단계;
    상기 전극용 도전층 상에 게이트 하드마스크를 형성하는 단계;
    상기 게이트 하드마스크를 식각장벽으로 상기 전극용 도전층 및 배리어 금속층을 식각하여 상기 게이트 하드마스크의 선폭보다 작은 선폭을 갖는 배리어 금속전극 및 금속 게이트 전극을 형성하는 단계;
    상기 폴리실리콘층을 식각하여 폴리실리콘전극, 배리어 금속전극, 금속 게이트 전극 및 게이트 하드마스크가 적층된 게이트 패턴을 형성하는 단계;
    상기 폴리실리콘전극에 대한 트리밍 공정을 진행하는 단계;
    상기 게이트 패턴을 포함하는 전체구조의 단차를 따라 게이트 스페이서를 형성하는 단계;
    상기 게이트 스페이서 상에 상기 게이트 패턴 사이를 매립하는 절연막을 형성하는 단계;
    상기 절연막을 식각하여 상기 게이트 패턴 사이에 콘택 홀을 형성하는 단계; 및
    상기 콘택 홀에 도전물질을 매립하여 랜딩 플러그 콘택을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    상기 금속 게이트 전극은 텅스텐인 반도체 장치 제조 방법.
  3. 제1항에 있어서,
    상기 배리어 금속전극은 티타늄막, 텅스텐질화막 및 텅스텐실리사이드의 적층구조인 반도체 장치 제조 방법.
  4. 제2항 또는 제3항에 있어서,
    상기 배리어 금속전극 및 금속 게이트 전극을 형성하는 단계는,
    등방성 식각으로 진행하는 반도체 장치 제조 방법.
  5. 제4항에 있어서,
    상기 등방성 식각은,
    MERIE(Magnetically Enhanced Reactive Ion Beam Etching) 장비에서 플라즈마 식각으로 진행하는 반도체 장치 제조 방법.
  6. 제5항에 있어서,
    상기 등방성 식각은,
    플라즈마 형성시 자속(Magnetic Field Flux)을 0G로 유지하는 반도체 장치 제조 방법.
  7. 제5항에 있어서,
    상기 등방성 식각은,
    상기 MERIE 장비 내의 바텀 전극의 온도를 90℃로 유지하고, 바이어스 파워를 40w로 인가하며, 마이크로 웨이브 파워를 800Ｗ로 인가하고, 압력을 4mTorr로 유지하여 진행하는 반도체 장치 제조 방법.
  8. 제1항에 있어서,
    상기 폴리실리콘을 식각하는 단계는,
    비등방성 식각으로 진행하는 반도체 장치 제조 방법.
  9. 제8항에 있어서,
    상기 비등방성 식각은 NF3, SF6, Cl2, N2 및 He의 혼합가스를 사용하는 반도 체 장치 제조 방법.
  10. 삭제
  11. 제1항에 있어서,
    상기 트리밍 공정은 Cl2, N2 및 He의 혼합가스를 사용하는 반도체 장치 제조 방법.
  12. 제1항에 있어서,
    상기 게이트 스페이서는 질화막인 반도체 장치 제조 방법.
  13. 제1항에 있어서,
    상기 절연막은 산화막인 반도체 장치 제조 방법.
  14. 제12항 또는 제13항에 있어서,
    상기 콘택 홀을 형성하는 단계는,
    자기정렬콘택 식각으로 진행하는 반도체 장치 제조 방법.
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* Cited by examiner, † Cited by third party
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