KR20070052974A - 플래시메모리소자의 제조 방법 - Google Patents

플래시메모리소자의 제조 방법 Download PDF

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KR20070052974A
KR20070052974A KR1020050110826A KR20050110826A KR20070052974A KR 20070052974 A KR20070052974 A KR 20070052974A KR 1020050110826 A KR1020050110826 A KR 1020050110826A KR 20050110826 A KR20050110826 A KR 20050110826A KR 20070052974 A KR20070052974 A KR 20070052974A
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양기홍
한경식
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주식회사 하이닉스반도체
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Abstract

본 발명은 층간절연막의 화학적기계적연마(CMP) 공정시 캡핑질화막이 연마되어 주변회로영역에서 게이트라인의 탑부분이 어택받는 것을 방지할 수 있는 플래시메모리소자의 제조 방법을 제공하기 위한 것으로, 본 발명의 플래시메모리소자의 제조 방법은 반도체기판의 셀영역 상부에 밀도가 높은 게이트라인을 형성함과 동시에 주변회로영역 상부에 밀도가 낮은 게이트라인을 형성하는 단계; 상기 게이트라인을 포함한 전면에 버퍼막을 형성하는 단계; 상기 버퍼막 상에 질화막계 캡핑막과 실리콘계 캡핑막의 이중 구조로 된 캡핑막을 형성하는 단계; 상기 캡핑막을 포함한 전면에 층간절연막을 형성하는 단계; 및 고선택비슬러리를 이용한 화학적기계적연마를 통해 상기 실리콘계 캡핑막에서 연마가 정지될때까지 상기 층간절연막을 평탄화시키는 단계를 포함하고, 이와 같은 본 발명은 캡핑층을 질화막과 폴리실리콘막의 이중구조 또는 폴리실리콘막으로만 형성하여 층간절연막의 CMP 공정시 셀영역과 주변회로영역에서 모두 게이트라인의 어택이 발생하지 않도록 하여 험프 현상을 방지할 수 있는 효과가 있다.
플래시메모리소자, 캡핑질화막, CMP, 어택, 험프

Description

플래시메모리소자의 제조 방법{METHOD FOR MANUFACTURING FLASH MEMORY DEVICE}
도 1a 내지 도 1c는 종래기술에 따른 플래시메모리소자의 제조 방법을 간략히 도시한 도면이다.
도 2a는 종래기술에 따른 ILD CMP 공정후 셀영역의 상태를 나타낸 사진,
도 2b는 종래기술에 따른 ILD CMP 공정후 게이트라인의 높이가 높은 부분과 주변회로영역의 상태를 나타낸 사진,
도 3a 및 도 3b는 종래기술에 따른 수소유입으로 인해 발생된 험프를 나타낸 도면이
도 4a 내지 도 4c는 본 발명의 제1실시예에 따른 플래시메모리소자의 제조 방법을 도시한 공정 단면도이다.
도 5a는 캡핑층을 질화막의 단독으로만 형성한 경우의 CMP 공정후의 결과를 나타낸 사진,
도 5b는 캡핑층을 질화막과 제3폴리실리콘의 이중구조로 형성한 경우의 CMP 공정후의 결과를 나타낸 사진,
도 6a 내지 도 6c는 본 발명의 제2실시예에 따른 플래시메모리소자의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 32 : 소자분리막
33 : P웰 34 : N웰
35 : 게이트산화막 36 : 제1폴리실리콘막
37 : ONO막 38 : 제2폴리실리콘막
39 : 텅스텐실리사이드막 40 : SiON
41 : SiO2 42 : N- 불순물영역
43 : P+ 불순물영역 44 : 스페이서용 절연막
44a : 게이트스페이서 45 : 버퍼산화막
46 : 캡핑질화막 47 : 캡핑폴리실리콘막
48 : 층간절연막 100 : 캡핑폴리실리콘막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 층간절연막의 화학적기계적연마 공정시 험프 발생을 방지할 수 있는 플래시메모리소자의 제조 방법에 관한 것이다.
플래시메모리소자가 고집적화됨에 따라 소자 구현이 어려워 최근에는 공정개발에서 획기적으로 층간절연막의 CMP 공정시 고선택비슬러리(High Selective Slurry; HSS)를 이용하고 있다.
도 1a 내지 도 1c는 종래기술에 따른 플래시메모리소자의 제조 방법을 간략히 도시한 도면이다.
도 1a를 참조하면, 셀영역과 주변회로영역이 정의된 반도체기판(11)에 소자간 분리를 위한 소자분리막(12)을 형성한 후, 각각 웰 이온주입을 통해 p형웰(13)과 n형 웰(14)을 형성한다. 이때, p형 웰(13)은 셀영역에 NMOS 트랜지스터를 형성하기 위한 것이고, n형 웰(14)은 주변회로영역에 저전압 PMOS 트랜지스터(LVP Tr.)를 형성하기 위한 것이다.
이어서, 반도체기판(11) 상에 게이트산화막(15)을 형성한 후, 제1폴리실리콘막(16), ONO막(17), 제2폴리실리콘막(18), 텅스텐실리사이드막(19)과 SiON(20) 및 SiO2(21)을 차례로 적층한다.
이어서, SiO2(21), SiON(20), 텅스텐실리사이드막(19), 제2폴리실리콘막(18), ONO막(17) 및 제1폴리실리콘막(16)에 대해 게이트패터닝 공정을 진행하여 셀영역과 주변회로영역에 각각 게이트라인을 형성한다.
이어서, 각각 n형 불순물 또는 p형 불순물의 이온주입을 통해 셀영역에 N- 불순물영역(22)을 형성하고, 주변회로영역에 P+ 불순물영역(23)을 형성한다.
이어서, 게이트라인을 포함한 전면에 스페이서용 절연막을 증착한 후, 스페 이서 식각을 진행하여 주변회로영역의 게이트라인의 양측벽에 접하는 게이트스페이서(24a)를 형성한다. 이대, 셀영역에서는 게이트라인간 밀도가 높아 게이트라인간 간격이 좁으므로 스페이서용 절연막(24)이 게이트라인 사이에 그대로 잔류한다.
이어서, 전면에 버퍼산화막(25)을 증착한다.
이어서, 주변회로영역의 게이트라인에 대해 소정 식각 공정을 진행하여 ONO막(17)을 노출시키도록 SiO2(21), SiON(20), 텅스텐실리사이드막(19), 제2폴리실리콘막(18)을 식각한다. 이로 인해 주변회로영역의 게이트라인의 중앙부분에 홀이 형성된다.
도 1b에 도시된 바와 같이, 전면에 자기정렬콘택식각시 사용될 캡핑질화막(Capping Nitride SAC, 26)를 증착한 후, 캡핑질화막(26) 상에 층간절연막(27)을 증착한다.
도 1c에 도시된 바와 같이, ILD CMP 공정을 진행한다. 즉, CMP 공정을 통해 층간절연막(27)을 평탄화한다. 이때, ILD CMP 공정시 슬러리는 고선택비 슬러리를 사용한다.
도 2a는 종래기술에 따른 ILD CMP 공정후 셀영역의 상태를 나타낸 사진이고, 도 2b는 종래기술에 따른 ILD CMP 공정후 게이트라인의 높이가 높은 부분과 주변회로영역의 상태를 나타낸 사진이다.
그러나, 종래기술은 셀영역에서는 층간절연막 CMP 공정후에 게이트라인의 탑부분의 캡핑질화막 위에서 정지하는 구조로 진행이 되지만(도 2a 참조), 게이트라 인의 높이가 높은 부분이나 주변회로영역의 게이트라인밀도가 낮은 부분에서는 게이트라인의 탑부분에서 캡핑질화막(27)이 전부 연마되거나, 심하게는 버퍼산화막(25)까지 연마되는 문제가 발생한다('x' 및 도 2b 참조). 이는 디싱(Dishing) 현상에 의한 것이다.
이로 인하여 플래시메모리소자의 험프(Hump) 특성이 취약한 부분이 발생하여 플래시메모리소자에 심각한 영향을 주고 있다. 즉, 캡핑질화막이 연마되는 주변회로영역에서는 게이트라인의 탑부분을 통한 수소(Hydrogen) 유입으로 인해 험프가 유발된다.
도 3a 및 도 3b는 종래기술에 따른 수소유입으로 인해 발생된 험프를 나타낸 도면이다.
위와 같은 험프 현상은, 주변회로영역의 게이트라인의 탑부분에서 캡핑질화막이 손상됨에 따라 층간절연막(27) 및 층간절연막(27) 위에 형성되는 다른 층간절연막 내에 존재하는 잔류원소인 수소가 반도체기판(11)쪽으로 확산되어 활성영역의 에지에서 트랩차아지(Trap charge)를 증가시켜 NMOS에서 메인 채널이 턴온(Turn on)되기 전에 기생 트랜지스터의 채널이 턴온되어 유발된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 층간절연막의 화학적기계적연마(CMP) 공정시 캡핑질화막이 연마되어 주변회로영역에서 게이트라인의 탑부분이 어택받는 것을 방지할 수 있는 플래시메모리소자의 제조 방 법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 플래시메모리소자의 제조 방법은 반도체기판의 셀영역 상부에 밀도가 높은 게이트라인을 형성함과 동시에 주변회로영역 상부에 밀도가 낮은 게이트라인을 형성하는 단계; 상기 게이트라인을 포함한 전면에 버퍼막을 형성하는 단계; 상기 버퍼막 상에 질화막계 캡핑막과 실리콘계 캡핑막의 이중 구조로 된 캡핑막을 형성하는 단계; 상기 캡핑막을 포함한 전면에 층간절연막을 형성하는 단계; 및 고선택비슬러리를 이용한 화학적기계적연마를 통해 상기 실리콘계 캡핑막에서 연마가 정지될때까지 상기 층간절연막을 평탄화시키는 단계를 포함하는 것을 특징으로 하며, 상기 실리콘계 캡핑막은, 폴리실리콘막으로 형성하는 것을 특징으로 하며, 상기 고선택비슬러리를 이용한 화학적기계적연마시 고선택비슬러리:증류수:첨가제를 1:10∼70:0∼30의 비율로 하여 사용하는 것을 특징으로 한다.
또한, 본 발명의 플래시메모리소자의 제조 방법은 반도체기판의 셀영역 상부에 밀도가 높은 게이트라인을 형성함과 동시에 주변회로영역 상부에 밀도가 낮은 게이트라인을 형성하는 단계; 상기 게이트라인을 포함한 전면에 버퍼막을 형성하는 단계; 상기 버퍼막 상에 실리콘계 캡핑막을 형성하는 단계; 상기 실리콘계캡핑막을 포함한 전면에 층간절연막을 형성하는 단계; 및 고선택비슬러리를 이용한 화학적기계적연마를 통해 상기 실리콘계 캡핑막에서 연마가 정지될때까지 상기 층간절연막 을 평탄화시키는 단계를 포함하는 것을 특징으로 하고, 상기 실리콘계 캡핑막을 형성하는 단계는, 언도우프드 폴리실리콘막과 도우프드 폴리실리콘막을 적층하여 형성하는 것을 특징으로 하며, 상기 고선택비슬러리를 이용한 화학적기계적연마시 고선택비슬러리:증류수:첨가제를 1:10∼70:0∼30의 비율로 하여 사용하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4a 내지 도 4c는 본 발명의 제1실시예에 따른 플래시메모리소자의 제조 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 셀영역과 주변회로영역이 정의된 반도체기판(31)에 소자간 분리를 위한 소자분리막(32)을 형성한 후, 각각 웰 이온주입을 통해 p형웰(33)과 n형 웰(34)을 형성한다.
이때, p형 웰(33)은 셀영역에 NMOS 트랜지스터를 형성하기 위한 것이고, n형 웰(34)은 주변회로영역에 저전압 PMOS 트랜지스터(LVP Tr.)를 형성하기 위한 것이다.
이어서, 반도체기판(31) 상에 게이트산화막(35)을 형성한 후, 게이트산화막(35) 상에 제1폴리실리콘막(36)을 증착하고, 제1폴리실리콘막(36) 상에 ONO막(37)을 형성한다. 이때, ONO막(37)은 산화막-질화막-산화막의 3중층이고, 제1폴리실리콘막(36)은 셀영역에서 플로팅게이트 (Floating gate) 역할을 하는 물질이다.
이어서, ONO막(37) 상에 제2폴리실리콘막(38)을 증착한 후, 제2폴리실리콘막 (38) 상에 텅스텐실리사이드막(39)과 SiON(40), SiO2(41)을 차례로 적층한다. 여기서, 제2폴리실리콘막(38)과 텅스텐실리사이드막(39)은 셀영역에서 컨트롤게이트(Control gate) 역할을 하는 것이고, SiON(40), SiO2(41)은 하드마스크 역할을 한다.
이어서, SiO2(41), SiON(40), 텅스텐실리사이드막(39), 제2폴리실리콘막(38), ONO막(37) 및 제1폴리실리콘막(36)에 대해 게이트패터닝 공정을 진행하여 셀영역과 주변회로영역에 각각 게이트라인을 형성한다. 이때, 셀영역에서는 게이트라인의 밀도가 높고 주변회로영역에서는 게이트라인의 밀도가 드물며, 셀영역에 형성되는 게이트라인에 비해 주변회로영역에 형성되는 게이트라인은 그 선폭이 더 크다.
이어서, 각각 n형 불순물 또는 p형 불순물의 이온주입을 통해 셀영역에 N- 불순물영역(42)을 형성하고, 주변회로영역에 P+ 불순물영역(43)을 형성한다.
이어서, 게이트라인을 포함한 전면에 스페이서용 절연막을 증착한 후, 스페이서 식각을 진행하여 주변회로영역의 게이트라인의 양측벽에 접하는 게이트스페이서(44a)를 형성한다. 이때, 셀영역에서는 게이트라인간 밀도가 높아 게이트라인간 간격이 좁으므로 스페이서용 절연막(44)이 게이트라인 사이에 그대로 잔류한다.
이어서, 전면에 버퍼산화막(Buffer oxide, 45)을 증착한다. 이때, 버퍼산화막(45)은 후속 캡핑질화막 증착시 게이트라인의 코너에 스트레스가 집중되는 것을 방지하기 위한 것이다.
이어서, 주변회로영역의 게이트라인에 대해 소정 식각 공정을 진행하여 ONO막(37)을 노출시키도록 SiO2(41), SiON(40), 텅스텐실리사이드막(39), 제2폴리실리콘막(38)을 선택적으로 식각한다. 이로 인해 주변회로영역의 게이트라인의 중앙부분에 홀이 형성된다. 이처럼, 홀을 형성해주는 이유는 주변회로영역에 형성되는 게이트라인이 PMOS의 게이트로 작용하게 하기 위한 것이다.
도 4b에 도시된 바와 같이, 전면에 자기정렬콘택식각시 사용될 캡핑질화막(46)를 증착한 후, 캡핑질화막(46) 상에 캡핑폴리실리콘막(47)을 증착한다.
이때, 캡핑질화막(46)은 200Å 두께로 증착하고, 캡핑폴리실리콘막(47)은 200Å 두께로 증착한다. 여기서, 종래기술에서 캡핑막으로 캡핑질화막을 단독으로 사용하는 경우 400Å 두께로 증착하던 것을 캡핑질화막(46)과 캡핑폴리실리콘막(47)의 이중구조로 캡핑막을 형성하도록 각각 200Å 두께로 증착한다. 이로써 캡핑막의 프로파일을 종래기술과 동일하게 한다.
이어서, 캡핑폴리실리콘막(47) 상에 층간절연막(48)을 증착한다. 이때, 층간절연막(48)은 고밀도플라즈마산화막(HDP Oxide)으로 형성한다.
도 4c에 도시된 바와 같이, 층간절연막(48)의 화학적기계적연마(ILD CMP) 공정을 진행한다. 즉, 화학적기계적연마(CMP) 공정을 통해 층간절연막(48)을 평탄화한다. 이때, 연마는 캡핑폴리실리콘막(47)에서 멈춘다.
상기 층간절연막(48)의 화학적기계적연마(ILD CMP) 공정에 대해 자세히 살펴 보면, 화학적기계적연마 공정은 고선택비 슬러리를 사용하므로써 모든 영역에서 층간절연막(48)의 연마균일도를 확보한다. 바람직하게, 층간절연막의 화학적기계적연마 공정시 고선택비슬러리(HSS):증류수(DI):첨가제의 비율을 1:10∼70:0∼30의 범위로 사용한다.
이와 같은 조건을 이용하여 층간절연막(48)의 화학적기계적연마(ILD CMP) 공정을 진행하면, 화학적기계적연마가 캡핑폴리실리콘막에서 정지한다. 따라서, 셀영역과 주변회로영역의 모든 영역에서 캡핑질화막이 손상되는 것을 방지하고, 결국 주변회로영역에서 층간절연막의 CMP 공정시 게이트라인이 어택받는 것을 방지한다.
이와 같이 캡핑질화막을 게이트라인을 덮는 형태로 잔류시키므로써, 외부로부터 습기(Moisture)나 수소(Hydrogen) 등의 유입되는 것을 방지한다. 또한 캡핑질화막의 두께를 감소시킬 수가 있으므로 공정상의 게이트라인에 형성되는 스트레스 집중현상을 완화시킬 수 있다. 즉, 캡핑질화막이 매우 두껍게 증착하면, 증착시에 게이트라인의 코너쪽에 스트레스가 집중된다.
또한, 계면 사이로 침투하는 불순물을 근본적으로 블록킹할 수 있고, 전위분배(Potential distribution) 및 전자분배(electron distribution)에 대한 심한 전기적인 왜곡현상을 방지한다.
도 5a는 캡핑층을 질화막의 단독으로만 형성한 경우의 CMP 공정후의 결과를 나타낸 사진이고, 도 5b는 캡핑층을 캡핑질화막과 캡핑폴리실리콘막의 이중구조로 형성한 경우의 CMP 공정후의 결과를 나타낸 사진이다.
도 5a를 참조하면, 캡핑층을 질화막의 단독으로만 형성한 경우에는 층간절연 막의 CMP 공정시 셀영역에서는 게이트라인의 어택이 발생하지 않지만, 게이트라인의 밀도가 낮은 주변회로영역에서는 게이트라인의 어택이 발생한다.
그러나, 도 5b에 도시된 것처럼, 캡핑층을 질화막과 폴리실리콘막의 이중구조로 형성한 경우에는 셀영역과 주변회로영역에서 모두 게이트라인의 어택이 발생하지 않음을 알 수 있다.
도 6a 내지 도 6c는 본 발명의 제2실시예에 따른 플래시메모리소자의 제조 방법을 도시한 공정 단면도이다. 이하, 캡핑폴리실리콘막(100)을 제외한 나머지 부분은 제1실시예와 도면부호를 동일하게 부여하기로 한다.
도 6a에 도시된 바와 같이, 셀영역과 주변회로영역이 정의된 반도체기판(31)에 소자간 분리를 위한 소자분리막(32)을 형성한 후, 각각 웰 이온주입을 통해 p형웰(33)과 n형 웰(34)을 형성한다.
이때, p형 웰(33)은 셀영역에 NMOS 트랜지스터를 형성하기 위한 것이고, n형 웰(34)은 주변회로영역에 저전압 PMOS 트랜지스터(LVP Tr.)를 형성하기 위한 것이다.
이어서, 반도체기판(31) 상에 게이트산화막(35)을 형성한 후, 게이트산화막(35) 상에 제1폴리실리콘막(36)을 증착하고, 제1폴리실리콘막(36) 상에 ONO막(37)을 형성한다. 이때, ONO막(37)은 산화막-질화막-산화막의 3중층이고, 제1폴리실리콘막(36)은 셀영역에서 플로팅게이트 (Floating gate) 역할을 하는 물질이다.
이어서, ONO막(37) 상에 제2폴리실리콘막(38)을 증착한 후, 제2폴리실리콘막 (38) 상에 텅스텐실리사이드막(39)과 SiON(40), SiO2(41)을 차례로 적층한다. 여기서, 제2폴리실리콘막(38)과 텅스텐실리사이드막(39)은 셀영역에서 컨트롤게이트(Control gate) 역할을 하는 것이고, SiON(40), SiO2(41)은 하드마스크 역할을 한다.
이어서, SiO2(41), SiON(40), 텅스텐실리사이드막(39), 제2폴리실리콘막(38), ONO막(37) 및 제1폴리실리콘막(36)에 대해 게이트패터닝 공정을 진행하여 셀영역과 주변회로영역에 각각 게이트라인을 형성한다. 이때, 셀영역에서는 게이트라인의 밀도가 높고 주변회로영역에서는 게이트라인의 밀도가 드물며, 셀영역에 형성되는 게이트라인에 비해 주변회로영역에 형성되는 게이트라인은 그 선폭이 더 크다.
이어서, 각각 n형 불순물 또는 p형 불순물의 이온주입을 통해 셀영역에 N- 불순물영역(42)을 형성하고, 주변회로영역에 P+ 불순물영역(43)을 형성한다.
이어서, 게이트라인을 포함한 전면에 스페이서용 절연막을 증착한 후, 스페이서 식각을 진행하여 주변회로영역의 게이트라인의 양측벽에 접하는 게이트스페이서(44a)를 형성한다. 이때, 셀영역에서는 게이트라인간 밀도가 높아 게이트라인간 간격이 좁으므로 스페이서용 절연막(44)이 게이트라인 사이에 그대로 잔류한다.
이어서, 전면에 버퍼산화막(Buffer oxide, 45)을 증착한다. 이때, 버퍼산화막(45)은 후속 캡핑막이 질화막이 아닌 경우에는 생략해도 무방하다.
이어서, 주변회로영역의 게이트라인에 대해 소정 식각 공정을 진행하여 ONO 막(37)을 노출시키도록 SiO2(41), SiON(40), 텅스텐실리사이드막(39), 제2폴리실리콘막(38)을 선택적으로 식각한다. 이로 인해 주변회로영역의 게이트라인의 중앙부분에 홀이 형성된다. 이처럼, 홀을 형성해주는 이유는 주변회로영역에 형성되는 게이트라인이 PMOS의 게이트로 작용하게 하기 위한 것이다.
도 6b에 도시된 바와 같이, 전면에 자기정렬콘택식각시 사용될 캡핑막으로 서 언도우프드 폴리실리콘막(101)과 도우프드 폴리실리콘막(102)의 이중층을 차례로 증착한다. 이때, 언도우프드 폴리실리콘막(101)을 200Å 두께로 증착한 후에 도우프드 폴리실리콘막(102)을 20Å∼1000Å 두께로 증착한다. 이하, 언도우프드 폴리실리콘막(101)과 도우프드 폴리실리콘막(102)의 이중층 구조를 캡핑폴리실리콘막(100)이라 한다.
이어서, 캡핑폴리실리콘막(100) 상에 층간절연막(48)을 증착한다. 이때, 층간절연막(48)은 고밀도플라즈마산화막(HDP Oxide)으로 형성한다.
도 6c에 도시된 바와 같이, 층간절연막(48)의 화학적기계적연마(ILD CMP) 공정을 진행한다. 즉, 화학적기계적연마(CMP) 공정을 통해 층간절연막(48)을 평탄화한다. 이때, 연마는 캡핑폴리실리콘막(100)에서 멈춘다.
상기 층간절연막(48)의 화학적기계적연마(ILD CMP) 공정에 대해 자세히 살펴보면, 화학적기계적연마 공정은 고선택비 슬러리를 사용하므로써 모든 영역에서 층간절연막(48)의 연마균일도를 확보한다. 바람직하게, 층간절연막의 화학적기계적연마 공정시 고선택비슬러리(HSS):증류수(DI):첨가제의 비율을 1:10∼70:0∼30의 범 위로 사용한다.
이와 같은 조건을 이용하여 층간절연막(48)의 화학적기계적연마(ILD CMP) 공정을 진행하면, 화학적기계적연마가 캡핑폴리실리콘막(100)에서 정지한다. 따라서, 셀영역과 주변회로영역의 모든 영역에서 캡핑폴리실리콘막(100)이 균일하게 잔류하므로 주변회로영역에서 게이트라인이 어택받지 않는다.
이와 같이 캡핑폴리실리콘막(100)을 게이트라인을 덮는 형태로 잔류시키므로써, 외부로부터 습기(Moisture)나 수소(Hydrogen) 등의 유입되는 것을 방지한다. 또한 캡핑막으로 질화막을 사용하지 않으므로 공정상의 게이트라인에 형성되는 스트레스 집중현상을 완화시킬 수 있다.
또한, 계면 사이로 침투하는 불순물을 근본적으로 블록킹할 수 있고, 전위분배(Potential distribution) 및 전자분배(electron distribution)에 대한 심한 전기적인 왜곡현상을 방지한다.
한편, 캡핑폴리실리콘막(100)은 후속 자기정렬콘택식각공정시 식각배리어 역할을 충분히 수행한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 캡핑층을 질화막과 폴리실리콘막의 이중구조 또는 폴리실리콘막으로만 형성하여 층간절연막의 CMP 공정시 셀영역과 주변회로영역에서 모두 게이트라인의 어택이 발생하지 않도록 하여 험프 현상을 방지할 수 있는 효과가 있다.
또한, 본 발명은 캡핑막을 게이트라인을 덮는 형태로 잔류시키므로써, 외부로부터 습기(Moisture)나 수소(Hydrogen) 등의 유입되는 것을 방지할 수 있고, 또한 캡핑질화막의 두께를 감소시킬 수가 있으므로 공정상의 게이트라인에 형성되는 스트레스 집중 현상을 완화시킬 수 있는 효과가 있다.
또한, 계면 사이로 침투하는 불순물을 근본적으로 블록킹할 수 있고, 전위분배(Potential distribution) 및 전자분배(electron distribution)에 대한 심한 전기적인 왜곡현상을 방지할 수 있는 효과가 있다.

Claims (8)

  1. 반도체기판의 셀영역 상부에 밀도가 높은 게이트라인을 형성함과 동시에 주변회로영역 상부에 밀도가 낮은 게이트라인을 형성하는 단계;
    상기 게이트라인을 포함한 전면에 버퍼막을 형성하는 단계;
    상기 버퍼막 상에 질화막계 캡핑막과 실리콘계 캡핑막의 이중 구조로 된 캡핑막을 형성하는 단계;
    상기 캡핑막을 포함한 전면에 층간절연막을 형성하는 단계; 및
    고선택비슬러리를 이용한 화학적기계적연마를 통해 상기 실리콘계 캡핑막에서 연마가 정지될때까지 상기 층간절연막을 평탄화시키는 단계
    를 포함하는 플래시메모리소자의 제조 방법.
  2. 제1항에 있어서,
    상기 실리콘계 캡핑막은, 폴리실리콘막으로 형성하는 것을 특징으로 하는 플래시메모리소자의 제조 방법.
  3. 제2항에 있어서,
    상기 질화막계 캡핑막은 200Å 두께로 형성하고, 상기 실리콘계 캡핑막은 200Å 두께로 형성하는 것을 특징으로 하는 플래시메모리소자의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 고선택비슬러리를 이용한 화학적기계적연마시,
    고선택비슬러리:증류수:첨가제를 1:10∼70:0∼30의 비율로 하여 사용하는 것을 특징으로 하는 플래시메모리소자의 제조 방법.
  5. 반도체기판의 셀영역 상부에 밀도가 높은 게이트라인을 형성함과 동시에 주변회로영역 상부에 밀도가 낮은 게이트라인을 형성하는 단계;
    상기 게이트라인을 포함한 전면에 버퍼막을 형성하는 단계;
    상기 버퍼막 상에 실리콘계 캡핑막을 형성하는 단계;
    상기 실리콘계캡핑막을 포함한 전면에 층간절연막을 형성하는 단계; 및
    고선택비슬러리를 이용한 화학적기계적연마를 통해 상기 실리콘계 캡핑막에서 연마가 정지될때까지 상기 층간절연막을 평탄화시키는 단계
    를 포함하는 플래시메모리소자의 제조 방법.
  6. 제5항에 있어서,
    상기 실리콘계 캡핑막을 형성하는 단계는,
    언도우프드 폴리실리콘막과 도우프드 폴리실리콘막을 적층하여 형성하는 것을 특징으로 하는 플래시메모리소자의 제조 방법.
  7. 제6항에 있어서,
    상기 언도우프드 폴리실리콘막은 200Å 두께로 형성하고, 상기 도우프드 폴리실리콘막은 20Å∼1000Å 두께로 형성하는 것을 특징으로 하는 플래시메모리소자의 제조 방법.
  8. 제5항 내지 제7항 중 어느 한 항에 있어서,
    상기 고선택비슬러리를 이용한 화학적기계적연마시,
    고선택비슬러리:증류수:첨가제를 1:10∼70:0∼30의 비율로 하여 사용하는 것을 특징으로 하는 플래시메모리소자의 제조 방법.
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