TWI278115B - Semiconductor device and production method thereof - Google Patents

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TWI278115B
TWI278115B TW094132821A TW94132821A TWI278115B TW I278115 B TWI278115 B TW I278115B TW 094132821 A TW094132821 A TW 094132821A TW 94132821 A TW94132821 A TW 94132821A TW I278115 B TWI278115 B TW I278115B
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Yosuke Shimamune
Hiroyuki Ohta
Akiyoshi Hatada
Akira Katakami
Naoyoshi Tamura
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Fujitsu Ltd
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1278115， ' Λ • 九、發明說明： C發明所屬之技術領域3 相關申請案之交叉參考 此專利申請案係基於2005年6月22曰提交的曰本優先 5 權專利申請案No. 2005-182382號，該案整體内容以引用方 式併入本文中。 發明領域 本發明係概括有關一半導體元件及該半導體元件之製 ® 造方法，且特別有關一由於施加應力而具有高運作速度之 10 半導體元件及該半導體元件之製造方法。 C先前技術3 發明背景 以愈來愈小的尺度來製造半導體元件藉以增高其運作 速度及擴充其功能，迄今為止，已經製造出包括小於100奈 15 米（nm)閘極長度的電晶體之大尺寸積體電路(LSI)。當電晶 ^ 體遵循一縮放規則愈來愈被微小化時，半導體元件的運作 速度亦依此增高。然而，當閘極長度變得極短時，低限值 電壓係減小，亦即發生所謂“短通路”效應。提出各種不同 方法來降低短通路效應，但這些方法的效果變得愈來愈有 20 限。 另一方面，因為電洞的活動性低於矽中電子的活動 性，在相關技藝中增高P通路MOS(金屬-氧化物-矽）電晶體 的運作速度（其中電洞作為載體之用）已經成為一項重大議 1278115· - p通路M0S電晶體係為一身為邏輯電路基本部件之 CMOS(互補MOS)反轉器電路的一組件。因此，如果p通路 MOS電晶體不能以高速運作，CM〇s反轉器電路的速度亦 不能增加，故LSI的速度將無法提高。 5 妙一冑由將一壓縮應力施加至一石夕基材的一通路區 _ 來改良電洞活動性之方法。 帛1圖為一包含壓縮應力之P通路MOS電晶體1〇〇的橫 剖視圖。 ⑩ 如第1圖所示，一閘極電極103係排列在-石夕基材1〇1 10上且其間具有一閘極絕緣膜102。在閘極電極103的側壁 上，設置有側壁絕緣膜104八及1〇43以覆蓋矽基材1〇1表面。 矽基材101中，一通路區形成於閘極電極1〇3下方。此 外，矽基材101中，其中植入有p型雜質元素之一源極延伸 區101A及一汲極延伸區1018係形成於閘極電極1〇3的兩側 15上。並且，其中植入有P型雜質元素之一源極區i〇is及一汲 φ 極區101D係形成於源極延伸區101A及汲極延伸區101B外 - 側。電洞從源極區101S延伸、而穿過源極延伸區101A、通 _ 路區、及汲極延伸區101B、而最後抵達汲極區101D。藉由 通路區中之一施加至閘極電極103的閘極電壓來控制一電 20 洞流的量值。 並且’在p通路M0S電晶體100中，SiGe混合結晶層 105A及105B係形成於矽基材1〇1中的側壁絕緣膜1〇4八及 1〇4Β外側之區域中。SiGe混合結晶層105A及105B藉由磊晶 成長形成於矽基材101中。因為SiGe混合結晶層105A及 1278115· 105B的格構常數(lattice constant)大於矽基材1〇1的格構常 數，如第1圖的箭頭“a”所示在一水平方向中KSiGe混合結 晶層105A及105B中引發一壓縮應力。由於此壓縮應力， SiGe混合結晶層105A及105B的格構係如第丨圖的箭頭“b，，所 5示在一垂直方向中拉伸，亦即發生格構的扭曲。 由於此扭曲，在被SiGe混合結晶層1〇5八及1〇56所嵌夾 之石夕基材101的通路區巾，回應於砂混合結晶層舰及 105B之格構的拉伸，石夕基材1G1的格構係如第is|的箭頭乂” 在垂直方向中拉伸。結果，在石夕基材101的通路區中，在如 1〇第1圖的前頭“d，，所示之水平方向中引發一單轴性壓縮應 力。 15 时在第1圖所示的p通路M0S電晶體刚中，因為通路區中 的單軸I·生壓縮應力，通路區中石夕結晶的對稱性受到局部地 調節。回應於通路區中的對稱性變化，重電洞價帶與輕電 洞價帶的退化係被移除。結果，電洞活動性在通路區中增 加’而電晶體的運作速度係升高。特定言之，在通路區中 局p也引毛由於墨縮應力所導致之電洞活動性的增高，且 二:::：100奈米開極長度之電晶體中具有顯著的電晶 體運作速度增加。 -如有關技術細節可參照美國專利案6 6 2丨⑶號（下 文中，稱為“參考文件1，，）。 發明概要 本發明之-一般目的係在於解決相關技藝的一或多項 20 12781154 問題。 效應及改良裁體^特疋目的係在於提供一能夠抑制短通路 之製造2的活動性之半導體元件，及該半導體元件 5 10 15 -發基:本第一態樣，提供有-半導體元件，包括·· 區形成在衫材Γ通路區；—閘極電極，其對應於通路 絕緣膜，^ 1 上且其職有-祕絕賴…第一側壁 其形成於第1極電極的側壁上；一第二側壁絕緣膜， 伸區，心冑壁的側表面上；—源極延伸區及—沒極延 〃有敢料狀擴《形成，該等擴散區 甲極電極的側邊上之石夕基材中以嵌夾通路區；一源 2區及一汲極區，其自具有預定傳導型之擴散區形成，該 專擴散區形成於第二側壁絕緣膜外侧之石夕基材中且分别盘 源極延伸區及汲極延伸區呈接觸；及—半導體混合結晶 層，其形成於第二側壁絕緣膜外側之石夕基材中且蟲晶成長 於石夕基材上’其中半導體混合結晶層係當預定傳導型為P型 時自一SiGe混合結晶形成，或當預定傳導型為η型時自一 SiC混合結晶形成，半導體混合結晶層係包括_具有預定傳 導型的雜質，半導體混合結晶層係成長至一與石夕基材及閘 極絕緣膜之間的-介面不同之高度，而半導體混合結晶層 在第二側壁絕緣膜的一底表面與矽基材的一表面之間具有 一延伸部，該延伸部係接觸到表面延伸區及汲極延伸區的 一部分。 根據本發明，因為一具有預定傳導型的半導體混合結 20 1278115· 5 10 15 輪/係初θθ成長在通路^的侧邊上，在通路區中引發一單 w力^大幅地改良經過通路區之載體的活動性。 维绝^外因為半導體混合結0%層係具有—位於第二側壁 ^膜的-底表面與石夕基材的一表面之間之延伸部，且與 發伸=體者之-部分呈接觸，根據本 H導體混合結晶層的延伸部係恰在 =體混合結晶層下方引發與石夕基材中基材平面内的單軸 η庙力呈相對之一應力，且在通路區中於石夕結晶上與單軸 =力相同的方向中間接地料一應力。因為此應力位於 =早由性應力相同的方向，其傾向於增加通路區中的應 力，廷進一步增加了載體的活動性。 ·#如’當半導體元件為_ρ通路m〇s電晶體時，半導體 =結晶層係自—聊混合結晶層形成，而—_應力沿 者電洞移動方向係自通路區的兩側上之SiGe混合結晶層施 ^路區因為s 1G e混合結晶層的延伸部接觸到緊鄰於 源極區魏極區之源極延伸區歧極延伸區的一部八、 ^混合結晶層的延伸部將-拉伸應力施加在源極延^區 或沒極延伸區上。在此例中，因為源極區及祕區 面被服混合結晶層_定，撕齡#晶層的 在與延伸部呈接觸之源極延伸區及祕延伸區中2 伸變形，且㈣變耗縣接獅邮合結 = 中的石夕結晶中產生-相對應力。結果，可以連2區 極區中^混合結晶層所產生的變形-起將壓縮應 = 地施加在通路區上0這進—步增加載體的活動性。^ 20 1278115. Λ 、另一方面，當半導體元件為一η通路MOS電晶體時，半 導體藏合結晶層係自一观混合結晶層形成，且沿著電子移 人方向在通路區上引發—拉伸應力。在此射，因為沉混 5合結晶層的延伸部之故，一慶縮應力係施加在接近通路區 5 7源極延伸區及汲極延伸區上，且可以餘伸應力有效地 &加在it路區上，錢―步增加通路區巾之制的活動性。 並且’因為半導體混合結晶層包括傳導性雜質且接觸 • 到源極延伸區及沒極延伸區的一者之-部分，雜散電阻 ⑽ay resistance)可大幅降低，且這可改良半導體元件的一 10 驅動電流。 根據本發明的一第二態樣，提供有一用以製造一包括 位於一通路區側邊上的半導體混合結晶層以在通路區中引 發一應力之半導體元件之方法，包含以下步驟：形成一閘 極絕緣膜於石夕基材上；對應於通路區形成一間極電極於石夕 15基材上且其間設有閘極絕緣膜；形成第一擴散區於間極電 瞻 極的各別側上之矽基材中並具有一預定傳導型；形成一第 一側壁絕緣膜於閘極電極及閘極絕緣膜的側壁上，第一側 壁絕緣膜的一部分延伸於矽基材上；形成一第二侧壁絕緣 膜於第一側壁的側表面上；形成第二擴散區於第二側壁絕 2〇緣膜外侧之矽基材中且具有預定傳導型，該等第二擴散區 形成一源極區及一汲極區；對應於源極區及汲極區藉由蝕 刻將溝道形成於矽基材中，故使溝道的側表面及底表面被 笫一擴政區連續地覆蓋，該等溝道具有由斷面所界定的側 表面；移除第一側壁絕緣膜的一部分；藉由磊晶成長來成 1278115· 長半導體混合結晶層以填補溝道，該等半導體混合結晶層 成長至與矽基材及閘極絕緣膜之間的一介面不同之一高 度，其中在移除步驟中，第二側壁絕緣膜的一底表面與矽 基材的一表面之間之第一側壁絕緣膜的一部分係被移除以 5 形成一空間，而在半導體混合結晶層成長之步驟中，半導 體混合結晶層係填補該空間。 根據本發明，形成溝道，而第二側壁絕緣膜的一底表 面與矽基材的一表面之間的第一側壁絕緣膜的一部分被移 除且形成一空間之後，半導體混合結晶層係磊晶成長以填 10 補溝道及空間。 半導體混合結晶層係在空間中自矽基材的表面成長， 半導體混合結晶層係填補空間、且沿著第二側壁絕緣膜成 長。因此，利用HF的處理中，半導體混合結晶層及第二側 壁絕緣膜係緊密接觸，且空間受到填補。這防止HF進入半 15 導體混合結晶層與第二側壁絕緣膜之間的空間，且防止第 一側壁絕緣膜直接地曝露。結果，可以防止第一側壁絕緣 膜被部分地移除以曝露矽基材，且在一形成一矽化物層之 步驟中，可以防止矽化物層如同矛釘般地損害矽基材。 參照圖式從下文詳細描述可更加瞭解本發明之這些及 20 其他目的、特性、及優點。 圖式簡單說明 第1圖為一包含壓縮應力之p通路MOS電晶體100的橫 剖視圖； 第2圖為參考文件2所揭露之一MOS電晶體的橫剖視
11 1278115· < 圖； 第3圖為顯示根據本發明第一實施例之一半導體元件 的一範例之橫剖視圖； 第4A至4C圖為顯示第3圖中半導體元件10的部分之橫 5 剖視圖，以顯示根據本發明的本實施例之一用以製造半導 體元件10之方法； 第5A及5B圖為自第4C圖延續顯示第3圖中半導體元件 10的部分之橫剖視圖，以顯示本發明的本實施例之用以製 ⑩ 造半導體元件10之方法； 10 第6圖為顯示根據本發明第二實施例之一半導體元件 30的一範例之橫剖視圖； 第7A及7B圖為顯示第6圖中半導體元件30的部分之橫 剖視圖，以顯示根據本發明第二實施例之一用以製造半導 體元件30之方法； 15 第8圖為顯示根據本發明第三實施例之一半導體元件 ^ 40的一範例之橫剖視圖； 第9A至9C圖為顯示第8圖中半導體元件40的部分之橫 剖視圖，以顯示根據本發明第三實施例之一用以製造半導 體元件40之方法； 20 第10圖為顯示根據本發明第四實施例之一半導體元件 50的一範例之橫剖視圖； 第11A至11C圖為顯示第10圖中半導體元件50的部分 之橫剖視圖，以顯示根據本發明第四實施例之一用以製造 半導體元件50之方法； 1278115· 第12A至12C圖為自第11C延續顯示第10圖中半導體元 件50的部分之橫剖視圖，以顯示根據本發明的本實施例之 用以製造半導體元件50之方法； 第13圖為自第12C延續顯示半導體元件50的一部分之 5 橫剖視圖，以顯示根據本發明的本實施例之用以製造半導 體元件50之方法； 第14圖為顯示根據本發明第五實施例之一半導體元件 60的一範例之橫剖視圖； 第15圖為顯示根據本發明第六實施例之一半導體元件 10 65的一範例之橫剖視圖； 第16圖為顯示根據本發明第七實施例之一半導體元件 70的一範例之橫剖視圖； 第17圖為顯示根據本發明第八實施例之一半導體元件 的一範例之橫剖視圖； 15 第18圖為顯示根據本發明第九實施例之一半導體元件 的一範例之橫剖視圖； 第19圖為顯示根據本發明第十實施例之一半導體元件 的一範例之橫剖視圖； 第20圖為顯示根據本發明第十一實施例之一半導體元 20 件的一範例之橫剖視圖； 第21圖為顯示根據本發明第十二實施例之一半導體元 件的一範例之橫剖視圖。 【實施方式3 較佳實施例之詳細說明 13 1278115* 下文中，參照圖式來描述本發明的較佳實施例。 本發明的發明人係發現了至今尚未被揭露之下列新技 術主體物。 \/ 已知當在一電路晶片的通路區中所引發之壓縮應力增 5加日守，通路區中的電洞活動性係升高且電晶體的驅動電流 增大。然而，在如第}圖所示的？通路M〇s電晶體1〇〇中，當 &Ge混合結晶層105A及1 〇5B之間具有大的間隔時，矽基材 1〇1的通路區中心之垂直拉伸係變小，因此，在通路區中無 法引發一夠大的壓縮應力。為了增加壓縮應力，降低siGe 1〇混合結晶層105A及1〇5B之間的間隔將是有效的方式。 然而，一具有極短閘極長度之電晶體中，位於通路區 兩側上之源極延伸區1〇1A及汲極延伸區1〇1B、及形成於源 極延伸區1〇 1A及沒極延伸區1〇1B的内側上之未圖示的囊 部區係具有抑制短通路效應之功能。因為siGe混合結晶層 15 1〇5Α及105B係在雜質植入源極延伸區101A、汲極延伸區 101B及囊部區内之後形成，需要緊鄰於這些雜質區來形成 溝道。因此’當試圖降低siGe混合結晶層1〇5a&1〇5B之間 的間隔時’當形成溝道時，雜質輪廓係被擾亂，低限值電 壓的滾落(roll-off)特徵受到劣化，而漏電流升高，亦即發生 20 短通路效應。 易言之’當試圖藉由降低SiGe混合結晶層105A及105B 之間的間隔來增加壓縮應力且因此增加驅動電流時，應考 慮與短通路效應的抑制之取捨關係。 譬如’此議題討論於“湯普森（S.E. Thompson)等人， 14 1278115· IEEE Transactions on Electrons Device，Vol.51，No.ll，2004 年11月，ρρ·1790_1797，，(下文稱為“參考文件2”）。 第2圖為參考文件2所揭露之一m〇S電晶體的橫剖視 圖。 5 M0S電晶體係為第1圖的MOS電晶體100之一修改，因 此，將相同編號指派給與第1圖所示者相同的部件而省略重 覆的描述。 如第2圖所示，SiGe混合結晶層ι〇5Α及105B係再度磊 晶成長以將形成於矽基材101中的溝道l〇5Aa及105Ba填補 10至以第2圖虛線顯示的一高度L。如第2圖所示，高度L·係高 於矽基材101及閘極絕緣膜102之間的介面。 第2圖中，一矽化物層106係形成sSiGe混合結晶層 105A及105B上；事實上，一鎳矽化物層係使用在9〇奈米或 次90奈米半導體元件中。當形成鎳矽化物層時，利用hf(氫 15氟酸）進行預處理以移除SiGe混合結晶層105A及105B的表 面上之原生氧化物膜。此製程中，如果SiGe混合結晶層l〇5A 及105B與側壁絕緣膜1 〇4A及104B的外表面之間由於SiGe 混合結晶層105A及105B的斷面而存在有空間，自氧化矽膜 形成之閘極絕緣膜102、或側壁絕緣膜ι〇4Α及104B係被HF 2〇溶解，而矽基材1〇1的部分表面最後受到曝露。如果矽化物 層106在此等條件下形成，矽化物層106可能如同矛釘般地 破壞源極延伸區101八及汲極延伸區101B以及η型矽基材 101之間所形成的ρη接面，並延伸至矽基材ιοί的η井區，造 成強烈的接面洩漏。 15 如下述，本發明提供—半導體元件及該 ★體元件之製造方法，以解決這些問題。 第一實施例 第3圖為顯示根據本發明第一實施例之一半導體元件 例之橫剖視圖。 第3圖所示的半導體元件10係為一 P通路MOS電晶體， 2 一由一部件分離區12所劃定的元件區11Λ係形成於一 二有—作為主要平面的（1⑻)結晶平面之單晶石夕基材11上。 對應於身為1型半導體區之元件區11A，1型Si井lln係 形成於矽基材U中。 在包括η型元件區ha之矽基材π上，一閘極絕緣膜13 係對應於矽基材中的一通路區形成在矽基材上。譬如，閘 極絕緣膜13可自-熱氧化物膜、一氮化賴、—氮氧化石夕 膜或其他物體所形成。此範例中，假設閘極絕緣膜13係自 一具有1.2奈米厚度的氮氧化矽膜形成。 在閘極絕緣膜13上，一閘極電極14係自一包括硼(Β)或 其他ρ型雜質之多晶矽膜形成。 在閘極絕緣膜13及閘極電極14的層疊結構之側壁上， 第一側壁絕緣膜16Α及16Β譬如係藉由CVD自一氧化矽膜 形成。第一側壁絕緣膜16A及16B係覆蓋閘極絕緣膜13旁邊 之矽基材的部分，並覆蓋閘極絕緣膜13及閘極電極14的層 疊結構之側壁。 9 第二側壁絕緣膜18A及18B譬如係自一氮化矽膜形成 於弟一側壁16A及16B的側表面上。 1278115· 在矽基材11中，溝道111A及111B係分別形成於第二側 壁絕緣膜18A及18B的外側。包括p型雜質之siGe混合結晶 層19A及19B係磊晶成長於溝道111A&111B中以分別填補 溝道111A及111B。磊晶成長在矽基材丨丨上之siGe混合結晶 5層19A及19B係具有大於石夕基材η之格構常數，且如同上文 參照第1圖所述，一單軸性壓縮應力恰在矽基材Η中的閘極 電極14下方施加至通路區上。第二側壁絕緣膜18A及18B係 覆蓋SiGe混合結晶層19A及19B的部分，並覆蓋第一側壁 16 A及16B的側表面。 10 第3圖所示的P通路MOS電晶體10中，η型囊部植入區 llpc係形成於閘極電極13兩側上之元件區iiA中。譬如，η 型囊部植入區llpc係自經歪斜植入的Sb或其他η型雜質形 成。並且，一源極延伸區11ΕΑ及一汲極延伸區ι1ΕΒ係形成 為部分地重疊於η型囊部植入區iipC。 15 源極延伸區1化入及汲極延伸區11EB係屬於p型，並分 別接觸到p型擴散區llSp及llDp，其分別形成p通路m〇s電 晶體10的一源極區11S及一汲極區11D。p型擴散區11坤及 llDp分別包圍SiGe混合結晶層19A及19B，且其身為源極區 11S及汲極區11D的部分。藉由此結構，具有一小帶隙之p 2〇型SiGe混合結晶層19A及19B並未直接地接觸η型井1 ιη，而 此降低了 一位於Si與SiGe之間介面處之pn接面中的漏電 流。 矽化物層20A及20B係分別形成於SiGe混合結晶層丨9a 及19B上，而一矽化物層20C形成於閘極電極13上。因為石夕 17 1278115· 化物層20A、20B、20C實際係為金屬與SiGe混合結晶層19A 及19B之間的反應產物，矽化物層20A、20B、20C包括有金 屬-germano-矽化物及金屬-矽氧化物。下文為了方便描述， 僅簡單地描述矽化物層20A、20B及20C自“矽化物”形成。 5 雖然未圖示，一包括p型雜質的矽層係形成於SiGe混合 結晶層19A及19B上，而一矽化物層可形成於矽層上，亦即 將砍層表面轉換成石夕化物。此無Ge石夕化物層相較於直接消 耗SiGe混合結晶層19A及19B之上述矽化物層係具有更優 ® ㈣熱阻抗。 10 在第3圖所示的p通路MOS電晶體10中，SiGe混合結晶 層19A及19B各者係具有用以劃定SiGe混合結晶層19A及 19B之一側表面19b及一底表面19c。側表面19b或底表面19c 為一扁平斷面。底表面19c位居一平行於矽基材11主要平面 之（100)平面中，而側表面19b幾近垂直於底表面19c。因此， 15 面對彼此之SiGe混合結晶層19A的側表面19b及SiGe混合結 _ 晶層19B的側表面19b係幾近垂直於矽基材11的主要平面， 而此結構可有效地拘限通路區中之單軸性壓縮應力。 因為Ge濃度若大於20原子％則有一強烈壓縮應力會施 加至通路區上，SiGe混合結晶層19A及19B中之Ge濃度係位 20 於20原子％至40原子的範圍中，且可防止矽基材 混合結晶層19A及19B之間介面上的差排(dislocation)缺陷。 根據本發明中的實驗性結果，半導體元件的元件區丨！ A 中，發現即便當用以構成SiGe混合結晶層19A及19B之半導 體層（其形成於具有有限面積的區域中）厚度成長至大於所 18 1278115· 謂臨界膜厚度時，有時候，成長半導體層的品質並未惡化。 這與一二維連續性磊晶成長之模型不同。此外，發現即便 當Ge濃度增加至高於臨界濃度且認為此臨界濃度可能造成 差排缺陷時，有時候，成長半導體層的品質並未惡化。並 5且，發現當成長溫度降低時有效臨界膜厚度係增加，而本 發明中，藉由以一低溫選擇性局部地成長之SiGe混合結晶 層19A及19B的薄膜，可以將變形有效地施加在通路上。從 此實驗可發現，當SiGe混合結晶層19A及19B中的Ge濃度低 • 於或等於40原子％時，SiGe混合結晶層19A及19B會磊晶成 10 長。 已知在具有高Ge濃度的SiGe混合結晶層19A及19B中， 硼的溶解度極限係增加，而雜質濃度可高達1χ1〇22公分_3。 SiGe混合結晶層19Α及ι9Β中的雜質濃度設定為位於從 lxlO19公分3至lxl〇21公分範圍中。因此，可以降低SiGe 15混合結晶層19A及19B的電阻。 瞻 SiGe混合結晶層19A及19β具有延伸部19Aa、19如，延 伸部19Aa、19Ba係形成於第二側壁絕緣膜18A、18B的底表 面下方之第一側壁絕緣膜16A及16B的各別側邊上，且覆蓋 矽基材11的表面。延伸部19Aa及19Ba係分別接觸源極延伸 20區11EA及沒極延伸區Ueb。如下述，因為混合結晶層 19A及19B係為由於延伸部19^及19如而包括高活性p型雜 貝之低電阻CVD膜，雜散電阻會大幅降低。結果，不發生 短通路效應’且改良通路M〇s電晶體1〇的電流驅動能 力0 19 1278115· 延伸部19Aa及19Ba係恰在延伸部i9Aa及19Ba下方磊 晶成長在矽基材11上。本發明進行的實驗中，本發明的發 明人發現藉由收斂電子衍射及對應高階衍射電子束之變形 分析，一拉伸應力係恰在閘極長度方向中於SiGe混合結晶 5 層19A及19B下方施加至石夕基材11上。因此，可高度地期望 延伸部19Aa及19Ba恰在延伸部19Aa及19Ba下方的矽基材 11中於閘極長度方向中引發一拉伸應力。在此例中，因為 側表面19b被SiGe混合結晶層19A及19B所固定，咸信SiGe 混合結晶層19A及19B的延伸部在源極延伸區ιιεα及汲極 10 延伸區11EB中引發拉伸變形，而拉伸變形產生通路區中與 石夕結晶呈相對之應力。結果，第3圖所示的p通路]MOS電晶 體10中，因為與源極延伸區11EA及汲極延伸區11EB呈接觸 之延伸部19Aa及19Ba之故，可以進一步增加電洞活動性。 延伸部19Aa及19Ba係形成為填補第二側壁絕緣膜18A 15 及18B與矽基材11的表面之間的一空間。此外，因為延伸部 19Aa及19Ba之故，SiGe混合結晶層19A及19B自延伸部19Aa 及19Ba連續地成長在第二側壁絕緣膜18A及18B外表面 上。因此，SiGe混合結晶層19A及19B係緊密地接觸第二側 壁絕緣膜18A及18B，而SiGe混合結晶層19A及19B的延伸部 20 19Aa及19Ba係覆蓋第一側壁絕緣膜16A及16B的端點。此 故，在一形成一矽化物膜的步驟中之HF處理期間，第一側 壁絕緣膜16A及16B未受侵钱’且可以防止碎化物矛釘形成 於矽基材11中。特別是，當使用鎳來形成矽化物層時，相 較於Si上的矽化物反應係難以在SiGe上引發鎳的矽化物反 •1278115· 應。然而，因為延伸部19Aa及19Ba之故，可以有效地防止 鎳擴散至源極延伸區11EA及汲極延伸區11EB。此故，可以 防止秒化物層20A及20B與η井1 In之直接接觸，並降低漏電 流。 延伸部19Aa及19Ba較佳係與通路區及恰位於通路區 上方之閘極絕緣膜13具有一距離。當SiGe混合結晶層19A 及19B的延伸部i9Aa及19Ba緊鄰於通路區及恰位於通路區 上方的閘極絕緣膜13時，SiGe混合結晶層19A及19B中Ge 原子係在後續處理的一熱處理中擴散於通路區中，且或許 1〇 會造成通路電流的分散。此外，SiGe混合結晶層19A及19B 中的Ge原子係可擴散至閘極絕緣膜13内，並降低閘極絕緣 膜13的可靠度。考慮到雜散電阻、或應力量值、HF處理期 間對於第一側壁絕緣膜16 A及16B之保護、及由於Ge原子擴 散所致的元件劣化，可適當地決定出延伸部19Aa及19Ba的 15 縱向長度、及延伸部19Aa及19Ba與閘極絕緣膜13之間的距 離。
SiGe混合結晶層19A及19B係成長至比矽基材及閘極、 絕緣膜13之間介面高出5奈米至40奈米。因此，可以有效地 引發壓縮應力。 20 當矽化物層20A及20B自鎳矽化物形成時，因為鎳矽化 物層一般係在通路上引發一壓縮應力，此拉伸應力傾向於 抵消壓縮應力。然而，因為矽化物層20A及20B形成於SiGe 混合結晶層19A及19B上、及遠高於矽基材與閘極絕緣膜13 之間介面的位置處，矽化物層20A及20B中所引發的拉伸應 21 1278115· 力無法抵消通路區中所引發之壓縮應力。 閘極電極14較佳係幾近在方向<ι ι〇〉中延伸於矽基材 11上，但閘極電極14亦可幾近在方向<1〇〇>中延伸。 在第3圖所示的1)通路％08電晶體1〇中，當矽基材^為 5 一所謂（100)基材時，可注意到由於壓縮應力施加在通路區 上所導致之電洞活動性的增強，而矽基材11上的閘極長度 方向係沿著<11〇>方向或<100>方向，特別是當位於<11〇> 方向中時尤然。此處，<100>方向係包括[100]方向及一鑽 石結構中與[100]方向等效之方向。同理對於<11〇>方向亦 10 成立。 下文參照第4A至4C圖、及第5A及5B圖來說明第3圖中 的半導體元件10之一製造方法。 第4A至4C圖為顯示第3圖中半導體元件10的部分之橫 剖視圖，其中顯示根據本發明的本實施例之一用以製造半 15 導體元件10之方法。 第4A圖所示的步驟中，在p型矽基材η上，元件區11A 係由STl式的部件分離區12所劃定；n型雜質係植入元件區 11Α内，因此，對應於元件區11Α來形成η塑Si井11η。 接著，第4Β圖所示的步驟中，在矽基材11上，對應於 20 元件區11Α，閘極絕緣膜13及閘極電極14係自均勻地形成於 石夕基材11上之一SiON膜及一多晶石夕膜的圖案化而形成。 然後，利用閘極電極14作為罩幕，sb或其他η型雜質係 歪斜地植入元件區11Α，因此形成囊部區llpc，如第3圖所 示。第4B圖及後續圖中，未顯示囊部區1 lpc。
22 1278115· 然後，利用閘極電極14作為罩幕，硼(B)或其他p型雜 貝係植入元件£ 11A中，藉以形成源極延伸區11 ea及汲極 延伸區11EB。 然後’第一側壁16A及16B以及第二側壁IgA及18B係形 5成於閘極電極14上。並且，植入硼(B)或其他p型雜質，而p 型擴散區llSp及llDp形成於矽基材丨丨的元件區UA中之第 一側壁絕緣膜18 A及18B外側。 接著’第4C圖所示的步驟中，在石夕基材丨丨中，位於第 二側壁絕緣膜18A及18B外側之元件區11A的一部分係藉由 10乾儀刻予以蝕刻至到60奈米的一深度。由於此蝕刻製 程，溝道111A及111B係形成在被幾近垂直於石夕基材η主要 表面之侧表面19b及幾近平行於矽基材11主要表面之側表 面19c所劃定之元件區11A中。 第5 A及5B圖係為自第4C圖延續顯示第3圖中半導體元 15件10的部分之棱剖視圖’以顯不根據本發明的本實施例之 用以製造半導體元件10之方法。 第5A圖所示的步驟中，自氧化矽膜形成之第一側壁絕 緣膜16A及16B的部分係藉由等向性餘刻予以移除，而在第 二側壁絕緣膜18A及18B的底表面下方，矽基材丨丨表面被曝 20 露，而形成空間16A1及16B1，其就像沿著閘極寬度方向的 開縫。 此處，等向性蝕刻中，使用一HF(譬如，HF濃度為5容 積％)或HF蒸氣的水溶液。此處，只要第一側壁絕緣膜16A 及16B可被等向性钱刻選擇性地移除，則對於等向性触刻的 23 1278115· 條件並無限制。在等向性蝕刻期間，閘極電極14上之第一 側壁絕緣膜16A、16B亦被蝕刻，且形成了開口 16A2及16B2。 空間16A1及16B1較佳係由等向性蝕刻所形成，故使可 供源極延伸區11EA及汲極延伸區11EB形成之矽基材η表 5面有一大部分經由空間空間16A1及16B1被曝露，而空間 16A1及16B1並未觸及閘極絕緣膜η。 譬如’第5A圖中’各第一側壁絕緣膜16A、16B可形成 _ 為乙形，並覆蓋閘極電極14及閘極絕緣膜13的側表面。 等向性蝕刻中，第一側壁絕緣膜16A、16B的移除量係 10取決於蝕刻時間或HF濃度，而進行等向性蝕刻的方式不使 閘極電極14及閘極絕緣膜13的側表面被曝露。 等向性蝕刻中，溝道上的原生氧化物膜亦 被移除。 接著，第5B圖所示的步驟中，其上形成有第认圖中的 15結構之基材係導入-充填有氳氣、氮氣或氬氣、氮氣或其 他非活性氣體、且維持在5至133〇帕壓力之低壓力CVD元件 中。 然後，溫度在-氫環境中增高至4〇_5〇(rc之後，壓 力維持在從5到1330帕範圍中5分鐘，以執行基材在氫環境 20 中的烘烤。 尸然後，在4〇〇到55(TC的基材溫度且氣氣、氮氣、或氣 氣、氦氣或其他非活性氣體的分壓位於5至1330帕範圍中， 、至40刀鐘的週期供應下列氣體亦即處於1至帕範圍 分壓之雜哪4)氣(作為㈣氣相材料），處於q i至職範 24 1278115 圍分壓之四氫化鍺（GeH4)氣（作為Ge的氣相材料），處於 lxl〇-5至lxl〇-3帕範圍分壓之二硼烷(Β#6)氣（作為摻雜物 氣體），及處於1至10帕範圍分壓之HC1(氯化氫)氣(作為增強 選擇性之前驅物）。此故，ρ型SiGe混合結晶層19Α及19Β係 5 蠢晶成長在溝道111A及111B中。 在此同時，SiGe混合結晶層19A及19B的延伸部19八8、 19Ba係形成於第二側壁絕緣膜18A、18B的底表面下方之空 間16A1及16B1中。並且，SiGe混合結晶層19A及19B往上成 長同時緊密地接觸第二側壁絕緣膜18A、18B的側表面。
10 接著，第5B圖的步驟之後，SiGe混合結晶層19A及19B 的表面轉換成矽化物層。詳言之，第5B圖中結構的表面係 利用HF予以處理來移除表面上的原生氧化物膜。然後，譬 如，一鎳膜藉由濺鍍形成以覆蓋第5B圖中的結構。然後， 使用一RTP(快速熱製程）元件來進行一熱處理（在4〇〇至5〇〇 15 °C)以引發與閘極電極14上的源極區19A、汲極區19B、及一
SiGe混合結晶層19C之反應，譬如形成一具有20奈米厚度之 鎳石夕化物層（包括germano·石夕化物）。 然後，未反應的鎳膜係利用氨及過氧化氫的一混合物 被濕蝕刻予以蝕刻（第一處理），且利用硫酸及過氧化氫的一 2〇 混合物被濕儀刻予以進一步姓刻（第二處理），藉此移除未經 處理的鎳膜。依照需要，可省略一或多個濕蝕刻步驟。然 後，依照需要，使用RTP元件來進行400至500°C之一熱處理。 此處，若不用鎳矽化物膜，可形成Co、Ta、Ti或Pt矽 化物膜。 25 1278115 利用此方式，製造第3圖中之ρ通路MOS電晶體10。 在本實施例的方法中，因為SiGe混合結晶層19A及19B 係由以ρ型雜質作為摻雜物之CVD形成，即便沒有熱處理， 雜質的活化率仍接近1〇〇%。此比率高於離子植入所植入雜 5質之活化率。因此，SiGe混合結晶層19A及19B具有低電 阻，而延伸部19Aa及19Ba係分別接觸源極延伸區ιιεΑ及汲 極延伸區11EB，故雜散電阻可大幅降低，而p通路M〇s電 晶體10的電流驅動能力獲得改良。 在形成一矽化物層以使用HF的處理來移除SiGe混合 10結晶層19A及19B上的原生氧化物膜之步驟中，可以防止 SiGe混合結晶層19A及19B的延伸部l9Aa及19Ba接觸到第 一側壁絕緣膜16A及16B ;因此，第一側壁絕緣膜16a及16B 未受侵蝕，而矽基材11表面未被曝露。並且，當矽化物層 自鎳矽化物形成時，相較於Si上之鎳的矽化物反應，難以 15在上引發鎳的石夕化物反應。因此，可以防止碎化物矛 釘形成於η井lln中。 第5B圖所示的步驟中，不使用上述處理，在混合 結晶層19A及19B的成長之一初始階段，四氫化錯(GeH4)氣 (作為Ge的氣相材料）之分壓必須設定為相對較低，且隨著 20 SiGe混合結晶層19A及19B的成長，四氫化鍺(Gefj4)氣的分 壓可接連地增加。此故，可以防止矽基材u以及siGe混合 結晶層19A及19B之間介面中的差排，且有效地在siGe混合 結晶層19A及19B内側形成水平壓縮變形。 第5B圖所示的步驟之後，在形成一矽化物膜的步驟之 26 ⑧ 1278115· 前，主要包括Si的p型半導體層係可沉積在8^^混合結晶層 19A及19B上。藉由矽化一主要包括81的？型半導體層，可以 防止當SiGe混合結晶層19A及19B中具有高的Ge濃度時容 易發生於矽化製程中之熱阻或型態（m〇rph〇1〇gy)的劣化。 5 詳言之’在等同於或低於SiGe混合結晶層19A及19B之 一溫度，一具有1至ίο帕範圍分壓之矽烷(siH4)氣、一具有 1χ1(Γ4至lxl(T2帕範圍分壓之二硼烷(B2H6)氣、及一具有 10帕範圍分壓之HC1(氯化氫）氣係一起供應，而小於2〇奈米 厚度的一p型半導體層係形成於SiGe混合結晶層19A及19B 10 上。 因為考慮到後續石夕化步驟而提供p型半導體層，p型半 導體層較佳係為一可容易被石夕化之p型石夕層，但p型半導體 層可包括比SiGe混合結晶層19A及19B中的Ge濃度具有更 低濃度之Ge。當p型半導體層包括Ge時，p型半導體層的成 15長中，可供應一具有〇至〇_4帕分壓之GeHe4氣。 如上述，第3圖中的p型MOS電晶體1〇中，因為psSiGe 混合結晶層19A、19B係磊晶成長在通路區的側邊上，一單 軸性壓細應力係施加至通路區上。因為面對彼此之&〇6混 合結晶層19A的側表面1%及SiGe混合結晶層丨9B的侧表面 20 i9b幾近垂直於矽基材11的主要平面，可以在通路區中有效 地引發壓縮應力。 此外，因為SiGe混合結晶層19A、19B具有與源極延伸 區11EA及沒極延伸區iieb接觸之延伸部i9Aa及19Ba，預期 延伸部19Aa及19Ba可降低延伸電阻，而延伸部丨9八&及丨9Β& 27 1278115 恰在位於延伸部服级㈣下方的石夕基材上於閉極長度方 向中施加—拉伸應力。因此，預期將一壓縮應力間接地施 加至=路區上，故進一步加強了施加至通路區上的壓縮應 、、σ果可以改良P通路M〇S電晶體10的電流驅動能力。 5 弟一實施例 第6圖為顯示根據本發明第二實施例之一半導體元件 30的一範例之橫剖視圖。 下文描述中，將相同編號指派給與先前實施例所描述 者相同之部件，且省略重覆的描述。 10 第6圖所示的半導體元件30係為一P通路MOS電晶體。p 通路MOS電晶體3〇基本上係與第一實施例之p通路M〇s電 晶體ίο相同，但差異在於矽基材丨丨中之溝道1ua&111b的 側表面沿著一Si(lll)平面自斷面形成。 P通路MOS電晶體30中，矽基材11中的各溝道111A及 15 1UB係包括幾近平行於石夕基材11主要平面之底表面19c、及 以相對於底表面19c的一56。角度沿著Si(l 11)平面自斷面形 成之侧表面19d。 P型SiGe混合結晶層19A及19B係磊晶成長在溝道111 a 及111B中以分別填補溝道iiiA及111B。 20 與第一實施例相同，SiGe混合結晶層19A及19B係具有 延伸部19Aa、19Ba，且其覆蓋住供源極延伸區ιιεα及汲極 延伸區11EB形成處之矽基材11部分的表面。SiGe混合結晶 層19A及19B係沿著第二側壁絕緣膜18A及18B的外表面往 上成長。 28 1278115 p通路MOS電晶體30具有與第一實施例中的p通路m〇s 電晶體相同之效果；此外，P通路MOS電晶體30中，因為沿 著Si(lll)平面之斷面係沿著源極區iis及汲極區iid、及源 極延伸區1化人及汲極延伸區11EB中的雜質濃度輪廊形 5成，SiGe混合結晶層19A及19B緊鄰於通路區形成且同時擾 亂了雜質濃度輪廓。因此，可以在通路區中更有效地引發 壓縮應力。 下文中，參照第7A及7B圖來描述一用以製造第6圖中 的半導體元件30之方法。 10 第7A及7B圖為顯示第6圖中半導體元件3〇的部分之橫 剖視圖，其中顯示根據本發明第二實施例之一用以製造半 導體元件30之方法。 第7A圖所示的步驟中，進行第4a至4圖及第5a圖所示之 製程。 15 迄今製造的結構中，各溝道H1A及111B係包括底表面 19c及幾近垂直於底表面i9c之側表面19b;空間19A1及19B1 形成於第二側壁絕緣膜18A及18B的底表面下方及矽基材 11的表面上；而開口 16A2及16B2形成於閘極電極14上部旁 邊。 20 並且，第7A圖所示的步驟中，垂直侧表面19b係被蝕刻 以相對於矽基材11主要平面的一 56。角度在Si(l 11)平面中 形成斷面。此蝕刻製程中，利用有機強鹼蝕刻劑（譬如，氫 氧四甲基銨，諸如TMAH，膽鹼）、或氫氧化銨進行濕蝕刻。 或者，在80(TC於一氫及HC1大氣中藉由一熱處理來進行蝕 29 1278115 刻製程。 斷面係形成為可使側表面19d上端不觸及閘極絕緣膜 13。基於此用途，側表面19d形成為自底表面19c的一交線 19e以及溝道111A及111B的垂直侧表面19b相對於底表面 5 19c以一56°角往上且歪斜地延伸。因此，在第4C圖的步驟 中適當地選擇供垂直側表面19b形成之位置。 側表面19d係位於由源極區丨丨s及汲極區1 id、及源極延 伸區11EA及汲極延伸區11EB所包圍之一位置藉以不穿透η 井 11η。 10 接著，第7Β圖所示的步驟中，SiGe混合結晶層19Α及 19B係由與第5B圖所示相同的方式形成。然後，如上述進 行一矽化步驟。利用此方式，製造第6圖中的p通路電晶體 30 ° 本實施例的方法中，SiGe混合結晶層19A及19B係填補 15溝道111入及1118，形成了延伸部19八&及198&，而往上成長 的SiGe混合結晶層19A及19B緊密地接觸第二側壁絕緣膜 18A及18B的外表面。因此，可能防止矽化步驟處理期 間之矽基材11表面的曝露，且可以防止矽化物矛釘在石夕化 步驟中形成於η井lln中。並且，當矽化物層利用鎳形成時， 20 相較於si上之鎳的矽化物反應，難以在SiGe上引發鎳的夕 化物反應，故可有效地防止η井lln中之矽化物矛釘的形成。 第三實施例 第8圖為顯示根據本發明第三實施例之一半導體元件 40的一範例之橫剖視圖。 30 1278115' 下文描述中，將相同編號指派給與先前實施例所描述 者相同之部件，且省略重覆的描述。 第8圖所示的半導體元件40係為一 p通路MOS電晶體。P 通路MOS電晶體40基本上係與第一實施例之p通路M〇s電 5晶體10相同，但差異在於矽基材11中之溝道111A及111B的 一側表面19d及一側表面19f係沿著不同定向的Si(m)平面 自斷面形成。 P通路M0S電晶體4〇中，矽基材11中的各溝道111A及 Π1Β係包括幾近平行於矽基材η主要平面之底表面19c、及 10以相對於底表面19c的一56。角度自斷面形成且往内延伸之 側表面19d、及一相對於底表面19c以一 124。角度自一Si(iii) 平面中的一斷面形成之侧表面19f。側表面19f係自矽基材u 表面往内延伸，且其亦身為矽基材n與閘極絕緣膜13之間 的介面。 15 側表面19d及側表面19f係相交，藉以形成一面朝内之 楔形。 P型SiGe混合結晶層19A及19B係磊晶成長在溝道lnA 及111B中以分別填補溝道11 ία及111B。與第一實施例相 同，SiGe混合結晶層19A及19B係具有延伸部19Aa、i9Ba， 20且其覆蓋住供源極延伸區11EA及沒極延伸區iieb形成處 之矽基材11部分的表面。SiGe混合結晶層19A及19B係接觸 弟一側壁絕緣膜18A及18B的底表面，且沿著第二側壁絕緣 膜18A及18B的外表面往上成長。 在SiGe混合結晶層l9A及19B中，身為側表面19d與側 31 1278115 表面19f的交線之楔形的一前端19g係形成在相對於第二側 壁絕緣膜18A或18B外表面之一内側位置處，而SiGe混合|士 晶層19A及19B係接近恰位於閘極電極14下方之通路區。然 而，楔形的前端19g形成為不會自源極區us及汲極區11D 5穿透至n井lln内側；因此，SiGe混合結晶層19A及19B之間 的間隔係比先前實施例更小。 p通路MOS電晶體40具有與第一實施例中的p通路M〇s 電晶體10相同之效果；此外，p通路MOS電晶體40中，可以 在通路區中引發一比p通路MOS電晶體10及30中更強之壓 10縮應力。因此，可以進一步增加電洞活動性及改良p通路 MOS電晶體40的電流驅動能力。 下文中，參照第9A至9C圖來描述一用以製造第8圖中 的半導體元件40之方法。 第9A至9C圖為顯示第8圖中半導體元件40的部分之橫 15剖視圖，其中顯示根據本發明第三實施例之一用以製造半 導體元件40之方法。 第9A圖所示的步驟中，進行第一實施例中第4A至4C圖 所示之製程。 迄今製造的結構中，在第二側壁絕緣膜18A及18B外側 20 之元件區中，各溝道111A及111B係包括底表面19c及幾近垂 直於底表面19c之側表面19b。在此階段，界定了溝道111A 及111B的側表面19b與底表面19c之間的交線位置，且界定 了第一側壁絕緣膜16A及16B的端點19h之位置。因為這些 位置界定了在下個步驟所形成之兩不同Si(111)平面中之斷
32 、σ仇置’側表面19b及底表面19c係形成為可在下個 步驟中形成所需要的側表面。 〇應注意，側表面19b不需垂直於底表面19c ;因此，可 °卜生地界疋出Si(ul)平面中之斷面的啟始位置。 · W ’第9八圖所示的步驟中，垂直側表面19b係被蝕刻 U形成自兩斷面構成之側表面19d及側表面19f。與第7A圖 中的步驟相同，此蝕刻製程中，利用有機強鹼蝕刻劑（譬 、气氧四甲基銨，諸如TMAH，膽驗）、或氫氧化錢進行 二餘刻。或者，在⑽叱於一氫及體大氣中藉由一熱處理 來進行蝕刻製程。 結果，側表面19d及側表面19『係在Si(lll)平面中自斷 面形成，但側表面19d相對於矽基材u主要表面以一 ％。角
Si(lll)平面中自一斷面形成，而側表面相對於石夕 基材11主要表面以一 124。角度在一si(111)平面中自一斷面 形成。 因為側表面19d在Si(lll)平面中自一斷面形成，一旦底 表面19c及垂直側表面19b之交線19e位置（參照第4(：圖）受到 界疋，側表面19d可依控制方式被形成。另一方面，因為側 表面19f亦在Si(lll)平面中自一斷面形成，一旦第一側壁絕 緣膜16A及16B的端點19h之位置受到界定，側表面19f可依 控制方式被形成。 因此’因為身為側表面19d及側表面19f的交線之棒开; 的前端19g可依控制方式被形成，可以防止楔形的前端19g 從源極區11S及汲極區11D穿透至η井l〇n内側，並防止擾亂 1278115· 雜質輪廓。 接著，第9B圖所示的步驟中，第一側壁絕緣膜16A、 16B的位置係用第5B圖所示的相同方式藉由等向性蝕刻予 以移除。 5 接著，第9C圖所示的步驟中，SiGe混合結晶層19A及 19B係由與第5B圖所示相同的方式形成。siGe混合結晶層 19A及19B係分別填補溝道111A及111B，在此同時利用與第 一實施例相同的方式幾近填補了第二側壁絕緣膜18A、18B 的底表面與矽基材11表面之間的空間16人1及16B1，且沿著 10 第二側壁絕緣膜18A及18B的外表面成長。 然後，利用與上述相同的方式來形成矽化物層2〇a至 20C。利用此方式，製造第8圖中的p通路電晶體4〇 本實施例的方法中，因為包括底表面19c及垂直侧表面 19b之溝道ι11Α及111Β係形成為界定出蝕刻的啟始位置，且 15進行蝕刻以使Si(m)平面被選擇性曝露，面朝内之突起楔 形的側表面可依控制方式被形成。因此，可以防止短通路 效應，同時增加壓縮應力；故可以增加通路區中之電洞活 動性並改良P通路MOS電晶體40的電流驅動活動性。 第四實施例 20 第10圖為顯示根據本發明第四實施例之一半導體元件 50的一範例之橫剖視圖。 下文描述中，將相同編號指派給與先前實施例所描述 者相同之部件，且省略重覆的描述。 第10圖所示的半導體元件50係為—p通路M〇s電晶 34 1278115 體。P通路MOS電晶體50基本上係與第一實施例之p通路 MOS電晶體10相同’但差異在於—部件分離區的結構係為 不同。 P通路MOS電晶體50中，一部件分離區52係包括一形成 5於一部件分離溝槽112的一表面上之HF阻抗膜52C，一覆蓋 住HF阻抗膜52C且填補部件分離溝槽丨丨2之cvd氧化物膜 52B，及一覆蓋住CVD氧化物膜5邡之册阻抗膜％。 • HF阻抗膜52C及55可為SiN膜、SiOCN膜、或SiCN膜。 特別是因為其具有較優越的抗HF性而偏好使用SiOCN膜或 10 SiCN 膜。 部件分離區52中，因為HF阻抗膜52C及55覆蓋住用以 移除一原生氧化物膜之整個CVD氧化物膜52B，故可防止由 於重覆地執行以移除矽基材丨1上的原生氧化物膜之一HF處 理所造成之部件分離區的潛沒。 15 如先前實施例中的半導體元件之製造方法所描述，第 | 一側壁絕緣膜16A、16B的部分係由HF處理予以移除，且此 製程中，HF處理可能過多。本實施例中，即便HF處理過多 時’仍可在p通路M0S電晶體50中防止部件分離區52的侵 钱。因此，可以防止源極或汲極的矽化物層觸及矽基材11 20中的n井1 in，並防止接面洩漏。 下文中，參照第11A至11C、12A至12及13圖來說明一 用以製造第10圖中的半導體元件50之方法。 第11A至11C圖為顯示第10圖中半導體元件50的部分 之橫剖視圖，其中顯示根據本發明第四實施例之一用以製 35 1278115 造半導體元件50之方法。 此處，假設HF阻抗膜52C及55係為SiOCN膜或SiCN膜。 第11A圖所示的步驟中，在矽基材11上，一犧牲氧化物 膜53形成至10奈米厚度，然後一SiN膜以775°C基材溫度藉 5 由熱CVD在犧牲氧化物膜53上形成至105奈米厚度。
SiN膜54受到圖案化。藉由所獲得的SiN圖案54作為罩 幕，部件分離溝槽112形成於矽基材11中以劃定元件區11A。 接著，第11B圖所示的步驟中，一熱氧化物膜52A在部 件分離溝槽112的側表面及底表面上形成至3奈米厚度。 10 然後，作為HF阻抗膜52C之一 SiOCN膜或SiCN膜以 BTBAS(雙（第三-丁氨基)石夕烧))作為原料藉由lpcvD(低壓 力CVD)形成至20奈米厚度藉以覆蓋位於元件隔離溝槽η〗 側表面及底表面上之熱氧化物膜52A。 BTBAS的化學式如下：
SiH2[NH(C4H9)]2 Η H CH3 H — Si—N — C一 CHq I I 6 N—H CH3 H3C - C — CH3 ch3 15 在LPCVD中，發生如下列反應式所表達的反應。 SiH2[NH(C4H9)]2 + 〇2 ^ SiOxCyNz 或
SiH2[NH(C4H9)]2 + N20 + SiOxCyNz 且形成由SiOxCyNz描述之一 Si0CN膜。利用此方式獲 36 20 1278115 得的SiOCN膜係包括比摻雜物濃度具有更高濃度之c。譬 如’根據所獲得的SiOCN膜之分析結果，可發現所獲得的 SiOCN膜中Si、〇、N及C的比值係為2:2:2:；1。 如果上述反應中使用氨來代替〇2或N20，發生下列反 5 應。
SiH2[NH(C4H9)]2 + NH3 SiCxNy 且形成由SiCxN3^g述之一 siCN膜。 並且，第11B圖所示的步驟中，藉由高密度電漿cvD， 將CVD氧化物膜52B沉積在HF阻抗膜52C上以填補元件隔 10離溝槽112。然後，沉積在SiN圖案54上的CVD氧化物膜52B 係藉由CMP(化學機械式拋光）予以拋光及移除；因此，cvd 氧化物膜52B的高度係與SiN圖案54高度相同。 接著，第11C圖所示的步驟中，CVD氧化物膜52B受到 HF處理，亦即，CVD氧化物膜52B利用HF被濕蝕刻予以蝕 15刻，結果，CVD氧化物膜52B降低80奈米至12〇奈米。 第12A至12C圖為自第11C延續顯示第1〇圖中半導體元 件50的部分之橫剖視圖，其中顯示根據本發明的本實施例 之用以製造半導體元件50之方法。 接著’第12A圖所示的步驟中’在第He圖所示的結構 20上’以BTBAS(雙（第三-丁氨基)秒烧))作為原料藉由lpcvd 來沉積作為HF阻抗膜55之一 SiOCN膜或— 膜。 HF阻抗膜55沉積至與石夕基材11表面處於相同高度之一 厚度。 接者’弟12B圖所示的步驟中’藉由高密度電漿cvd，
37 1278115 將一氧化矽膜沉積在第12A圖所示的結構中。然後，氧化矽 膜藉由CMP被拋光及移除，且因此，一氧化矽膜圖案56對 應於部件分離溝槽112形成在HF阻抗膜55上。 接著，在第12C圖所示的步驟中，藉由氧化矽膜圖案％ 5作為罩幕，HF阻抗膜55及位於HF阻抗膜55下方的SiN圖案 54係藉由熱性磷酸鹽處理予以溶解及移除。然後，氧化矽 膜56利用HF藉由濕蝕刻予以移除。此處，因為si〇CN膜或 SiCN膜可溶於熱性磷酸鹽中，並具有類似或略微低於SiN 的银刻速度，在熱性礙酸鹽處理中，即便當siN圖案被移除 10時，在其之前，HF阻抗膜52C及55係在部件分離溝槽112中 被移除，因此根本不會曝露CVD氧化物膜52B。此外，HF 阻抗膜55的一部分可能在熱性鱗酸鹽處理之後突起，形成 一突部55a。在此例中，iiF阻抗膜55可由CMP予以扁平化。 利用此方式，形成部件分離區52，其中CVD氧化物膜52B 15整體被HF阻抗膜52C及55所覆蓋。 第13圖為自第12C圖延續顯示半導體元件50的一部分 之橫剖視圖，其中顯示根據本發明的本實施例之用以製造 半導體元件50之方法。 接著，第13圖所示的步驟中，在第12C圖所示的元件區 20 11A中’進行第一實施例中的第4A至4C圖及第5A圖所示之
製程。亦即，將n型雜質植入元件區11A内（第4A圖）；形成 閘極絕緣膜13、閘極電極14、源極延伸區11EA、汲極延伸 區11EB、第一側壁16A及16B、第二側壁絕緣膜18A及 18B(第4B圖）；溝道111A及111B形成於元件區11A中（第4C 38 1278115 圖）；而自氧化矽膜形成的第一側壁絕緣膜16A、16B的部分 係由等向性蝕刻予以移除，而空間16A1及16B1係藉由曝露 位於第二側壁絕緣膜18A及18B底表面下方之矽基材11表 面而形成。 5 第13圖的步驟之後，如第5B圖中所示形成一矽化物層。 利用此方式，製造第10圖中的p通路M〇S電晶體50。 本實施例的方法中，在第13圖所示的步驟中，因為第 一側壁絕緣膜16A、16B的部分被移除，即便當HF處理過多 時’因為整體部件分離區52係被HF阻抗膜52C及55所覆 10蓋’可防止被HF溶解；因此，可防止部件分離區52的侵蝕， 且可以防止接面洩漏。 第五實施例 第Η圖為顯示根據本發明第五實施例之一半導體元件 60的一範例之橫剖視圖。 15 身為一Ρ通路MOS電晶體之第14圖所示的半導體元件 6〇基本上係與第二實施例之第6圖中ρ通路M〇s電晶體3〇相 同’但差異在於部件分離區12係由第13圖的部件分離區52 所取代。藉此之故，ρ通路MOS電晶體60具有與第四實施例 的第10圖中之ρ通路MOS電晶體50相同之效果。 20 第六實施例 第15圖為顯示根據本發明第六實施例之一半導體元件 65的一範例之橫剖視圖。 身為一ρ通路MOS電晶體之第15圖所示的半導體元件 65基本上係與第三實施例之第8圖中P通路MOS電晶體40相
39 1278115 同’但差異在於部件分離區12係由第13圖的部件分離區52 所取代。藉此之故，P通路MOS電晶體65具有與第四實施例 的第10圖中之P通路MOS電晶體50相同之效果。 第七實施例 5 第16圖為顯示根據本發明第七實施例之一半導體元件 70的一範例之橫剖視圖。 下文描述中，將相同編號指派給與先前實施例中所描 述者相同之部件，而省略重覆的描述。 第16圖所示的半導體元件70係為一 n通路M〇s電晶 1〇體。在η通路MOS電晶體70中，不採用第二實施例的第3圖 中之Ρ通路MOS電晶體30中的SiGe混合結晶層丨9人及丨9Β， 而採用SiC混合結晶層71A及71B來在通路區中引發一拉伸 應力。 此外，導入η通路MOS電晶體70内之雜質係具有與導入 15第3圖之Ρ通路MOS電晶體30的雜質呈現相反之傳導型，亦 即，SiC混合結晶層71Α及71Β係包括η型雜質。此外，在η 通路MOS電晶體70中，ρ型雜質係植入元件區11Α、囊部區 llpc、及一Si井區内，而η型雜質係導入源極延伸區UEA及 汲極延伸區11ΕΒ、源極區llSn及汲極區UDn内。除了上述 °各點，n通路M0S電晶體70基本上係與第二實施例的第3圖 中之ρ通路MOS電晶體30相同。 矽基材11中，溝道111A及111B分別形成於第二側壁絕 緣膜18A及18B的外侧。包括n型雜質之Sic混合結晶層71A 及71B係蠢晶成長在溝道111 A及111B中以分別填補溝道 40 1278115. 111八及1113。磊晶成長在矽基材11上之別(：：混合結晶層71八 及71B係具有小於矽基材Η之袼構常數，如同上文參照第i 圖所描述，產生與箭頭“a”、“b，，、“c，，、％，，相反之應力。結 果，一單軸性拉伸應力恰在矽基材n的閘極電極14下方施 5加至通路區上。由於拉伸應力之故，電子活動性在通路區 中增加，而η通信MOS電晶體70的電流驅動能力獲得改良。 與第3圖中的SiGe混合結晶層19Α及19Β相同，SiC混合 結晶層71A及71B具有延伸部71Aa及71Ba，延伸部71蝕及 71Ba係形成於位居第二侧壁絕緣膜18A及18B底表面下方 1〇且覆蓋住矽基材11表面之第一側壁絕緣膜16A及16B的各 別側邊上。延伸部71Aa及7iBa係分別接觸源極延伸區iiEA 及沒極延伸區11EB。如下述，因為sic混合結晶層71A及71B 係由於延伸部71 Aa及71 Ba而身為包括高活性η型雜質之低 電阻CVD膜’可大幅降低雜散電阻。結果，不發生短通路 15效應，而η通路M〇S電晶體70的電流驅動能力受到改良。 此外’可預期延伸部71Aa及71Ba恰在延伸部71Aa及 71Ba下方於石夕基材丨丨的閘極長度方向中引發一壓縮應力。 在此例中’因為側表面19b被SiC混合結晶層71A及71B所固 定’咸^SlC混合結晶層71A及71B的延伸部71Aa及71Ba係 2〇在源極延伸區11EA及汲極延伸區11EB中引發壓縮變形，而 壓、％ 形在通路區於石夕基材中產生相對的拉伸應力。結 果’第16圖所示的η通路MOS電晶體70中，因為與源極延伸 區ΠΕΑ及沒極延伸區11ΕΒ呈接觸之延伸部71Aa&71Ba，可 以進一步增加電子活動性。 1278115 因為SiC混合結晶層71A及71B的良好結晶性質，C原子 濃度較佳係為SiC混合結晶層71A及71B中的0.1原子％至2.0 原子％。譬如，SiC混合結晶層71A及71B中的η型雜質為P(磷) 或As(珅），而η型雜質濃度為從lxl〇i9公分_3至1χ1〇2〇公分。
5 譬如，SiC混合結晶層71Α及71Β可利用一低壓力CVD 元件形成。該方法描述於下文。 進行第一實施例中第4A至4C圖、及第5圖所示之製 程。其上形成有溝道111A及1UB之基材係導入低壓力CVD 元件内，而低壓力CVD元件充填有氳氣、氮氣、氬氣、氦 10氣、或其他非活性氣體，並維持在從5至1330帕的壓力。 然後，溫度在一氫大氣中增加至4〇〇到55(TC之後，壓 力維持在從5至1330帕範圍有5分鐘，以在氫大氣中執行基 材的烘烤。 然後，在400到550°C的基材溫度、及5至1330帕範圍的 15氫氣、氮氣、氬氣、氦氣、或其他非活性氣體分壓，以1至 40分鐘的週期供應下列氣體，亦即丨至1〇帕範圍分壓之矽烷 (S1H4)氣(作為矽的氣相材料），⑽丨至丨帕範圍分壓之單曱基 石夕烧(SiHsCH3)氣(作為C的氣相材料），ΐχΐ〇-5至ιχι〇_2帕範 圍分壓之氫化磷(PH3)(作為摻雜物氣體），及丨至⑺帕範圍分 20壓之HCK氣化氳）氣(作為增強選擇性之前驅物）。 因此，η型SiC混合結晶層71A及71B磊晶成長在溝道 111A及111B中。此故，SiC混合結晶層71A及71B亦成長於 弟一側壁絕緣膜18A、18B底表面下方之空間中，而形成Sic 混合結晶層71A及71B的延伸部71Aa、71Ba。並且，沉混 42 1278115 合結晶層71A及71B往上成長直到緊密地接觸第二側壁絕 緣膜18A、18B侧表面為止。 本實施例的η通路MOS電晶體70中，矽基材11中之充填 有SiC混合結晶層71Α及71Β之溝道111Α及111Β的側表面形 5 狀係與上述p通路MOS電晶體相同。 第八實施例 第17圖為顯示根據本發明第八實施例之一半導體元件 的一範例之橫剖視圖。 本實施例中，將相同編號指派給與先前實施例中所描 10 述者相同之部件，且省略重覆的描述。/ 第17圖所示的半導體元件75係為一η通路MOS電晶 體。η通路MOS電晶體75中，SiC混合結晶層71Α及71Β的側 表面19d係與第二實施例中的第6圖所不者相同。 η通路MOS電晶體75中，除了應力與第二實施例中的應 15 力呈現相反之外，可獲得相同的效果且這進一步改良了 η通 路MOS電晶體75的電流驅動能力。 第九實施例 第18圖為顯示根據本發明第九實施例之一半導體元件 的一範例之橫剖視圖。 20 本實施例中，將相同編號指派給與先前實施例中所描 述者相同之部件，且省略重覆的描述。 第18圖所示的半導體元件80係為一η通路MOS電晶 體。η通路MOS電晶體80中，SiC混合結晶層71Α及71Β的側 表面19d、19f係與第三實施例中的第8圖所示者相同。 43 1278115 η通路MOS電晶體财，除了應力與第三實施例中的應 力呈現相反之外，可獲得相同的效果且這進一步改良了 η通 路MOS電晶體80的電流驅動能力。 第十實施例 第19圖為顯示根據本發明第十實施例之一半導體元件 的一範例之橫剖視圖。
本實施例中’將相同編號指派給與先前實施例中所描 述者相同之部件，且省略重覆的插迷。 第19圖所示的半導體元件85係為一 η通路m〇s電晶 H)體，其藉由將第1〇圖所示的部件分離區52併入第七實施例 的η通路MOS電晶體中而獲得。 η通路腦電晶體85的部件分離區52中，因為hf阻抗 膜52C及55覆蓋住用以移除-原生氣化物膜之整體cvd氧 化物膜52B’可防止由於用來移除第1壁絕緣mi6a、i6b 15的部分或用來移除石夕基材U上的原生氧化物膜而執行之一 HF處理所造成之部件分離區52的侵蝕。結果，可以防止源 極或汲極的矽化物層觸及矽基材11中的11井1111，並防止接 面泡漏。 第十一實施例 2〇 第20圖為顯不根據本發明第—實施例之一半導體元 件的一範例之橫剖視圖。 本實施例中’將相同編號指派給與先前實施例中所描 述者相同之部件’且省略重覆的描述。 第20圖所示的半導體元件90係為一 η通路m〇S電晶 44 1278115 體，其藉由將第10圖所示的部件分離區52併入第八實施例 的η通路MOS電晶體中而獲得。 η通路MOS電晶體9〇具有與η通路M0S電晶體85相同之 效果。 5 第十二實施例 弟21圖為顯示根據本發明第十二實施例之一半導體元 件的一範例之橫剖視圖。 • 第21圖所不的半導體元件95係為一 n通路M〇s電晶 體，其藉由將第10圖所示的部件分離區52併入第九實施例 10 的η通路MOS電晶體中而獲得。 η通路MOS電晶體95具有與η通路m〇S電晶體85及90相 同之效果。 雖然上文參照基於示範所選用的特定實施例來描述本 發明，顯然應瞭解本發明不限於這些實施例，但可對其作 15出許多修改而不脫離本發明之概念與範圍。 ，【圖式簡單^說^明】 第1圖為一包含壓縮應力之ρ通路M〇s電晶體1〇〇的橫 剖視圖； 第2圖為參考文件2所揭露之一 ]^〇8電晶體的橫剖視 20 圖； 第3圖為顯示根據本發明第一實施例之一半導體元件 的一範例之橫剖視圖； 第4A至4C圖為顯示第3圖中半導體元件1〇的部分之橫 剖視圖，以顯示根據本發明的本實施例之一用以製造半導 45 1278115 體元件ίο之方法； 第5A及5B圖為自第4C圖延續顯示第3圖中半導體元件 10的部分之橫剖視圖，以顯示本發明的本實施例之用以製 造半導體元件10之方法； 5 第6圖為顯示根據本發明第二實施例之一半導體元件 30的一範例之橫剖視圖； 第7A及7B圖為顯示第6圖中半導體元件30的部分之橫 剖視圖，以顯示根據本發明第二實施例之一用以製造半導 β 體元件30之方法； 10 第8圖為顯示根據本發明第三實施例之一半導體元件 40的一範例之橫剖視圖； 第9Α至9C圖為顯示第8圖中半導體元件40的部分之橫 剖視圖，以顯示根據本發明第三實施例之一用以製造半導 體元件40之方法； 15 第10圖為顯示根據本發明第四實施例之一半導體元件 I 50的一範例之橫剖視圖； 第11Α至11C圖為顯示第10圖中半導體元件50的部分 之橫剖視圖，以顯示根據本發明第四實施例之一用以製造 半導體元件50之方法； 20 第12Α至12C圖為自第11C延續顯示第10圖中半導體元 件50的部分之橫剖視圖，以顯示根據本發明的本實施例之 用以製造半導體元件50之方法； 第13圖為自第12C延續顯示半導體元件50的一部分之 橫剖視圖，以顯示根據本發明的本實施例之用以製造半導 46 1278115 體元件50之方法； 第14圖為顯示根據本發明第五實施例之一半導體元件 60的一範例之橫剖視圖； 第15圖為顯示根據本發明第六實施例之一半導體元件 5 65的一範例之橫剖視圖； 第16圖為顯示根據本發明第七實施例之一半導體元件 70的一範例之橫剖視圖； 第17圖為顯示根據本發明第八實施例之一半導體元件 的一範例之橫剖視圖； 10 第18圖為顯示根據本發明第九實施例之一半導體元件 的一範例之橫剖視圖； 第19圖為顯示根據本發明第十實施例之一半導體元件 的一範例之橫剖視圖； 第20圖為顯示根據本發明第十一實施例之一半導體元 15 件的一範例之橫剖視圖； 第21圖為顯示根據本發明第十二實施例之一半導體元 件的一範例之橫剖視圖。 【主要元件符號說明】 11EB，101B·.·汲極延伸區 11η··.η 型 Si 井 llpc...n型囊部植入區 11S，101S...源極區 llSp，llDp...p 型擴散區 12,52...部件分離區 10,30,40,50,60,65,70,75,80,85， 90,95…半導體元件 11，101…石夕基材 11A...元件區 11D，101D...汲極區 11EA，101A…源極延伸區 47 1278115
13,102...閘極絕緣膜 14，103…閑極電極 16A，16B···第一側壁絕緣膜 16A1，16B1…空間 16Α2，16Β2·"開口 18Α，18Β…第二側壁絕緣膜 19A，19B，19C，105A，105B...SiGe 混合結晶層 19 Aa，19Ba，71 Aa，71 Ba···延伸部 19A···源極區(Fig.5B) 19B···沒極區(Fig.5B) 19b，19d，19f···側表面 19c...底表面 19e...交線 19g...楔形的前端 19h·.·第一側壁絕緣膜的端點 20A，20B,20C，106···石夕化物層 52A…熱氧化物膜 52B...CVD氧化物膜 52C，55…HF阻抗膜 53…犧牲氧化物膜 54...SiN 膜,SiN 圖案 55a…突部 56…氧化矽膜圖案 71A，71B...SiC混合結晶層 100··_ρ通路MOS電晶體 104A，104B···側壁絕緣膜 105Aa，105Ba,lllA，lllB …溝道 112…部件分離溝槽 a，b，c，d·.·箭頭 L…南度 48

Claims (1)

1278115 十、申請專利範固： 1· 一種半導體元件，包含： 一石夕基材，其具有一通路區； 一閘極電極，其對應於該通路區形成在财基材上 且之間具有一閘極絕緣膜； 第一側壁絕緣膜，其形成於該閘極電極的側壁 上； 一第二側壁絕緣膜，其形成於該第一側壁的側表面 上； 一源極延伸區及一汲極延伸區，其自具有一預定傳 導型的擴散區形成，該等擴散區形成於該閘極電極的側 邊上之該矽基材中以嵌夾該通路區； 一源極區及一汲極區，其自具有該預定傳導型的擴 散區形成，該等擴散區形成於該第二側壁絕緣膜外側之 該石夕基材中且分別接觸該源極延伸區及該汲極延伸 區，及 半導體;^合結晶層’其形成於該弟二側壁絕緣膜 外側之該石夕基材中且磊晶成長於該矽基材上； 其中 該半導體混合結晶層係當該預定傳導型為p型時自 一SiGe混合結晶層形成，或當該預定傳導型為n型時自 一 SiC混合結晶形成， 該半導體混合結晶層包括一具有該預定傳導型之 雜質， 49 1278115 該半導體混合結晶層係成長至與該矽基材及該閘 極絕緣膜之間的一介面不同之一高度，及 該半導體混合結晶層在該第二側壁絕緣膜的一底 表面與該矽基材的一表面之間具有一延伸部，該延伸部 5 係接觸該源極延伸區及該汲極延伸區的一者之一部分。 2.如申請專利範圍第1項之半導體元件，其中 該矽基材具有一（100)平面作為一主要平面；及 該閘極電極近似在一 < 110>方向中或近似在一 <100>方法中延伸於該矽基材上。 10 3.如申請專利範圍第1項之半導體元件，其中該半導體混 合結晶層係形成為接觸該第二側壁絕緣膜的一外表面。 4_如申請專利範圍第1項之半導體元件，其中該半導體混 合結晶層的側表面係包括相對於該石夕基材的一主要平 面呈預定角度之斷面。 15 5.如申請專利範圍第4項之半導體元件，其中該等斷面係 包括在一垂直於該矽基材主要平面的方向中延伸之斷 面。 6. 如申請專利範圍第4項之半導體元件，其中該等斷面係 形成為可使兩半導體混合結晶層的側表面之間的一距 20 離在一預定方向中減小。 7. 如申請專利範圍第4項之半導體元件，其中 該等斷面包括上斷面及下斷面， 該等下斷面係形成為可使兩半導體混合結晶層的 側表面之間的一距離在一預定方向中減小，及 50 1278115 該等上斷面係形成為可使兩半導體混合結晶層的 側表面之間的一距離在一預定方向中增加。 8.如申請專利範圍第4項之半導體元件，其中該等斷面自 扁平平面形成。 5 9.如申請專利範圍第8項之半導體元件，其中該等斷面係 自晶性平面形成。 10.如申請專利範圍第1項之半導體元件，其中該第一側壁 絕緣膜及該第二側壁絕緣膜係自具有不同蝕刻選擇性 之絕緣材料形成。 10 11.如申請專利範圍第1項之半導體元件，進一步包含： 一部件分離區，其位於該矽基材上以劃定部件區； 其中該部件分離區係包括一覆蓋該整體部件分離 區之HF(氫氟酸）阻抗膜。 12. 如申請專利範圍第1項之半導體元件，其中 15 該半導體元件係為一p通路電晶體，其中該預定傳 導型為p型，而該半導體混合結晶層係自一包括一p型雜 質之SiGe混合結晶層形成，及 該SiGe混合結晶層中的一Ge濃度低於40原子％。 13. 如申請專利範圍第12項之半導體元件，其中該SiGe混 20 合結晶層包括一B雜質，及該SiGe混合結晶層中的一B 濃度位於lxl〇19公分至lxl〇21公分_3的範圍中。 14. 一種用以製造一包括位於一通路區的側邊上之半導體 混合結晶層以在該通路區中引發一應力之半導體元件 之方法，該方法包含以下步驟： 51 1278115· 形成一閘極絕緣膜於該矽基材上； 對應於該通路區形成一閘極電極在該矽基材上且 其間具有該閘極絕緣膜； 形成第一擴散區於該閘極電極的各別側邊上之該 5 矽基材中且具有一預定傳導型； 形成一第一側壁絕緣膜於該閘極電極及該閘極絕 緣膜的側壁上，該第一側壁絕緣膜的一部分延伸於該矽 基材上； 形成一第二側壁絕緣膜於該第一側壁絕緣膜的側 10 表面上； 形成第二擴散區於該第二側壁絕緣膜外側之該矽 基材中且具有該預定傳導型，該等第二擴散區形成一源 極區及一 >及極區， 藉由蝕刻將溝道對應於該源極區及該汲極區形成 15 在該矽基材中以使該等溝道的側表面及底表面被該等 第二擴散區所連續地覆蓋，該等溝道具有由斷面界定之 側表面； 移除該第一側壁絕緣膜的一部分； 該半導體混合結晶層藉由磊晶成長而成長以填補 20 該等溝道，該等半導體混合結晶層成長至與該矽基材及 該閘極絕緣膜之間的一介面不同之一高度； 其中 在該移除之步驟中，位於該第二側壁絕緣膜的一底 表面與該矽基材的一表面之間之該第一側壁絕緣膜的 52 1278115. 一部分係被移除以形成一空間，及 在該半導體混合結晶層成長之步驟中，該等半導體 混合結晶層係填補該空間。 15. 如申請專利範圍第14項之方法，其中該第一側壁絕緣 5 膜及該第二側壁絕緣膜係自具有不同蝕刻選擇性之絕 緣材料形成，及在該移除之步驟中，使用一蝕刻溶液以 能夠使該第一側壁絕緣膜中的蝕刻速度大於該第二側 壁絕緣膜中的蝕刻速度。 16. 如申請專利範圍第14項之方法，其中在該形成溝道之步 10 驟中，該等斷面係由乾蝕刻形成以使該等溝道的側表面 垂直於該石夕基材的一主要平面。 17. 如申請專利範圍第14項之方法，其中在該形成溝道之步 驟中，具有與該矽基材的一主要平面呈垂直之斷面之該 等側表面係被蝕刻以沿著不同的Si(lll)平面形成複數 15 個斷面。 18. 如申請專利範圍第14項之方法，其中在該移除之步驟與 該成長之步驟之間’具有與該碎基材的一主要平面呈垂 直之斷面之該等側表面係被蝕刻以沿著Si(ll 1)平面形 成斷面。 20 19.如申請專利範圍第14項之方法，其中將一具有該預定傳 導型的摻雜物氣體添加至一Si氣體原料及一Ge或C氣體 原料内藉由低壓力CVD(化學氣相沉積）來進行該成長之 步驟。 53
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