WO2009122542A1 - 半導体装置及びその製造方法 - Google Patents

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Abstract

　ｐＭＯＳ領域（１ｐ）及びｎＭＯＳ領域（１ｎ）内で、サイドウォールに倣うリセスを形成し、このリセス内に、このリセスの深さよりも厚いＳｉＣ層（２２ｃ）を形成する。次に、ｐＭＯＳ領域（１ｐ）内で、ゲート電極（１４）の両側方に、ＳｉＣ層（２２ｃ）の一部を覆うサイドウォール（５２）を形成する。次に、ｐＭＯＳ領域（１ｐ）内で、ＳｉＣ層（２２ｃ）を選択的に除去することにより、ゲート絶縁膜（１３）側の側面が、シリコン基板（１１）の表面より下方の領域において、上方ほど横方向にゲート絶縁膜（１３）に近づく傾斜形状となったリセス（２３）を形成する。そして、ｐＭＯＳ領域（１ｐ）内で、リセス（２３）内にＳｉＧｅ層（２４）を形成する。

Description

半導体装置及びその製造方法
　本発明は、高速動作が可能な半導体装置及びその製造方法に関する。
　近年、チャネルに歪みを生じさせることにより、チャネル領域を走行するキャリア（電子及びホール）の移動度を向上させて、半導体装置の動作速度を向上させようとする試みが数多くなされている。
　一般に、シリコン基板の不純物が導入された領域をチャネルとするトランジスタでは、電子の移動度よりもホールの移動度の方が小さい。従って、ホールをキャリアとするｐチャネルＭＯＳトランジスタの動作速度を向上させることが、半導体集積回路装置の設計にあたり重要な課題となっている。そして、ｐチャネルＭＯＳトランジスタでは、チャネル領域に一軸性の圧縮歪を生じさせることにより、ホールの移動度が向上することが知られている。また、このようなｐチャネルＭＯＳトランジスタでは、チャネル領域に生じる圧縮歪が大きい程、ホールの移動度が増大することが、原理的に指摘されている（非特許文献１）。
　そして、ｐチャネルＭＯＳトランジスタの形成において、シリコン基板のソース領域及びドレイン領域にリセスを形成し、そこにボロン（Ｂ）を含有するＳｉＧｅ層をエピタキシャル成長させるという方法が検討されている。
　このような方法において、チャネル領域に生じる圧縮歪を大きくするためには、ＳｉＧｅ層の端部をチャネル領域に近づけることが好ましい。しかしながら、従来の方法では、ＳｉＧｅ層がｐ型不純物であるＢを含有しているため、これを単にチャネル領域に近づけただけでは、短チャネル効果に伴う問題が生じてしまう。
特開２００７－３６２０５号公報 K. Mistry, et al., 2004Symposium on VLSI Technology, Digest of Technical Papers, pp.50-51
　本発明は、キャリアの移動度をより向上させることができる半導体装置及びその製造方法を提供することを目的とする。
　半導体装置の製造方法の一態様では、シリコン基板の表面にｎウェルを形成し、その後、前記シリコン基板上にゲート絶縁膜を形成する。次に、前記ゲート絶縁膜上にゲート電極を形成する。次に、前記ゲート電極の両側方に第１のサイドウォールを形成する。次に、前記第１のサイドウォールに倣う第１の溝を前記シリコン基板の表面に形成する。次に、前記第１の溝内に、前記第１の溝の深さよりも厚いＳｉＣ層を形成する。次に、前記ゲート電極の両側方に、前記ＳｉＣ層の一部を覆う第２のサイドウォールを形成する。次に、前記ＳｉＣ層を選択的に除去することにより、前記ゲート絶縁膜側の側面が、前記シリコン基板の表面より下方の領域において、上方ほど横方向に前記ゲート絶縁膜に近づく傾斜形状となった第２の溝を形成する。そして、前記第２の溝内にＳｉＧｅ層を形成する。
　　半導体装置の製造方法の他の一態様では、シリコン基板を第１及び第２の活性領域に区画し、前記第１の活性領域内にｎウェルを形成し、前記第２の活性領域内にｐウェルを形成する。次に、前記第１及び第２の活性領域内で、前記シリコン基板上にゲート絶縁膜を形成する。次に、前記第１及び第２の活性領域内で、前記ゲート絶縁膜上にゲート電極を形成する。次に、前記第１及び第２の活性領域内で、前記ゲート電極の両側方に第１のサイドウォールを形成する。次に、前記第１及び第２の活性領域内で、前記第１のサイドウォールに倣う第１の溝を前記シリコン基板の表面に形成する。次に、前記第１及び第２の活性領域内で、前記第１の溝内に、前記第１の溝の深さよりも厚いＳｉＣ層を形成する。次に、前記第１の活性領域内で、前記ゲート電極の両側方に、前記ＳｉＣ層の一部を覆う第２のサイドウォールを形成する。次に、前記第１の活性領域内で、前記ＳｉＣ層を選択的に除去することにより、前記ゲート絶縁膜側の側面が、前記シリコン基板の表面より下方の領域において、上方ほど横方向に前記ゲート絶縁膜に近づく傾斜形状となった第２の溝を形成する。そして、前記第１の活性領域内で、前記第２の溝内にＳｉＧｅ層を形成する。
図１Ａは、第１の実施形態に係る半導体装置の製造方法を示す断面図である。 図１Ｂは、図１Ａに引き続き、半導体装置の製造方法を示す断面図である。 図１Ｃは、図１Ｂに引き続き、半導体装置の製造方法を示す断面図である。 図１Ｄは、図１Ｃに引き続き、半導体装置の製造方法を示す断面図である。 図１Ｅは、図１Ｄに引き続き、半導体装置の製造方法を示す断面図である。 図１Ｆは、図１Ｅに引き続き、半導体装置の製造方法を示す断面図である。 図１Ｇは、図１Ｆに引き続き、半導体装置の製造方法を示す断面図である。 図１Ｈは、図１Ｇに引き続き、半導体装置の製造方法を示す断面図である。 図１Ｉは、図１Ｈに引き続き、半導体装置の製造方法を示す断面図である。 図１Ｊは、図１Ｉに引き続き、半導体装置の製造方法を示す断面図である。 図１Ｋは、図１Ｊに引き続き、半導体装置の製造方法を示す断面図である。 図１Ｌは、図１Ｋに引き続き、半導体装置の製造方法を示す断面図である。 図１Ｍは、図１Ｌに引き続き、半導体装置の製造方法を示す断面図である。 図１Ｎは、図１Ｍに引き続き、半導体装置の製造方法を示す断面図である。 図１Ｏは、図１Ｎに引き続き、半導体装置の製造方法を示す断面図である。 図１Ｐは、図１Ｏに引き続き、半導体装置の製造方法を示す断面図である。 図１Ｑは、図１Ｐに引き続き、半導体装置の製造方法を示す断面図である。 図１Ｒは、図１Ｑに引き続き、半導体装置の製造方法を示す断面図である。 図１Ｓは、図１Ｒに引き続き、半導体装置の製造方法を示す断面図である。 図１Ｔは、図１Ｓに引き続き、半導体装置の製造方法を示す断面図である。 図１Ｕは、図１Ｔに引き続き、半導体装置の製造方法を示す断面図である。 図２Ａは、実施形態により得られる応力分布を示す模式図である。 図２Ｂは、単にリセス２１に対してＴＭＡＨを用いたウェットエッチングを行った場合に得られる応力分布を示す模式図である。
　以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。但し、便宜上、半導体装置の構造については、その製造方法と共に説明する。図１Ａ乃至図１Ｕは、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
　先ず、図１Ａに示すように、例えば表面のミラー指数が（００１）のシリコン基板１１の表面に、ＳＴＩ（Shallow Trench
Isolation）法により、ｎＭＯＳ領域１ｎ（第２の活性領域）及びｐＭＯＳ領域１ｐ（第１の活性領域）を画定する素子分離絶縁膜１２を形成する。ｎＭＯＳ領域１ｎは、ｎチャネルＭＯＳトランジスタが形成される予定の領域であり、ｐＭＯＳ領域１ｐは、ｐチャネルＭＯＳトランジスタが形成される予定の領域である。素子分離絶縁膜１２の形成後には、ｎＭＯＳ領域１ｎ内において、シリコン基板１１の表面にｐウェル（図示せず）を形成し、ｐＭＯＳ領域１ｐ内において、シリコン基板１１の表面にｎウェル（図示せず）を形成する。
　次いで、例えば厚さが１．２ｎｍ程度の絶縁膜を形成する。この絶縁膜としては、例えば熱酸化膜又はＳｉＯＮ膜を形成する。その後、この絶縁膜上に多結晶シリコン膜を形成する。続いて、この多結晶シリコン膜にシリコン窒化膜を形成する。そして、これらのシリコン窒化膜、多結晶シリコン膜及び絶縁膜をパターニングすることにより、キャップ膜１５、ゲート電極１４及びゲート絶縁膜１３を形成する。ゲート電極１４に関し、例えばチャネル方向のミラー指数は［１１０］とする。
　次いで、全面に、ＣＶＤ法によりシリコン酸化膜を形成し、更にシリコン窒化膜を形成し、これらをエッチバックすることにより、ＣＶＤ酸化膜１６及びサイドウォール絶縁膜１７を形成する。ＣＶＤ酸化膜１６は、シリコン基板１１の表面の一部及びゲート電極１４の側面を覆う。ＣＶＤ酸化膜１６及びサイドウォール絶縁膜１７の横方向の総厚は１５μｍ程度とする。
　その後、等方性のケミカルドライエッチングを行うことにより、図１Ｂに示すように、ｎＭＯＳ領域１ｎ及びｐＭＯＳ領域１ｐ内において、シリコン基板１１の表面にリセス（溝）２１を形成する。リセス２１の深さは、例えば５０ｎｍ程度とする。
　続いて、図１Ｃに示すように、選択的に、リセス２１内に結晶性のＳｉＣ層２２ｃを形成すると共に、素子分離絶縁膜１２等の絶縁膜上にアモルファス状のＳｉＣ層２２ａを形成する。なお、ＳｉＣ層２２ｃの厚さは、例えば、６０ｎｍ～７０ｎｍ程度とし、シリコン基板１１から１０ｎｍ～２０ｎｍ程度はみ出させる。なお、ＳｉＣ層２２ａ及び２２ｃ中のＣ濃度は２質量％程度である。また、ＳｉＣ層２２ａ及び２２ｃ中には、砒素等のｎ型不純物を含有させておくことが好ましい。
　次いで、塩化水素ガス等を用いたエッチングにより、図１Ｄに示すように、アモルファス状のＳｉＣ層２２ａを除去する。
　その後、図１Ｅに示すように、リン酸を用いたエッチングによりサイドウォール絶縁膜１７を除去し、フッ酸を用いたエッチングによりＣＶＤ酸化膜１６を除去する。
　続いて、図１Ｆに示すように、ｎＭＯＳ領域１ｎを覆うレジストパターン４１を形成する。次いで、レジストパターン４１及びｐＭＯＳ領域１ｐ内のゲート電極１４をマスクとして、ｐ型不純物、例えばＢイオンを０．５ｋｅＶ程度のエネルギでシリコン基板１１の表面に導入する。更に、微量のｎ型不純物、例えばヒ素（Ａｓ）又はアンチモン（Ｓｂ）の導入も行う。これらの結果、不純物導入領域３１ｐが形成される。不純物導入領域３１ｐは、所謂ｐ型のエクステンション領域及びｎ型のポケット領域を含んでいる。
　その後、図１Ｇに示すように、レジストパターン４１を除去し、ｐＭＯＳ領域１ｐを覆うレジストパターン４２を形成する。続いて、レジストパターン４２及びｎＭＯＳ領域１ｎ内のゲート電極１４をマスクとして、ｎ型不純物、例えばＡｓイオンを３ｋｅＶ程度のエネルギでシリコン基板１１の表面に導入する。更に、微量のｐ型不純物、例えばＢ又はインジウム（Ｉｎ）の導入も行う。これらの結果、不純物導入領域３１ｎが形成される。不純物導入領域３１ｎは、所謂ｎ型のエクステンション領域及びｐ型のポケット領域を含んでいる。
　次いで、図１Ｈに示すように、レジストパターン４２を除去する。その後、ＣＶＤ法によりシリコン酸化膜を形成し、更にシリコン窒化膜を形成し、これらをエッチバックすることにより、ＣＶＤ酸化膜５１及びサイドウォール絶縁膜５２を形成する。ＣＶＤ酸化膜５１は、シリコン基板１１の表面の一部及びゲート電極１４の側面を覆う。ＣＶＤ酸化膜５１及びサイドウォール絶縁膜５２の横方向の総厚はＣＶＤ酸化膜１６及びサイドウォール絶縁膜１７の総厚より厚く、例えば３０μｍ程度とする。
　続いて、図１Ｉに示すように、ｎＭＯＳ領域１ｎを覆うレジストパターン４３を形成する。次いで、レジストパターン４３並びにｐＭＯＳ領域１ｐ内のゲート電極１４及びサイドウォール絶縁膜５２等をマスクとして、ｐ型不純物、例えばＢイオンを２ｋｅＶ程度のエネルギでシリコン基板１１の表面に導入する。この結果、不純物導入領域３１ｐよりも深い不純物導入領域３２ｐが形成される。
　その後、図１Ｊに示すように、レジストパターン４３を除去し、ｐＭＯＳ領域１ｐを覆うレジストパターン４４を形成する。続いて、レジストパターン４４並びにｎＭＯＳ領域１ｎ内のゲート電極１４及びサイドウォール絶縁膜５２等をマスクとして、ｎ型不純物、例えばＡｓイオン又はリン（Ｐ）イオンを６ｋｅＶ程度のエネルギでシリコン基板１１の表面に導入する。この結果、不純物導入領域３１ｎよりも深い不純物導入領域３２ｎが形成される。
　次いで、図１Ｋに示すように、レジストパターン４４を除去する。その後、全面に、例えばプラズマＣＶＤ法により、厚さが５０ｎｍ程度のシリコン酸化膜６１を形成する。
　続いて、図１Ｌに示すように、ｎＭＯＳ領域１ｎを覆うレジストパターン４５を形成する。次いで、ドライエッチングにより、ｐＭＯＳ領域１ｐ内のシリコン酸化膜６１を除去する。
　その後、図１Ｍに示すように、レジストパターン４５を除去する。続いて、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）を行うことにより、ｐＭＯＳ領域１ｐ内において、ＳｉＣ層２２ｃのうちでサイドウォール絶縁膜５２から露出している部分を除去する。この結果、リセス（溝）２３が形成される。また、ｐＭＯＳ領域１ｐ内では、ゲート電極１４、ＣＶＤ酸化膜５１及びサイドウォール絶縁膜５２が若干低くなる。
　次いで、水酸化テトラメチルアンモニウム（ＴＭＡＨ）水溶液を用いたウェットエッチングを行う。ＴＭＡＨ水溶液としては、例えば、ＴＭＡＨの濃度が５質量％～４０質量％程度であり、温度が３０℃～５０℃程度のものを用いる。また、処理時間は１０秒間～３分間程度とする。このような処理では、リセス２３の側面にミラー指数が{１１１}の面が現れると、著しくエッチング速度が低下する。この結果、図１Ｎに示すように、リセス２３の側面がチャネル領域に食い込む。このとき、最も食い込む領域は、シリコン基板１１と残存しているＳｉＣ層２２ｃとの界面近傍となる。言い換えると、リセス２３のゲート絶縁膜１３側の側面が、シリコン基板１１の表面より下方の領域において、上方ほど横方向にゲート絶縁膜１３に近づく傾斜形状となる。なお、ウェットエッチング時のエッチング量は、例えば１０ｎｍ～２０ｎｍ程度となる。
　その後、ＳｉＨ４、ＨＣｌ、ＧｅＨ４及びＢ２Ｈ６の混合ガスを用いて、図１Ｏに示すように、Ｂを含有するＳｉＧｅ層２４をＣＶＤ法によりリセス２３内に形成する。このとき、ＳｉＧｅ層２４はリセス２３から上方にはみ出させる。ＳｉＧｅ層２４はエピタキシャル成長により形成される。ＳｉＨ４はＳｉの原料ガスであり、ＧｅＨ４はＧｅの原料ガスである。また、ＨＣｌは成長方向の選択性を向上させるガスであり、Ｂ２Ｈ６はＢの原料ガスである。なお、ＳｉＧｅ層２４中のＧｅ濃度は、例えば２０原子％程度とするが、その厚さ方向において変化させてもよい。特に、リセス２３がチャネル領域側に最も食い込んでいる領域においてＧｅ濃度を高くすると、より一層大きい圧縮歪をチャネル領域に生じさせることができる。
　なお、ＳｉＧｅ層２４の形成前には、次のような前処理を行うことが好ましい。先ず、シリコン基板１１の表面に存在する自然酸化膜を除去する。次いで、水素雰囲気中で４００℃～６００℃まで基板温度を昇温する。そして、圧力：５Ｐａ～１３３０Ｐａ、温度：４００℃～６００℃の条件下に最大で６０分間程度保持することにより、水素ベーキングを行う。
　ＳｉＧｅ層２４の形成後には、例えば減圧ＣＶＤ装置を用いた熱ＣＶＤ法により、全面にシリコン酸化膜を形成し、これをエッチバックする。この結果、図１Ｐに示すように、ｎＭＯＳ領域１ｎ内では、シリコン酸化膜６１の一部が残存すると共に、その側方にサイドウォール絶縁膜６２が形成される。また、ｐＭＯＳ領域１ｐ内では、サイドウォール絶縁膜５２とＳｉＧｅ層２４との境界近傍に存在する窪みを埋め込むようにしてサイドウォール絶縁膜６２が形成される。
　次いで、図１Ｑに示すように、ｐＭＯＳ領域１ｐを覆うレジストパターン４６を形成する。その後、レジストパターン４６並びにｎＭＯＳ領域１ｎ内のゲート電極１４及びサイドウォール絶縁膜６２等をマスクとして、ｎ型不純物、例えばＰイオンを８ｋｅＶ程度のエネルギでシリコン基板１１の表面に導入する。この結果、不純物導入領域３２ｎよりも深い不純物導入領域３３ｎが形成される。
　続いて、図１Ｒに示すように、レジストパターン４６を除去する。次いで、アニール（温度：１０００℃～１１００℃、窒素雰囲気、時間：０秒間～３秒間（なお、０秒間のアニールはスパイクアニールを示す。））を行うことにより、不純物導入領域３１ｎ、３２ｎ、３３ｎ、３１ｐ及び３２ｐ内の不純物を活性化させると共に、拡散させる。この結果、ｎＭＯＳ領域１ｎ内に、ＳｉＣ層２２ｃと少なくとも一部が重なり合う不純物拡散層３４ｎが形成され、ｐＭＯＳ領域１ｐ内に、ＳｉＧｅ層２４と少なくとも一部が重なり合う不純物拡散層３４ｐが形成される。
　その後、全面に、厚さが１０ｎｍ程度のＮｉ又はＮｉ合金膜を形成し、３００℃程度のＲＴＡ（Rapid Thermal Annealing）を行う。この結果、図１Ｓに示すように、ｎＭＯＳ領域１ｎ内において、ＳｉＣ層２２ｃの表面にシリサイド層２５が形成され、ゲート電極１４の表面にシリサイド層２７が形成される。また、ｐＭＯＳ領域１ｐ内において、ＳｉＧｅ層２４の表面にシリサイド層２６が形成され、ゲート電極１４の表面にシリサイド層２８が形成される。なお、ｐＭＯＳ領域１ｐ内のゲート電極１４は、ｎＭＯＳ領域１ｎ内のものより低いため、その全体をシリサイド層２８としてもよい。シリサイド層２５～２８の形成後には、未反応のＮｉ又はＮｉ合金膜を除去する。
　続いて、図１Ｔに示すように、ｎＭＯＳ領域１ｎ内に、チャネル領域に引張応力を作用する絶縁膜６３を形成し、ｐＭＯＳ領域１ｐ内に、チャネル領域に圧縮応力を作用する絶縁膜６４を形成する。絶縁膜６３及び６４としては、互いに組成が異なるシリコン窒化膜を用いることができる。また、絶縁膜６３及び６４を同時に形成することができないので、互いに異なる工程で形成する。
　次いで、図１Ｕに示すように、全面に層間絶縁膜６５を形成し、この層間絶縁膜３１にシリサイド層２５及び２７まで到達するコンタクトホールを形成する。図示しないが、シリサイド層２６及び２８まで到達するコンタクトホールも形成する。その後、コンタクトホール内にコンタクトプラグ６６を形成し、層間絶縁膜６５上にコンタクトプラグ６６に接する配線６７を形成する。その後、さらに上層の層間絶縁膜及び配線等を形成し、半導体装置を完成させる。
　このような実施形態によれば、リセス２３の最もチャネル領域側に食い込んだ高さが、図２Ａに示すように、シリコン基板１１とゲート絶縁膜１３との界面とほぼ同等の高さとなる。このことは、ＳｉＧｅ層２４からの応力が最も強く作用する高さが、ホールの移動度が動作速度に最も影響を及ぼす領域（図２Ａ中の２点鎖線で囲まれた領域）の高さとほぼ一致していることを意味する。従って、ホールの移動度をより一層向上させ、動作速度をより一層向上させることができる。
　なお、リセス２１（図１Ｂ）に対してＴＭＡＨを用いたウェットエッチングを行うことも考えられる。しかし、この場合には、図２Ｂに示すように、リセス２１の最もチャネル側に食い込む部分の高さが、図２Ａに示す場合と比較して深く位置することになる。これは、前もってＳｉＣ層２２ｃがシリコン基板１１上に形成されておらず、エッチングが深い方向に進んでしまうからである。そして、最も応力が作用する領域は、図２Ａに示す場合と比較すると深い領域となってしまう。また、単にリセス２１内にＳｉＧｅ層を形成した場合には、チャネルに印加される歪はＳｉＧｅ層間の距離が同じ場合でも弱くなってしまう。このことは、ＩＥＤＭ　２００５、High Performance 30 nm Gate Bulk CMOS for
45nm Node with Σ-shaped
SiGe-SDに記載されている。
　また、本実施形態では、ｎＭＯＳ領域１ｎ内において、リセス２１内にＳｉＣ層２２ｃが埋め込まれている。ＳｉＣ層２２ｃは、ｎＭＯＳ領域１ｎ内のｎチャネルＭＯＳトランジスタのチャネル領域に引張歪を生じさせるため、このトランジスタにおける電子の移動度が向上する。そして、ｐＭＯＳ領域１ｐ内に形成されるＳｉＣ層２２ｃは、ｎＭＯＳ領域１ｎ内のこのようなＳｉＣ層２２ｃと同時に形成されている。つまり、リセス２３の形状の制御のみを目的としたＳｉＣ層２２ｃの形成という工程は必要とされない。このことは、従来から行われているｎチャネルＭＯＳトランジスタのためのＳｉＣ層の形成という処理をそのまま用いることができ、工程数の増加が抑えられることを意味している。
　このようなチャネルに歪みが生じたトランジスタは、例えばＳｏＣ（System on Chip）の論理回路部に用いることができる。また、携帯電話等の高速通信が行われる機器に用いることもできる。
　なお、ｐＭＯＳ領域１ｐ内において、ＳｉＣ層２２ｃの代わりにＳｉ層を残存させてもよいが、その場合には、ｎＭＯＳ領域１ｎ内のＳｉＣ層２２ｃとは別の工程が必要となる。また、本願発明者らが行ったシミュレーションによると、ＳｉＣ層２２ｃを用いた場合の方がチャネルに大きな歪みを生じさせることができるという結果が得られている。従って、ｐＭＯＳ領域１ｐ内でも、ＳｉＣ層２２ｃを用いることが好ましい。
　また、不純物導入領域３１ｐを形成するタイミングによっては、サイドウォール５２の形成前にサイドウォール１７を除去する必要はなく、サイドウォール１７を厚くするようにしてサイドウォール５２を形成すればよい。
　これらの半導体装置及び製造方法によれば、ｐチャネルＭＯＳトランジスタにおいてＳｉＧｅ層からチャネルに大きな圧縮歪を生じさせることができ、ホールの移動度をより向上させることができる。また、ｎチャネルＭＯＳトランジスタで、ＳｉＣ層を用いた場合には、そのチャネルに大きな引張歪を生じさせることができ、電子の移動度をより向上させることができる。また、このＳｉＣ層と同時にｐチャネルＭＯＳトランジスタのＳｉＣ層を形成することも可能である。
 

Claims (19)

  1. 　シリコン基板の表面にｎウェルを形成する工程と、
    　前記シリコン基板上にゲート絶縁膜を形成する工程と、
    　前記ゲート絶縁膜上にゲート電極を形成する工程と、
    　前記ゲート電極の両側方に第１のサイドウォールを形成する工程と、
    　前記第１のサイドウォールに倣う第１の溝を前記シリコン基板の表面に形成する工程と、
    　前記第１の溝内に、前記第１の溝の深さよりも厚いＳｉＣ層を形成する工程と、
    　前記ゲート電極の両側方に、前記ＳｉＣ層の一部を覆う第２のサイドウォールを形成する工程と、
    　前記ＳｉＣ層を選択的に除去することにより、前記ゲート絶縁膜側の側面が、前記シリコン基板の表面より下方の領域において、上方ほど横方向に前記ゲート絶縁膜に近づく傾斜形状となった第２の溝を形成する工程と、
    　前記第２の溝内にＳｉＧｅ層を形成する工程と、
    　を有することを特徴とする半導体装置の製造方法。
  2. 　前記第２の溝を形成する工程は、
    　前記ＳｉＣ層のうちで前記第２のサイドウォールから露出している部分を除去する工程と、
    　前記ＳｉＣ層のうちで前記第２のサイドウォールの下の部分を選択的に除去する工程と、
    　を有することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 　前記ＳｉＣ層のうちで前記第２のサイドウォールの下の部分を選択的に除去する工程において、水酸化テトラメチルアンモニウムを用いたウェットエッチングを行うことを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 　前記ＳｉＣ層を形成する工程において、前記ＳｉＣ層をエピタキシャル成長させることを特徴とする請求項１に記載の半導体装置の製造方法。
  5. 　前記ＳｉＧｅ層を形成する工程において、前記ＳｉＧｅ層をエピタキシャル成長させることを特徴とする請求項１に記載の半導体装置の製造方法。
  6. 　前記第２の溝の前記ゲート絶縁膜側の側面のミラー指数を{１１１}とすることを特徴とする請求項１に記載の半導体装置の製造方法。
  7. 　前記ＳｉＧｅ層と少なくとも一部が重なり合うｐ型不純物拡散層を形成する工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
  8. 　前記ＳｉＣ層を形成する工程と前記第２のサイドウォールを形成する工程との間に、前記第１のサイドウォールを除去する工程を有し、
    　前記第２のサイドウォールとして、前記第１のサイドウォールよりも横方向の厚さが厚いものを形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  9. 　シリコン基板を第１及び第２の活性領域に区画し、前記第１の活性領域内にｎウェルを形成し、前記第２の活性領域内にｐウェルを形成する工程と、
    　前記第１及び第２の活性領域内で、前記シリコン基板上にゲート絶縁膜を形成する工程と、
    　前記第１及び第２の活性領域内で、前記ゲート絶縁膜上にゲート電極を形成する工程と、
    　前記第１及び第２の活性領域内で、前記ゲート電極の両側方に第１のサイドウォールを形成する工程と、
    　前記第１及び第２の活性領域内で、前記第１のサイドウォールに倣う第１の溝を前記シリコン基板の表面に形成する工程と、
    　前記第１及び第２の活性領域内で、前記第１の溝内に、前記第１の溝の深さよりも厚いＳｉＣ層を形成する工程と、
    　前記第１の活性領域内で、前記ゲート電極の両側方に、前記ＳｉＣ層の一部を覆う第２のサイドウォールを形成する工程と、
    　前記第１の活性領域内で、前記ＳｉＣ層を選択的に除去することにより、前記ゲート絶縁膜側の側面が、前記シリコン基板の表面より下方の領域において、上方ほど横方向に前記ゲート絶縁膜に近づく傾斜形状となった第２の溝を形成する工程と、
    　前記第１の活性領域内で、前記第２の溝内にＳｉＧｅ層を形成する工程と、
    　を有することを特徴とする半導体装置の製造方法。
  10. 　前記第２の溝を形成する工程は、
    　前記ＳｉＣ層のうちで前記第２のサイドウォールから露出している部分を除去する工程と、
    　前記ＳｉＣ層のうちで前記第２のサイドウォールの下の部分を選択的に除去する工程と、
    　を有することを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 　前記ＳｉＣ層のうちで前記第２のサイドウォールの下の部分を選択的に除去する工程において、水酸化テトラメチルアンモニウムを用いたウェットエッチングを行うことを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 　前記ＳｉＣ層を形成する工程において、前記ＳｉＣ層をエピタキシャル成長させることを特徴とする請求項９に記載の半導体装置の製造方法。
  13. 　前記ＳｉＧｅ層を形成する工程において、前記ＳｉＧｅ層をエピタキシャル成長させることを特徴とする請求項９に記載の半導体装置の製造方法。
  14. 　前記第２の溝の前記ゲート絶縁膜側の側面のミラー指数を{１１１}とすることを特徴とする請求項９に記載の半導体装置の製造方法。
  15. 　前記第１の活性領域内で、前記ＳｉＧｅ層と少なくとも一部が重なり合うｐ型不純物拡散層を形成する工程と、
    　前記第２の活性領域内で、前記ＳｉＣ層と少なくとも一部が重なり合うｎ型不純物拡散層を形成する工程と、
    　を有することを特徴とする請求項９に記載の半導体装置の製造方法。
  16. 　前記ＳｉＣ層を形成する工程と前記第２のサイドウォールを形成する工程との間に、前記第１のサイドウォールを除去する工程を有し、
    　前記第２のサイドウォールとして、前記第１のサイドウォールよりも横方向の厚さが厚いものを形成することを特徴とする請求項９に記載の半導体装置の製造方法。
  17. 　第１及び第２の活性領域に区画され、前記第１の活性領域内にｎウェルが形成され、前記第２の活性領域内にｐウェルが形成されたシリコン基板と、
    　前記第１及び第２の活性領域内で、前記シリコン基板上に形成されたゲート絶縁膜と、
    　前記第１及び第２の活性領域内で、前記ゲート絶縁膜上に形成されたゲート電極と、
    　前記第１及び第２の活性領域内で、前記ゲート電極の両側方に形成されたサイドウォールを形成する工程と、
    　前記第１及び第２の活性領域内で、前記ゲート電極の両側であって、前記シリコン基板の表面に形成された溝と、
    　前記第１の活性領域内で、前記溝内に形成されたＳｉＧｅ層と、
    　前記第１の活性領域内で、前記ＳｉＧｅ層上で前記サイドウォール下に形成された第１のＳｉＣ層と、
    　前記第２の活性領域内で、前記溝内に形成された第２のＳｉＣ層と、
    　を有し、
    　前記第１の活性領域内の溝の前記ゲート絶縁膜側の側面が、前記シリコン基板の表面より下方の領域において、上方ほど横方向に前記ゲート絶縁膜に近づく傾斜形状となっていることを特徴とする半導体装置。
  18. 　前記第２の領域内の溝の前記ゲート絶縁膜側の側面のミラー指数が{１１１}であることを特徴とする請求項１７に記載の半導体装置。
  19. 　前記第１の活性領域内に形成され、前記ＳｉＧｅ層と少なくとも一部が重なり合うｐ型不純物拡散層と、
    　前記第２の活性領域内に形成され、前記ＳｉＣ層と少なくとも一部が重なり合うｎ型不純物拡散層と、
    　を有することを特徴とする請求項１７に記載の半導体装置。
     
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