JPWO2009122542A1 - 半導体装置及びその製造方法 - Google Patents
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
Abstract
Description
Isolation)法により、nMOS領域1n(第2の活性領域)及びpMOS領域1p(第1の活性領域)を画定する素子分離絶縁膜12を形成する。nMOS領域1nは、nチャネルMOSトランジスタが形成される予定の領域であり、pMOS領域1pは、pチャネルMOSトランジスタが形成される予定の領域である。素子分離絶縁膜12の形成後には、nMOS領域1n内において、シリコン基板11の表面にpウェル(図示せず)を形成し、pMOS領域1p内において、シリコン基板11の表面にnウェル(図示せず)を形成する。
45nm Node with Σ-shaped
SiGe-SDに記載されている。
以下、本発明の諸態様を付記としてまとめて記載する。
(付記1)
シリコン基板の表面にnウェルを形成する工程と、
前記シリコン基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の両側方に第1のサイドウォールを形成する工程と、
前記第1のサイドウォールに倣う第1の溝を前記シリコン基板の表面に形成する工程と、
前記第1の溝内に、前記第1の溝の深さよりも厚いSiC層を形成する工程と、
前記ゲート電極の両側方に、前記SiC層の一部を覆う第2のサイドウォールを形成する工程と、
前記SiC層を選択的に除去することにより、前記ゲート絶縁膜側の側面が、前記シリコン基板の表面より下方の領域において、上方ほど横方向に前記ゲート絶縁膜に近づく傾斜形状となった第2の溝を形成する工程と、
前記第2の溝内にSiGe層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
(付記2)
前記第2の溝を形成する工程は、
前記SiC層のうちで前記第2のサイドウォールから露出している部分を除去する工程と、
前記SiC層のうちで前記第2のサイドウォールの下の部分を選択的に除去する工程と、
を有することを特徴とする付記1に記載の半導体装置の製造方法。
(付記3)
前記SiC層のうちで前記第2のサイドウォールの下の部分を選択的に除去する工程において、水酸化テトラメチルアンモニウムを用いたウェットエッチングを行うことを特徴とする付記2に記載の半導体装置の製造方法。
(付記4)
前記SiC層を形成する工程において、前記SiC層をエピタキシャル成長させることを特徴とする付記1に記載の半導体装置の製造方法。
(付記5)
前記SiGe層を形成する工程において、前記SiGe層をエピタキシャル成長させることを特徴とする付記1に記載の半導体装置の製造方法。
(付記6)
前記第2の溝の前記ゲート絶縁膜側の側面のミラー指数を[111]とすることを特徴とする付記1に記載の半導体装置の製造方法。
(付記7)
前記SiGe層と少なくとも一部が重なり合うp型不純物拡散層を形成する工程を有することを特徴とする付記1に記載の半導体装置の製造方法。
(付記8)
前記SiC層を形成する工程と前記第2のサイドウォールを形成する工程との間に、前記第1のサイドウォールを除去する工程を有し、
前記第2のサイドウォールとして、前記第1のサイドウォールよりも横方向の厚さが厚いものを形成することを特徴とする付記1に記載の半導体装置の製造方法。
(付記9)
シリコン基板を第1及び第2の活性領域に区画し、前記第1の活性領域内にnウェルを形成し、前記第2の活性領域内にpウェルを形成する工程と、
前記第1及び第2の活性領域内で、前記シリコン基板上にゲート絶縁膜を形成する工程と、
前記第1及び第2の活性領域内で、前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記第1及び第2の活性領域内で、前記ゲート電極の両側方に第1のサイドウォールを形成する工程と、
前記第1及び第2の活性領域内で、前記第1のサイドウォールに倣う第1の溝を前記シリコン基板の表面に形成する工程と、
前記第1及び第2の活性領域内で、前記第1の溝内に、前記第1の溝の深さよりも厚いSiC層を形成する工程と、
前記第1の活性領域内で、前記ゲート電極の両側方に、前記SiC層の一部を覆う第2のサイドウォールを形成する工程と、
前記第1の活性領域内で、前記SiC層を選択的に除去することにより、前記ゲート絶縁膜側の側面が、前記シリコン基板の表面より下方の領域において、上方ほど横方向に前記ゲート絶縁膜に近づく傾斜形状となった第2の溝を形成する工程と、
前記第1の活性領域内で、前記第2の溝内にSiGe層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
(付記10)
前記第2の溝を形成する工程は、
前記SiC層のうちで前記第2のサイドウォールから露出している部分を除去する工程と、
前記SiC層のうちで前記第2のサイドウォールの下の部分を選択的に除去する工程と、
を有することを特徴とする付記9に記載の半導体装置の製造方法。
(付記11)
前記SiC層のうちで前記第2のサイドウォールの下の部分を選択的に除去する工程において、水酸化テトラメチルアンモニウムを用いたウェットエッチングを行うことを特徴とする付記10に記載の半導体装置の製造方法。
(付記12)
前記SiC層を形成する工程において、前記SiC層をエピタキシャル成長させることを特徴とする付記9に記載の半導体装置の製造方法。
(付記13)
前記SiGe層を形成する工程において、前記SiGe層をエピタキシャル成長させることを特徴とする付記9に記載の半導体装置の製造方法。
(付記14)
前記第2の溝の前記ゲート絶縁膜側の側面のミラー指数を[111]とすることを特徴とする付記9に記載の半導体装置の製造方法。
(付記15)
前記第1の活性領域内で、前記SiGe層と少なくとも一部が重なり合うp型不純物拡散層を形成する工程と、
前記第2の活性領域内で、前記SiC層と少なくとも一部が重なり合うn型不純物拡散層を形成する工程と、
を有することを特徴とする付記9に記載の半導体装置の製造方法。
(付記16)
前記SiC層を形成する工程と前記第2のサイドウォールを形成する工程との間に、前記第1のサイドウォールを除去する工程を有し、
前記第2のサイドウォールとして、前記第1のサイドウォールよりも横方向の厚さが厚いものを形成することを特徴とする付記9に記載の半導体装置の製造方法。
(付記17)
第1及び第2の活性領域に区画され、前記第1の活性領域内にnウェルが形成され、前記第2の活性領域内にpウェルが形成されたシリコン基板と、
前記第1及び第2の活性領域内で、前記シリコン基板上に形成されたゲート絶縁膜と、
前記第1及び第2の活性領域内で、前記ゲート絶縁膜上に形成されたゲート電極と、
前記第1及び第2の活性領域内で、前記ゲート電極の両側方に形成されたサイドウォールと、
前記第1及び第2の活性領域内で、前記ゲート電極の両側であって、前記シリコン基板の表面に形成された溝と、
前記第1の活性領域内で、前記溝内に形成されたSiGe層と、
前記第1の活性領域内で、前記SiGe層上で前記サイドウォール下に形成された第1のSiC層と、
前記第2の活性領域内で、前記溝内に形成された第2のSiC層と、
を有し、
前記第1の活性領域内の溝の前記ゲート絶縁膜側の側面が、前記シリコン基板の表面より下方の領域において、上方ほど横方向に前記ゲート絶縁膜に近づく傾斜形状となっていることを特徴とする半導体装置。
(付記18)
前記第2の領域内の溝の前記ゲート絶縁膜側の側面のミラー指数が[111]であることを特徴とする付記17に記載の半導体装置。
(付記19)
前記第1の活性領域内に形成され、前記SiGe層と少なくとも一部が重なり合うp型不純物拡散層と、
前記第2の活性領域内に形成され、前記SiC層と少なくとも一部が重なり合うn型不純物拡散層と、
を有することを特徴とする付記17に記載の半導体装置。
Claims (19)
- シリコン基板の表面にnウェルを形成する工程と、
前記シリコン基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の両側方に第1のサイドウォールを形成する工程と、
前記第1のサイドウォールに倣う第1の溝を前記シリコン基板の表面に形成する工程と、
前記第1の溝内に、前記第1の溝の深さよりも厚いSiC層を形成する工程と、
前記ゲート電極の両側方に、前記SiC層の一部を覆う第2のサイドウォールを形成する工程と、
前記SiC層を選択的に除去することにより、前記ゲート絶縁膜側の側面が、前記シリコン基板の表面より下方の領域において、上方ほど横方向に前記ゲート絶縁膜に近づく傾斜形状となった第2の溝を形成する工程と、
前記第2の溝内にSiGe層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記第2の溝を形成する工程は、
前記SiC層のうちで前記第2のサイドウォールから露出している部分を除去する工程と、
前記SiC層のうちで前記第2のサイドウォールの下の部分を選択的に除去する工程と、
を有することを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記SiC層のうちで前記第2のサイドウォールの下の部分を選択的に除去する工程において、水酸化テトラメチルアンモニウムを用いたウェットエッチングを行うことを特徴とする請求項2に記載の半導体装置の製造方法。
- 前記SiC層を形成する工程において、前記SiC層をエピタキシャル成長させることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記SiGe層を形成する工程において、前記SiGe層をエピタキシャル成長させることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第2の溝の前記ゲート絶縁膜側の側面のミラー指数を{111}とすることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記SiGe層と少なくとも一部が重なり合うp型不純物拡散層を形成する工程を有することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記SiC層を形成する工程と前記第2のサイドウォールを形成する工程との間に、前記第1のサイドウォールを除去する工程を有し、
前記第2のサイドウォールとして、前記第1のサイドウォールよりも横方向の厚さが厚いものを形成することを特徴とする請求項1に記載の半導体装置の製造方法。 - シリコン基板を第1及び第2の活性領域に区画し、前記第1の活性領域内にnウェルを形成し、前記第2の活性領域内にpウェルを形成する工程と、
前記第1及び第2の活性領域内で、前記シリコン基板上にゲート絶縁膜を形成する工程と、
前記第1及び第2の活性領域内で、前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記第1及び第2の活性領域内で、前記ゲート電極の両側方に第1のサイドウォールを形成する工程と、
前記第1及び第2の活性領域内で、前記第1のサイドウォールに倣う第1の溝を前記シリコン基板の表面に形成する工程と、
前記第1及び第2の活性領域内で、前記第1の溝内に、前記第1の溝の深さよりも厚いSiC層を形成する工程と、
前記第1の活性領域内で、前記ゲート電極の両側方に、前記SiC層の一部を覆う第2のサイドウォールを形成する工程と、
前記第1の活性領域内で、前記SiC層を選択的に除去することにより、前記ゲート絶縁膜側の側面が、前記シリコン基板の表面より下方の領域において、上方ほど横方向に前記ゲート絶縁膜に近づく傾斜形状となった第2の溝を形成する工程と、
前記第1の活性領域内で、前記第2の溝内にSiGe層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記第2の溝を形成する工程は、
前記SiC層のうちで前記第2のサイドウォールから露出している部分を除去する工程と、
前記SiC層のうちで前記第2のサイドウォールの下の部分を選択的に除去する工程と、
を有することを特徴とする請求項9に記載の半導体装置の製造方法。 - 前記SiC層のうちで前記第2のサイドウォールの下の部分を選択的に除去する工程において、水酸化テトラメチルアンモニウムを用いたウェットエッチングを行うことを特徴とする請求項10に記載の半導体装置の製造方法。
- 前記SiC層を形成する工程において、前記SiC層をエピタキシャル成長させることを特徴とする請求項9に記載の半導体装置の製造方法。
- 前記SiGe層を形成する工程において、前記SiGe層をエピタキシャル成長させることを特徴とする請求項9に記載の半導体装置の製造方法。
- 前記第2の溝の前記ゲート絶縁膜側の側面のミラー指数を{111}とすることを特徴とする請求項9に記載の半導体装置の製造方法。
- 前記第1の活性領域内で、前記SiGe層と少なくとも一部が重なり合うp型不純物拡散層を形成する工程と、
前記第2の活性領域内で、前記SiC層と少なくとも一部が重なり合うn型不純物拡散層を形成する工程と、
を有することを特徴とする請求項9に記載の半導体装置の製造方法。 - 前記SiC層を形成する工程と前記第2のサイドウォールを形成する工程との間に、前記第1のサイドウォールを除去する工程を有し、
前記第2のサイドウォールとして、前記第1のサイドウォールよりも横方向の厚さが厚いものを形成することを特徴とする請求項9に記載の半導体装置の製造方法。 - 第1及び第2の活性領域に区画され、前記第1の活性領域内にnウェルが形成され、前記第2の活性領域内にpウェルが形成されたシリコン基板と、
前記第1及び第2の活性領域内で、前記シリコン基板上に形成されたゲート絶縁膜と、
前記第1及び第2の活性領域内で、前記ゲート絶縁膜上に形成されたゲート電極と、
前記第1及び第2の活性領域内で、前記ゲート電極の両側方に形成されたサイドウォールを形成する工程と、
前記第1及び第2の活性領域内で、前記ゲート電極の両側であって、前記シリコン基板の表面に形成された溝と、
前記第1の活性領域内で、前記溝内に形成されたSiGe層と、
前記第1の活性領域内で、前記SiGe層上で前記サイドウォール下に形成された第1のSiC層と、
前記第2の活性領域内で、前記溝内に形成された第2のSiC層と、
を有し、
前記第1の活性領域内の溝の前記ゲート絶縁膜側の側面が、前記シリコン基板の表面より下方の領域において、上方ほど横方向に前記ゲート絶縁膜に近づく傾斜形状となっていることを特徴とする半導体装置。 - 前記第2の領域内の溝の前記ゲート絶縁膜側の側面のミラー指数が{111}であることを特徴とする請求項17に記載の半導体装置。
- 前記第1の活性領域内に形成され、前記SiGe層と少なくとも一部が重なり合うp型不純物拡散層と、
前記第2の活性領域内に形成され、前記SiC層と少なくとも一部が重なり合うn型不純物拡散層と、
を有することを特徴とする請求項17に記載の半導体装置。
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