CN105304567A - 用于形成嵌入式锗硅的方法 - Google Patents

Abstract

本发明公开了用于形成嵌入式锗硅的方法。通过该方法，可简化现有工艺，并能够获得良好、可控的应力层。该方法包括：在衬底上形成隔离结构，以隔离出第一区域和第二区域；对第一区域进行选择性刻蚀；在第一区域中形成刻蚀停止层；在刻蚀停止层上形成第一半导体层；在第一半导体层和第二区域上形成栅极和侧墙；选择性去除第一半导体层，仅保留第一半导体层在栅极和侧墙下方的部分，以形成源区和漏区凹槽；对第一半导体层的剩余部分进行具有晶向选择性的湿法刻蚀，以在第一半导体层的侧壁上形成Σ形状。

Description

用于形成嵌入式锗硅的方法

技术领域

本发明涉及半导体制造领域，尤其涉及用于形成嵌入式锗硅的方法。

背景技术

随着纳米加工技术的迅速发展，晶体管的特征尺寸已进入纳米级。通过等比例缩小的方法提高当前主流硅CMOS器件的性能受到越来越多物理、工艺的限制。为了使集成电路技术能延续摩尔定律所揭示的发展速度，必须开发与硅工艺兼容的新材料、新结构和新性质。近年来，应变硅(StrainedSi)技术由于在提高CMOS器件性能方面的卓越表现而备受关注。例如，通过在沟道中引入适当的压应力和张应力能分别提高PMOS的空穴迁移率和NMOS的电子迁移率。典型的PMOS应变硅器件可通过外延SiGe源漏引入沟道压应力，利用源漏和沟道的晶格常数失配控制应变大小，进而改善空穴迁移率；而对于NMOS应变硅器件则可通过淀积SiN薄膜引入沟道张应力，利用SiN薄膜的高本征应力控制应变大小，进而改善电子迁移率。因此，通过工艺、材料、结构参数的优化设计，研究半导体纳米器件中应力、应变的控制有重要的科学意义和实用价值。

对于PMOS，嵌入式SiGe技术是使沟道所受应力提升的最有效的方法，并且已经用于量产。研究发现SiGe越接近沟道越能施加大的应力，使得PMOS的性能获得更大的提升，并且设计了多种工艺方法及流程。

在28nm技术节点，主流嵌入式SiGe的形貌为Σ状，目的是提升施加在沟道上的应力，形成工艺依靠湿法刻蚀对Si不同晶面的选择性。

图3A示出期望在衬底中形成的“∑”形凹槽的截面。在该截面图中，衬底300的表面330、凹槽侧壁的上半部分340和下半部分350、以及凹槽底部380的延长线360(用虚线表示)形成“∑”形。

图3A所示出的“∑”形凹槽可以通过使用具有晶向选择性的湿法蚀刻来形成。例如，可以选择衬底300的表面的晶面方向为(001)。如图3B所示，首先，例如通过干法蚀刻，在衬底中形成“U”形凹槽310。凹槽310底部的晶面方向也是(001)，侧壁的晶面方向则可以是(110)。

然后，采用具有晶向选择性的湿法蚀刻剂，例如包含四甲基氢氧化铵(TMAH)的蚀刻剂，来通过“U”形凹槽310对衬底300进行蚀刻。在该蚀刻过程中，在<111>晶向上的蚀刻速度小于在其它晶向上的蚀刻速度。由此，“U”形凹槽310被蚀刻而成为钻石形的凹槽315，如图3C所示。图3C中以虚线示出了原来的“U”形凹槽310的位置。凹槽315的侧壁具有上半部分340和下半部分350。上半部分340和下半部分350的晶面方向基本上分别是(111)和

然而，由于在<100>晶向和<110>晶向上的蚀刻速度比在<111>晶向上的蚀刻速度大，所以凹槽315底部很容易被过度蚀刻，从而使得凹槽315两侧侧壁的下半部分350相交。于是，该各向异性蚀刻的结果往往导致凹槽315的底部是尖的，而不是平的。

而如果凹槽315的底部是尖的，那么当在凹槽315中外延生长SiGe时，不能得到高质量的SiGe。

因此，需要一种改进的用于制作嵌入式锗硅的方法，从而避免上述问题。

发明内容

本发明的目的是提供一种半导体器件的制造方法，通过该方法，可简化现有工艺，并能够获得良好、可控的应力层。

根据本发明的一个方面，提供一种半导体器件的制造方法，包括：在衬底上形成隔离结构，以隔离出第一区域和第二区域；对所述第一区域进行选择性刻蚀；在所述第一区域中形成刻蚀停止层；在所述刻蚀停止层上形成第一半导体层；在所述第一半导体层和第二区域上形成栅极和侧墙；选择性去除所述第一半导体层，仅保留所述第一半导体层在所述栅极和侧墙下方的部分，以形成源区和漏区凹槽；对所述第一半导体层的剩余部分进行具有晶向选择性的湿法刻蚀，以在所述第一半导体层的侧壁上形成Σ形状。

根据本发明的一个方面，前述方法中，衬底选自以下材料中的任一种：单晶硅、经掺杂的单晶硅、多晶或多层结构、绝缘体上的半导体、Ge、GaAs或InP。

根据本发明的一个方面，前述方法中，刻蚀停止层是SiGe。

根据本发明的一个方面，前述方法中，刻蚀停止层是碳化硅。

根据本发明的一个方面，前述方法中，刻蚀停止层的厚度在5埃至9埃的范围内。

根据本发明的一个方面，前述方法中，第一半导体层是通过外延生长形成的外延硅层；所述外延硅层的厚度不小于100埃。

根据本发明的一个方面，前述方法中，外延硅层的厚度在300埃至800埃的范围内。

根据本发明的一个方面，前述方法中，外延硅层的顶面由晶面族{100}构成，且侧壁由晶面族{110}构成，所述具有晶向选择性的湿法刻蚀停止在晶面族{111}。

根据本发明的一个方面，前述方法还包括在晶向选择性的湿法刻蚀之后，在Σ形状的源区和漏区凹槽中形成SiGe。

根据本发明的一个方面，前述方法还包括在晶向选择性的湿法刻蚀之后，在Σ形状的源区和漏区凹槽中形成SiC。

根据本发明的一个方面，前述方法还包括在所述刻蚀停止层和所述衬底之间形成缓冲区。

根据本发明的一个方面，前述方法中，选择性去除所述第一半导体层包括以下步骤中的至少一步：沉积掩膜层；选择性去除源区和漏区上的掩膜层；利用掩膜层，通过干法刻蚀，对所述第一半导体层进行刻蚀，直至在所述刻蚀停止层为止。

与现有技术相比，本发明的优点包括：

根据本发明的方案，通过在形成半导体器件有源区之前，形成刻蚀停止层(ESL)，使得器件有源区与衬底材料隔离，因此在本发明中可使用各种衬底材料，并且简化现有工艺；通过在刻蚀停止层上形成Σ形状嵌入式SiGe，可获得良好、可控的应力层。另外，器件的有源区、沟道区通过外延生长工艺形成，与在硅衬底上直接形成有源区的工艺相比，该工艺对厚度的控制更加精确，从而提高集成电路尺寸精度，从而提高整体性能和稳定性。

附图说明

为了进一步阐明本发明的各实施例的以上和其它优点和特征，将参考附图来呈现本发明的各实施例的更具体的描述。可以理解，这些附图只描绘本发明的典型实施例，因此将不被认为是对其范围的限制。在附图中，为了清楚明了，放大了层和区域的厚度。相同或相应的部件将用相同或类似的标记表示。

图1A至图1F示出根据本发明的一个实施例形成Σ形状嵌入式SiGe的过程的剖面示意图。

图2示出根据本发明的一个实施例的形成Σ形状嵌入式SiGe的流程图。

图3A至图3C分别示出期望在衬底中形成的“∑”形凹槽的剖面示意图以及根据现有技术所形成的“∑”形凹槽的剖面示意图。

具体实施方式

在以下的描述中，参考各实施例对本发明进行描述。然而，本领域的技术人员将认识到可在没有一个或多个特定细节的情况下或者与其它替换和/或附加方法、材料或组件一起实施各实施例。在其它情形中，未示出或未详细描述公知的结构、材料或操作以免使本发明的各实施例的诸方面晦涩。类似地，为了解释的目的，阐述了特定数量、材料和配置，以便提供对本发明的实施例的全面理解。然而，本发明可在没有特定细节的情况下实施。此外，应理解附图中示出的各实施例是说明性表示且不一定按比例绘制。

根据本发明的一个实施例，本发明提出了一种在PMOS的源漏区形成Σ形状嵌入式SiGe的方法。图1A至图1F示出根据本发明的一个实施例形成Σ形状嵌入式SiGe的过程的剖面示意图。如图1A所示，首先，在衬底101上形成浅槽隔离沟槽(STI)结构102，并去除PMOS区域的有源区硬掩模，从而隔离出用于形成PMOS的第一区域103和第二区域104。在一个实施例中，第二区域104可以是NMOS区域，也可以是其它器件区域，诸如用于基于常规晶体管制造方法形成的常规晶体管区域。

在所示实施例中，该衬底101可以是能用于制造半导体器件的任何材料。在一些实施例中，衬底101可以是单晶硅材料、经掺杂的单晶硅材料、多晶或多层结构衬底或绝缘体上的半导体衬底。在一些实施例中，衬底101可以不包括硅，替代地包括诸如Ge、GaAs或InP等不同的衬底材料。衬底101可以包括一种或多种材料、器件或层，或可以是不具有多层的单种材料。

接下来，对衬底101进行刻蚀，去除第一区域103中的衬底材料。可根据要形成的器件特性，确定刻蚀深度。在一个实施例中，刻蚀深度不小于100埃。在优选实施例中，刻蚀深度在300埃至800埃之间。

然后，如图1B所示，在第一区域103上形成刻蚀停止层105和外延硅层106。在一个实施例中，刻蚀停止层105可以是SiGe。可通过外延生长技术在第一区域103中生长SiGe。

例如，用于形成SiGe的工艺气体可以包含SiH₄；GeH₄；HCl；BH₆；以及H₂，其中H₂的气体流速可以是0.1slm至50slm，其它气体的流速可以是1sccm至1000sccm，反应温度在500-800℃，压力在5-50托。

然而，刻蚀停止层105不限于SiGe。刻蚀停止层105还可以是在后续对外延硅层106进行干法和湿法刻蚀过程中不被刻蚀或刻蚀速率很小的任意材料，例如碳化硅。

可根据需要，确定刻蚀停止层105的厚度。例如，可根据所选用的刻蚀停止层105的材料以及在后续的干法和湿法刻蚀过程中的刻蚀速率来确定刻蚀停止层105的厚度。在一个实施例中，刻蚀停止层105的厚度可低至5埃。在一个优选实施例中，刻蚀停止层105的厚度在5-9埃的范围内。在其它实施例中，刻蚀停止层105的厚度可以大于9埃，例如在9-50埃的范围中。

在一个实施例中，外延硅层106的厚度不小于100埃。在一个优选实施例中，外延硅层106的厚度在300埃至800埃的范围内。

然后，如图1C所示，去除硬掩膜，并在第一区域103和第二区域104中顺序形成栅极(gate)107和侧墙(spacer)108。

然后，沉积硬掩膜111，并选择性的去掉用于PMOS的第一区域中的源漏区的硬掩膜，再通过干法刻蚀对源漏区进行刻蚀，直至刻蚀停止层105为止，以形成如图1D所示的源漏区的凹槽109和110。在一个实施例中，该凹槽109和110的深度取决于外延硅层106的厚度。例如，凹槽109和110的深度可以不小于100埃。在优选实施例中，该凹槽的深度在300-800埃的范围中。

然后，采用有晶面取向的湿法刻蚀，对栅极107和侧墙108下部的外延硅层进行刻蚀，从而在凹槽109和110的基础上形成Σ状凹槽，如图1E所示。使得在后续步骤中外延生长的SiGe更加接近于沟道(channel)。

具有晶向选择性的湿法刻蚀是本领域中所公知的。对于单晶硅而言，<111>晶向上的刻蚀速度小于其它晶向上的刻蚀速度。

因此，湿法刻蚀将停止在晶面族{111}上。

在本发明的实施例中，外延硅层106的顶面由晶面族{100}构成，且侧壁由晶面族{110}构成。

在湿法刻蚀后，外延硅层106的侧壁被刻蚀形成Σ形状。可选用各种对晶片具有选择性的湿法刻蚀溶液。例如，可以使用四甲基氢氧化铵(TMAH)。

然后，可通过外延生长在Σ形状凹槽109和110中形成SiGe112，最后去掉硬掩膜，以形成如图1F所示的结构。

与前述形成作为刻蚀停止层105的SiGe相似。可通过外延生长技术在Σ形状凹槽109和110中生长SiGe。例如，工艺气体可以包含SiH₄；GeH₄；HCl；BH₆；以及H₂，其中H₂的气体流速可以是0.1slm至50slm，其它气体的流速可以是1sccm至1000sccm，反应温度在500-800℃，压力在5-50托，然而本发明不限于所列出的这些工艺气体和工艺参数。可改变这些工艺参数，调整SiGe合金中的Ge含量，从而改变外延硅层中的应力大小。

在上述实施例中，PMOS器件的结构在刻蚀阻挡层105上形成，与衬底材料隔离开。另外，在本发明的实施例中，PMOS的有源区、沟道区通过外延生长工艺形成，与常规在硅衬底上直接形成的工艺相比，该工艺对厚度的控制更加精确，随着晶体管特征尺寸的不断减小，本发明的工艺有利于形成更符合设计尺寸要求的器件，从而提高集成电路整体性能和稳定性。

此外，为了减少由于刻蚀阻挡层105与衬底101之间的不匹配引起的各种缺陷(例如，位错)，在一个实施例中，可以在衬底101和刻蚀阻挡层105之间形成缓冲区。

在一些实施例中，由于在源区和漏区形成Σ形状嵌入式SiGe可提供更好的PMOS晶体管性能且标准晶体管可提供更好的NMOS性能，所以在单个衬底上使用两种类型的晶体管可提供与仅将一种类型的晶体管用于NMOS和PMOS晶体管二者相比更好的整体器件性能。

另外，根据本发明的另一个实施例，上述用于在PMOS器件中形成Σ形状嵌入式SiGe的方法可用于在NMOS器件中形成Σ形状嵌入式SiC。与前述方法相似，首先形成如图1E所示的Σ形状源区漏区凹槽109和110，然后在源区漏区凹槽109和110中填充SiC。由于SiC的晶格特征，在Σ形状源区漏区凹槽109和110中填充SiC，将导致在Si沟道区产生拉应力，从而提供更好的NMOS晶体管性能。

图2示出根据本发明的一个实施例的形成Σ状嵌入式SiGe的流程图。

首先，在步骤201，在衬底上形成隔离结构以隔离出第一区域和第二区域。在步骤202，在第一区域中选择地刻蚀衬底。任选地，在步骤203，在第一区域上形成缓冲区。在步骤204，形成刻蚀停止层。可通过外延生长工艺在缓冲区上生长SiGe作为刻蚀停止层。在步骤205，在刻蚀停止层上形成第一半导体层。该第一半导体层可以是外延硅层。在步骤206，在第一半导体层和第二区域上形成栅极和侧墙。在步骤207，选择性去除第一半导体层，仅保留第一半导体层在所述栅极和侧墙下方的部分，以形成源区和漏区凹槽。在步骤208，对第一半导体层的剩余部分进行具有晶向选择性的湿法刻蚀，以在所述第一半导体层的侧壁上形成Σ形状，从而形成Σ形状的源区和漏区凹槽。在步骤209，通过外延生长工艺，在Σ形状的源区和漏区凹槽中生长SiGe。

前述步骤201-209描述了形成具有嵌入式SiGe作为源区和漏区的PMOS晶体管的制造方法。在前述方法中，第二区域可以是NMOS区域，也可以是其它器件区域，诸如用于基于常规晶体管制造方法形成的常规晶体管区域。

根据本发明的实施例提供的制造NMOS和PMOS晶体管的方法，通过增加刻蚀停止层，简化了形成Σ形状嵌入式结构的制造步骤，并且提高晶体管的制造精度，使得晶体管的性能获得更大的提升。

出于说明和描述的目的已经给出了本发明的实施例的上述描述。不打算穷举或将本发明限于所公开的精确形式。本说明书和所附权利要求包括诸如左、右、顶、底、在……之上、在……之下、上部、下部、第一、第二等术语，这些仅用于描述的目的而不应解释为限制。例如，指示相对的垂直位置的术语指的是衬底或集成电路的器件侧(或有效表面)是该衬底的“顶”面的情况；衬底可实际上处于任何方向，使得在标准陆地参考系中衬底的“顶”侧可低于“底”侧且仍落在术语“顶”的含义内。如在此所使用的术语“在……之上”(包括在权利要求中)不指示在第二层之上的第一层直接在第二层上且与第二层直接接触，除非明确说明如此；在第一层和第一层上的第二层之间可以有第三层或其它结构。可在多个位置和方向上制造、使用或运输本文所述的器件或制品的实施例。相关领域的技术人员可根据以上的教示领会到很多修改和变形是可能的。本领域的技术人员将认识到附图中所示的各组件的各种等价组合和替换。因此本发明的范围不是由该详细说明书限制而是由所附权利要求限定。

以上描述了本发明的若干实施例。然而，本发明可具体化为其它具体形式而不背离其精神或本质特征。所描述的实施例在所有方面都应被认为仅是说明性而非限制性的。因此，本发明的范围由所附权利要求书而非前述描述限定。落入权利要求书的等效方案的含义和范围内的所有改变被权利要求书的范围所涵盖。

Claims (13)

1.一种半导体器件的制造方法，包括：

在衬底上形成隔离结构，以隔离出第一区域和第二区域；

对所述第一区域进行选择性刻蚀；

在所述第一区域中形成刻蚀停止层；

在所述刻蚀停止层上形成第一半导体层；

在所述第一半导体层和第二区域上形成栅极和侧墙；

选择性去除所述第一半导体层，仅保留所述第一半导体层在所述栅极和侧墙下方的部分，以形成源区和漏区凹槽；

对所述第一半导体层的剩余部分进行具有晶向选择性的湿法刻蚀，以在所述第一半导体层的侧壁上形成Σ形状。

2.如权利要求1所述的方法，其特征在于，所述衬底选自以下材料中的任一种：单晶硅、经掺杂的单晶硅、多晶或多层结构、绝缘体上的半导体、Ge、GaAs或InP。

3.如权利要求1所述的方法，其特征在于，所述刻蚀停止层是SiGe。

4.如权利要求1所述的方法，其特征在于，所述刻蚀停止层是碳化硅。

5.如权利要求1所述的方法，其特征在于，所述刻蚀停止层的厚度在5埃至9埃的范围内。

6.如权利要求1所述的方法，其特征在于，所述第一半导体层是通过外延生长形成的外延硅层；所述外延硅层的厚度不小于100埃。

7.如权利要求6所述的方法，其特征在于，所述外延硅层的厚度在300埃至800埃的范围内。

8.如权利要求6所述的方法，其特征在于，所述外延硅层的顶面由晶面族{100}构成，且侧壁由晶面族{110}构成，所述具有晶向选择性的湿法刻蚀停止在晶面族{111}。

9.如权利要求1所述的方法，其特征在于，还包括在晶向选择性的湿法刻蚀之后，在Σ形状的源区和漏区凹槽中形成SiGe。

10.如权利要求1所述的方法，其特征在于，还包括在晶向选择性的湿法刻蚀之后，在Σ形状的源区和漏区凹槽中形成SiC。

11.如权利要求1所述的方法，其特征在于，还包括在所述刻蚀停止层和所述衬底之间形成缓冲区。

12.如权利要求1所述的方法，其特征在于，所述选择性去除所述第一半导体层包括以下步骤中的至少一步：

沉积掩膜层；

选择性去除源区和漏区上的掩膜层；

利用掩膜层，通过干法刻蚀，对所述第一半导体层进行刻蚀，直至在所述刻蚀停止层为止。

13.一种半导体器件，包括通过权利要求1至12中的任一项所述的方法制造的结构。