KR101705414B1 - 반도체 구조물 및 그 제조 방법 - Google Patents

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Abstract

본 개시의 일부 실시형태는 기판과 재성장 영역을 포함하는 반도체 구조물을 제공한다. 기판은 제1 격자 상수를 갖는 제1 재료로 이루어지며, 재성장 영역은 제1 재료와 제2 재료로 이루어지고, 제1 격자 상수와는 상이한 격자 상수를 갖는다. 재성장 영역은 기판 내에 부분적으로 위치한다. 재성장 영역은 기판의 표면에서부터 재성장 영역의 최대폭 정점까지 수직으로 측정된 "팁 깊이"를 포함하고, 팁 깊이는 약 10 nm 미만이다. 재성장 영역은 제1 재료로 실질적으로 이루어진 상단층을 더 포함하고, 상기 상단층은 실질적으로 제1 격자 상수를 갖는다.

Description

반도체 구조물 및 그 제조 방법{SEMICONDUCTOR STRUCTURE AND MANUFACTURING METHOD THEREOF}
통상, 반도체 처리는 특히나 절박한 품질 요구를 수반하는 집적 회로의 제조에 이용되고 있다. 표면 상에 재료를 적층하기 위하여 반도체 제조 산업에서는 다양한 방법을 이용하고 있다. 가장 광범위하게 사용되는 방법 중 하나가 화학적 기상 증착(chemical vapor deposition, "CVD")인데, 이 방법에서는 증기에 함유된 원자 또는 분자가 표면 상에 적층되어 막을 형성한다. CVD는 결정질 실리콘 함유 재료로 이루어진 "에피택셜"막을 비롯해, 디바이스 표면 영역 상에서의 막의 성장을 가능하게 한다.
종종 변형된 에피택셜 재료를 갖는 것이 바람직하다. "변형(strain)"은 실리콘, 탄소 도핑 실리콘, 게르마늄 및 실리콘 게르마늄 합금 등의 반도체 재료의 전기 특성에 영향을 미칠 수 있다. 인장 변형(tensile strain)은 전자 이동도 향상에 도움이 되어 nMOS 디바이스에 특히 바람직할 수 있고, 압축 변형(compressive strain)은 정공 이동도 향상에 도움이 되어 pMOS 디바이스에 특히 바람직할 수 있다. 이에, 변형된 재료를 제공하는 방법은 상당히 흥미있는 분야이며, 다양한 반도체 처리 응용에 있어서 잠재적인 응용을 갖는다.
현재, PMOS 변형은 소스/드레인 영역을 언더컷팅하고 그 언더컷팅된 영역 내에 SiGe막을 에피택셜하게 성장시킴으로써 달성된다. SiGe막의 격자 상수가 크면 Si 채널에 단축(uniaxial) 변형을 제공한다. Ge 농도가 높을수록 변형이 커지고 따라서 성능이 우수해진다. 그러나, SiGe막에의 Ge 주입은 에피택셜 공정에 의해 제한된다. 종래의 에피택셜 방법을 이용해서는, Ge 농도가 매우 높은 SiGe막을 실현하기는 곤란한데, 이 막은 표면 준비, 사용 전구체 및 성장 조건에 극도로 민감하기 때문이다. 점점 증가하는 Ge 농도 요건을 충족하는 것과, 에피택셜 성장으로 PMOS의 SiGe 소스/드레인(S/D)에 대한 SiGe 프로파일의 적절한 제어를 유지하는 것은 어렵다.
본 개시의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준적 실무에 따라, 다양한 특징부를 실척으로 도시하지 않는다. 사실상, 다양한 특징부의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1은 본 개시의 일부 실시형태에 따른 반도체 구조의 단면도이다.
도 2는 본 개시의 일부 실시형태에 따른 반도체 구조의 단면도이다.
도 3은 본 개시의 일부 실시형태에 따른 반도체 구조의 단면도이다.
도 4는 본 개시의 일부 실시형태에 따른 반도체 구조의 단면도이다.
도 5는 본 개시의 일부 실시형태에 따른 반도체 구조의 단면도이다.
도 6은 본 개시의 일부 실시형태에 따른 반도체 구조의 단면도이다.
도 7은 본 개시의 일부 실시형태에 따른 반도체 구조의 단면도이다.
도 8a, 도 9a, 도 10a, 도 11a, 도 12a는 상이한 제조 작업에서의 반도체 구조의 단면도이다.
도 8b, 도 9b, 도 10b, 도 11b, 도 12b는 상이한 제조 작업에서의 반도체 구조의 단면도이다.
이하의 설명에서는 제공하는 주제의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 예를 제공한다. 본 개시를 단순화하기 위해 구성요소 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 특징부 위(over) 또는 상(on)의 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉으로 형성되는 실시형태를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 및 제2 특징부 사이에 추가 특징부가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시는 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 간의 관계를 지시하지는 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)" , "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 특징부의 다른 요소(들) 또는 특징부(들)에 대한 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방위와 함께, 사용 또는 동작 시의 장치의 상이한 방위를 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방위로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
MOS 트랜지스터의 구동 전류는 MOS 트랜지스터의 채널 영역에서의 응력으로부터 얻을 수 있다. 이에, MOS 트랜지스터의 소스 및 드레인 영역은, 게이트 전극에 의해 덮이지 않는 기판의 부분을 제거해서 그 제거된 부분에 의해 남겨진 공간에 SiGe 또는 SiC를 재성장시킴으로써 형성될 수 있다. 재성장한 SiGe 또는 SiC은 소스 및 드레인 영역을 형성하는데 사용된다. 재성장한 소스 및 드레인 영역은 또한 그 재성장한 소스/드레인 영역이 재성장 공정에서 불순물로 인시츄(in-situ) 도핑되면, 소스/드레인 저항이 감소하는 이익도 있을 수 있다.
재성장한 소스/드레인 영역의 접촉 저항성을 줄이기 위해, 그 상단층은 재성장한 본체(body)와는 상이한 재료로 형성될 수 있다. 예를 들어, PMOS 구조에서는, 실리콘 캡층이 SiGe 재성장 본체 위에 형성되어, 후속해서 그 위에 형성되는 컨택 플러그와 접할 수 있다. 그러나, 캡층의 두께는 헤테로에피택셜 구조의 효과를 감소시켜, 즉 채널 영역에 가해진 변형(인장 또는 압축)이 저감할 수 있고, 그래서 캐리어 이동도도 그렇게 된다.
재성장한 영역으로 동시에 제조되는 CMOS 트래지스터들 사이에서 보다 균일한 임계 전압 및 구동 전류를 얻기 위해서는, 재성장 영역의 형상이 최적화되어 제어되어야 한다. 재성장한 영역의 오목부를 형성함에 있어서 에칭 작업의 이방성 특성으로 인해, 그 오목부의 상이한 기하학적 형상들은 에칭 작업에 종속되어 형성된다. 오목부의 특정 형상뿐만 아니라 각 오목부의 균일성도 트랜지스터의 임계 전압 및 구동 전류에 영향을 미친다. 그래서 트랜지스터들 간에 균일한 특성을 산출하기 위해서는 제어 가능한 방식으로 제조될 수 있는 재성장 영역의 적합한 형상이 필요하다.
본 개시는 반도체 구조에, 미리 정해진 치수를 갖는 재성장 소스/드레인 영역을 제공하여, 그러한 재성장 소스/드레인 영역으로 이루어진 트랜지스터에서, 보다 높은 캐리어 이동도, 보다 높은 구동 전류를 달성하고, 구동 전류 및 상이한 트랜지스터들 간의 구동 전류 편차를 저감할 수 있게 한다.
도 1을 참조하면, 본 개시의 일부 실시형태에 따른 반도체 구조(10)의 단면도를 도시하고 있다. 재성장 영역은 부분적으로 기판(100) 내에 배치되고 기판(100)의 표면(100A)에서 부분적으로 노출된다. 일부 실시형태에 있어서, 기판(100)은 재성장 영역과는 상이한 격자 상수를 갖는다. 재성장 영역의 격자 상수는 균일할 수도 균일하지 않을 수도 있다. 그러나, 여기에서의 격자 상수는 재성장 영역 내의 임의의 영역의 격자 상수를 칭한다. 일부 실시형태에 있어서, 기판(100)은 제1 재료로 이루어져 제1 격자 상수를 갖는다. 제1 재료는 단일 원소, 화합물 또는 혼합물일 수 있다. 재성장 영역은 제2 재료로 또는 제1 재료와 제2 재료의 혼합으로 제조될 수 있다. 이에 재성장 영역은 제1 격자 상수와는 상이한 제2 격자 상수를 갖는다.
일부 실시형태에 있어서, 기판(100)은 실리콘 또는 다른 원소 IV족 반도체를 포함한다. 기판(100)은 또한 실리콘 탄화물, 갈륨 비소, 인듐 비화물 및 인듐 인화물 등의 화합물 반도체를 포함할 수 있다. 기판(100)은 실리콘 게르마늄, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 및 갈륨 인듐 인화물 등의 합금 반도체를 포함할 수 있다. 일 시형태에서는, 기판(100)이 에피택셜층을 포함한다. 예를 들어, 기판은 벌크 반도체 상부에 에피택셜층을 가질 수 있다. 또, 기판(100)은 반도체 온 절연체(semiconductor-on-insulator, SOI) 구조를 포함할 수 있다. 예를 들어, 기판은 산소 주입에 의한 분리(separation by implanted oxygen, SIMOX) 또는 웨이퍼 접합 및 연삭 등의 기타 적절한 기법 등의 공정에 의해 형성된 매립 산화물(buried oxide, BOX)층을 포함할 수 있다. 또한, 기판(100)은 이온 주입 및/또는 확산 등의 공정에 의해 실현되는 p타입 도핑 영역 및/또는 n타입 도핑 영역을 포함할 수 있다. 이들 도핑 영역은 n웰과, p웰과, 광도핑 영역(LDD)과, 강도핑(heavily doped) 소스 및 드레인(S/D)과, 상보형 금속-산화물-반도체 전계 효과 트랜지스터(MOSFET), 촬상 센서 및/또는 발광 다이오드(LED) 등의 다양한 집적 회로(IC) 디바이스를 형성하도록 구성된 다양한 채널 도핑 프로파일을 포함한다. 기판(100)은 기판 내에 그리고 기판 상에 형성된 레지스터 또는 커패시터 등의 다른 기능적 특징부를 더 포함할 수도 있다. 기판(100)은 그 기판(100) 내에 형성된 별개의 각종 디바이스에 제공된 측면 격리 특징부를 더 포함한다. 일 실시형태에 있어서, STI(shallow trench isolation) 특징부가 측면 격리에 이용된다. 다양한 디바이스는 입출력 신호에 연결될 때에 접촉 저항의 감소를 위해 S/D, 게이트 및 다른 디바이스 특징부 상에 배치된 규화물을 더 포함한다.
도 1에 도시하는 바와 같이, 재성장 영역은 기판(100)의 표면(100A)으로부터 돌출된 제1 부분(101)과, 기판(100)의 표면(100) 아래에 있는 제2 부분(103)을 포함한다. 제1층(111)이 제1 부분(101)의 상단층으로서 형성된다. 일부 실시형태에 있어서, 제1층(111)은 재성장 영역의 나머지부(111')와는 상이한 격자 상수를 가진다. 예를 들어, 제1층(111)의 격자 상수는 기판(100)의 격자 상수와 실질적으로 동일하다. 일부 실시형태에 있어서, 재성장 영역은 PMOS 기판 내에 위치하고, 제1층(111)은 붕소 도핑 실리콘을 포함한다. 제1층(111)의 붕소 농도는 약 7E20/cm3 내지 약 3E21/cm3의 범위 내에 있다. 그런데, NMOS 구조 내의 재성장 영역은 인 도핑 실리콘으로 이루어진 제1층(111)을 가질 수 있다. 도 1에서는, 제1층(111)이 재성장 영역의 제1 부분(101) 내에 있기 때문에, 제1층(111)의 바닥부가 기판(100)의 표면(100A) 위에 있다.
도 1을 참조하면, 제1층(111)의 두께(T1)는 재성장 영역의 나머지부(111')가 기판(100)에 가할 수 있는 응력을 최대화함으로써 결정되어, 재성장 영역의 상단에서 낮은 접촉 저항을 유지할 수 있다. 일부 실시형태에 있어서, 두께(T1)는 제1 부분(101)의 총 두께의 약 50%이다. 다른 실시형태에서는 두께(T1)가 제1 부분(101)의 총 두께의 약 30%이다. 일부 실시형태에 있어서, 제1층(111)은 약 3 nm 내지 약 15 nm의 두께를 갖는다. 관찰한 바로는, 상이한 표면에서는 성장률이 상이하기 때문에, 재성장 영역의 나머지부(111') 또는 제1 재료와 제2 재료로 된 재성장 영역에는 패싯이 형성될 수 있다. 일부 실시형태에서는, PMOS 트랜지스터의 경우, SiGe 재성장 영역이 패싯면을 나타낸다. 예를 들어, (111) 표면 배향을 갖는 표면 상에서의 성장률은 {110} 및 {100} 면 등의 다른 면의 성장률보다 낮다. 따라서, {111} 표면 배향을 갖는(다시 말해, {111} 면에서의) 패싯(13, 15)의 성장률이 최적이며, 다른 면은 그보다 높은 성장률을 갖는다. 재성장 영역의 나머지부(111')의 에피택셜 성장의 초기에는 패싯(13, 15)이 형성될 수 없다. 다양한 에피택셜 성장 조건(예컨대, 제1 및 제2 재료의 비율, 성장률, 성장 온도 등)에 따라, 패싯 정도가 달라질 수 있다. 그러나, 에피택셜 성장이 진행하면, 성장률 차이로 인해, 패싯(13, 15)이 점차 형성된다. 일부 실시형태에 있어서, 제1층(111)에는 패싯면이 보이지 않는다. 그러나, 제1층이 성장하는 하부의 표면이 패싯 모폴로지를 갖고 있기 때문에, 등각의 제1층(111)이 형성되어, 제1층(111)의 상단면은 편평하지 않을 것이다.
도 2를 참조하면, 본 개시의 일부 실시형태에 따른 반도체 구조(20)의 단면도를 도시하고 있다. 반도체 구조(20)는 FinFET의 소스 또는 드레인 영역일 수 있다. 도 2에서는, 2개의 격리 영역(200')이 FinFET의 핀(200)에 인접하여 위치한다. 재성장 영역의 최대폭 정점(V)이 격리 영역(200') 내로 돌출할 수 있음을 주목해야 한다. 도 1에서 전술한 제1층(111)과 함께, 제2층(112), 제3층(113), 및 제4층(114)이 재성장 영역 내의 제2 재료의 상이한 농도 또는 농도 프로파일에 따라 구별될 수 있다. 도 2에 있어서, 제2층(112)은 핀(200) 또는 제1층(111)의 제1 격자 상수와는 상이한 제2 격자 상수를 갖는다. 일부 실시형태에 있어서, 제1층(111) 및 핀(200)의 격자 상수는 실질적으로 같거나 다를 수 있다. 그러나, 제2층(112)의 제2 격자 상수는 제1층(111)의 격자 상수 아니면 핀(200)의 격자 상수와는 상이하다. 예를 들어, PMOS FinFET의 경우, 제2층(112)은 Ge 농도가 약 20% 내지 약 60%인 SiGe로 이루어질 수 있고, 제1층(111)은 Si일 수 있다. 제1층(111)과 제2층(112) 양쪽은 약 7E20/cm3 내지 약 3E21/cm3 범위의 적절한 도핑 범위를 갖는 붕소(B)로 도핑된 진성이다. 붕소 도핑 농도([B])가 제1층(111)과 제2층(112)에서 다를 수 있다. 예를 들어, [B]가 제1층(111)에서는 3E21/cm3이며 제2층(112)에서는 1E21/cm3일 수 있다.
계속해서 도 2를 참조하면, 제3층(113)은 제2층(112)과는 상이한 격자 상수를 갖는다. 예를 들어, PMOS FinFET의 경우, 제3층(113)은 Ge 농도가 약 20% 내지 약 60%인 SiGe로 이루어질 수 있지만, 제3층(113)에서의 Ge의 평균 농도는 제2층(112)의 평균 Ge 농도보다 낮다. 여기에서 말하는 "평균 농도"는 소정의 층의 바닥부 근방에서의 Ge 농도와 동일한 층의 상단부 근방에서의 Ge 농도의 합을 2로 나눈 것을 지칭한다. 일부 실시형태에 있어서, 제2층(112) 및 제3층(113)의 Ge 농도는 2개 층 중 하나의 층의 전역에서 단일 농도로 균일한 농도 프로파일을 나타낼 수 있다. 다른 실시형태에서는, Ge 농도가 제1층(112)과 제3층(113) 중 하나의 층 내에서 그레이딩 프로파일(grading profile)을 보인다. Ge 농도 프로파일이 균일하거나 변화하거나 관계 없이, 제3층(113), 즉 핀(200)에 가까운 층의 Ge의 평균 농도는 제2층(112), 즉 핀(200)으로부터 떨어져 있는 층의 Ge의 평균 농도보다 낮다. 도 2에서는, 제2층(112)의 바닥부(112A)가 핀(200)의 표면(200A) 위에 있다. 일부 실시형태에 있어서, 제2층(112)의 두께(T2)는 제1층(111)의 두께(T1)와 동등하다. 또한, 두께(T1, T2) 모두 약 3 nm 내지 약 15 nm 범위 내에 있을 수 있다.
도 3을 참조하면, 도 3은 본 개시의 일부 실시형태에 따른 평면 반도체 구조(30)의 단면도이다. 도 3에서는, 재성장 영역의 융기부가 2개의 게이트 구조 사이에 끼여 있다. 재성장 영역의 융기부는 기판(100)의 표면(100A)으로부터 돌출된 재성장 영역의 부분을 칭한다. 더미 게이트(117)와 그것의 측벽 스페이서(107A)가 점선으로 도시되는 것은, 더미 게이트 구조(107, 107A)가 에피택셜 성장 후에 제거되어 최종 제품에 존재하지 않는 것을 나타낸다. STI, BPSG 등의 격리 구조(100')가 상이한 트랜지스터들을 분리시킨다. 격리 구조(100')의 깊이와 재성장 영역의 깊이는 도면에 실척으로 도시되지 않는다. 일부 실시형태에 있어서, 격리 구조(100')의 깊이는 재성장 영역의 깊이보다 2 내지 3배 크다. 게이트(105)와 그것의 측벽 스페이서(105A)가 재성장 영역의 융기부 옆에 위치하여, 재성장 영역과 인접한 재성장 영역(도시 생략) 사이에 채널 영역을 규정한다.
도 3에서는, 팁 깊이(tip depth)(D)가 규정되어 재성장 영역의 기하학적 형상을 특징짓는다. 팁 깊이(D)는 기판(100)의 표면(100A)에서부터 재성장 영역의 최대폭 정점(V)까지 수직으로 측정된 길이이다. 최대폭 정점(V)은 재성장 영역의 최대폭 부분을 통과하는 수평선 상에 위치한다. 예를 들어, 도 3에 도시하는 최대폭 부분은 폭(W1)을 갖는다. 일부 실시형태에 있어서, 최대폭 정점(V)은 오목부 형성의 결과로서 형성된 2개의 패싯면에 의해 규정된 코너이다. 일부 실시형태에 있어서, 팁 깊이(D)는 10 nm 미만이다. 도 3에 도시하는 바와 같이, 게이트(105) 아래에 위치하는 것이 아니라, 재성장 영역의 최대폭 정점(V)은 게이트(105)의 측벽 스페이서(105A) 아래에 배치된다. 물론, 다른 실시형태에서는 재성장 영역이 게이트(105) 아래에 배치될 수도 있다. 도 1 및 도 2와 동일한 표기법으로 도 3에 표시하는 도면부호는 앞의 도면들과 같거나 동류의 구조를 나타내며 간결함을 위해 여기에서는 설명하지 않는다. 도 3의 재성장 영역은 제1층(111), 제2층(112), 제3층(113) 및 제4층(114)을 갖는다. 도 3에서 제2층(112)의 바닥면(112A)이 기판 표면(100A) 아래에 있고, 제1층(111)의 두께(T1)가 도 2에 나타낸 두께(T1)보다 2배만큼 두꺼울 수 있는 것에 주목해야 하며, 도 2에서는 제2층(112)의 바닥부(112A)가 핀(200)의 표면(200A) 위에 있다. 재성장 영역의 제4층(114)은 기판(110)과 접하는 에피택셜층이다. 일부 실시형태에서는, 예컨대 PMOS FinFET의 경우, 제4층(114)은 Ge 농도가 약 10% 내지 약 40%인 SiGe로 이루어질 수 있고, 바닥부 두께(T4)가 약 5 nm 내지 약 25 nm이다. 일부 실시형태에서는 제4층(114)의 [B]가 0 내지 약 1E19/cm3의 범위 내에 있을 수 있다.
이제 도 5를 참조하면, 본 개시의 일부 실시형태에 따른 일부 재성장 영역의 단면도를 도시하고 있다. 2개의 트랜지스터 구조가 2개의 게이트 구조(105, 105A, 109, 109A) 및 그 2개의 게이트 구조의 각각에 대응하는 재성장 영역(110, 120, 130, 140)(소스 및 드레인)에 의해 식별될 수 있다. 2개의 인접한 트랜지스터들은 기판(100) 내에 매립된 격리 구조(100')에 의해 절연된다. 각각의 재성장 영역(110, 120, 130, 또는 140)은 각각 팁 깊이(D1, D2, D3, 및 D4)를 갖는다. 팁 깊이의 정의는 도 3에서 전술하였기에 여기서는 반복하지 않는다. 일부 실시형태에 있어서, 재성장 영역(110, 120, 130, 또는 140) 사이에서 팁 깊이는 약 2 nm의 수치 차이(quantity variation) 내에 있다. 즉, D1, D2, D3, 및 D4에서 선택된 팁 깊이 중 임의의 2개 간의 차이는 2 nm 정도보다 낮을 것이다.
되돌아가 도 4를 참조하면, 도 4는 본 개시의 일부 실시형태에 따른 반도체 구조(40)의 단면도이다. 도 3의 반도체 구조(30)에 나타낸 바닥부 두께(T4)와 함께, 제4층의 하위부(114B)는 약 5 nm 내지 약 15 nm에 이르는 측벽 두께(T3)를 더 포함한다. 도 3과 비교해서, 도 4에 도시하는 제4층은 상위부(114A)와 하위부(114B)를 포함한다. 일부 실시형태에 있어서, 상위부(114A)와 하위부(114B)는 상이한 그레이딩 속도 등의 상이한 농도 프로파일을 가질 수 있다. 도 4에 도시하는 바와 같이, 측벽 두께(T3)는 기판(100)과 제4층의 하위부(114B) 사이의 계면에서부터 기판으로부터 더 떨어진 층, 즉 제4층의 상위부(114A)까지, 미리 정해진 값만큼 표면(100A) 아래에서 횡단 방향으로 측정된다. 일부 실시형태에 있어서, 미리 정해진 값은 0.01 ㎛일 수 있다. 다른 실시형태에 있어서, 표면(100A) 아래의 미리 정해진 값은 0.01 ㎛보다 클 수 있다. 제4층이 단일층으로 이루어진 다른 실시형태에서는, 측벽 두께(T3)가 기판(100)과 제4층(도 4에는 도시 생략) 사이의 계면에서부터 제3층(113)까지, 0.01 ㎛만큼 표면(100A) 아래에서 측정된다. 일부 실시형태에 있어서, 도 4의 재성장 영역은, 기판(100)과 실질적으로 동일한 재료로 이루어지며, 재성장 영역의 다른 층(112, 113, 114A, 114B)과는 상이한 격자 상수를 갖는 제1층(111)을 더 포함한다. 예를 들어, PMOS 트랜지스터의 경우, 제1층(111)은 붕소 도핑 실리콘을 포함하고, 재성장 영역의 다른층(112, 113, 114A, 114B)은 다양한 Ge 농도 프로파일을 갖는 SiGe를 포함한다.
이제 도 6을 참조하면, 본 개시의 일부 실시형태에 따른 일부 재성장 영역의 단면도를 도시하고 있다. 2개의 트랜지스터 구조가 2개의 게이트 구조(105, 105A, 109, 109A) 및 그 2개의 게이트 구조의 각각에 대응하는 재성장 영역(110, 120, 130, 140)(소스 및 드레인)에 의해 식별될 수 있다. 2개의 인접한 트랜지스터들은 기판(100) 내에 매립된 격리 구조(100')에 의해 절연된다. 각각의 재성장 영역(110, 120, 130, 또는 140)은 각각 팁 깊이(D1, D2, D3, 및 D4)를 갖고, 각각의 재성장 영역(110, 120, 130, 또는 140)은 각각 측벽 두께(T31, T32, T33, 및 T34)를 갖는다. 측벽 두께의 정의는 도 4에서 전술하였기에 여기서는 반복하지 않는다. 도 6에 도시하는 바와 같이, 각각의 재성장 영역, 예컨대 재성장 영역(110)은 제1 그레이딩 영역(110A)과 제2 그레이딩 영역(110B)을 더 포함한다. 제1 그레이딩 영역(110A)은 기판(100)과 접하는 재성장 영역 내의 층으로서, 측벽 두께(T31)를 갖는다. 계속해서 재성장 영역(110)을 참조하면, 측벽 두께(T3)는 팁 깊이(D1)와 선형 관계를 가지며, 이하의 회귀 곡선을 따른다.
측벽 두께= 팁 깊이*0.06743+4.2556 (식 1)
일부 실시형태에 있어서, 재성장 영역(110, 120, 130, 140) 각각의 측벽 깊이와 팁 깊이는 이상의 회귀 곡선을 밀접하게 따른다. 다른 실시형태에서는, 상이한 팁 깊이 사이에서의 수치 차이가 도 5에서 전술한 미리 정해진 값보다 낮기 때문에, 재성장 영역(110, 120, 130, 140)의 치수가 균일하게 디바이스 성능이 우수해진다.
도 7을 참조하면, 도 7은 본 개시의 일부 실시형태에 따른 반도체 구조(50)의 단면도이다. 도 7에서는, 재성장 영역이 약 1 nm 미만의 근접도(proximity, P)를 더 포함한다. 여기에서 칭하는 근접도(P)는, 게이트(105)와 그것의 측벽 스페이서(105A) 사이의 계면에서부터 제4층(도 2와 도 3에 도시하는 도면부호 114) 또는 재성장 영역의 바닥층(도 4와 도 7에 도시하는 도면부호 114B)이 표면(100A)과 교차하는 점까지, 기판의 표면(100A)을 따른 횡단 방향으로 측정된다. 다시 말해, 근접도(P)의 일단부를 규정하는 점은 게이트 구조(105, 105A)의 일부, 기판(100), 및 에피택셜 영역의 바닥층이 만나는 삼중점(T)이다. 도 7에 도시하는 바와 같이, 삼중점(T)은 측벽 스페이서(105A)의 아래가 아니라 게이트(105)의 아래에 있고, 재성장 영역의 근접도(P)는 1 nm로 측정된다. 도 7에 도시하는 바와 같이, 예시하는 룰러(ruler)는 1 nm 단위로 캘리브레이션을 나타낸다. 원점은 게이트(105)와 그것의 측벽 스페이서(105A) 사이의 계면에 위치한다. 일부 실시형태에 있어서, 재성장 영역의 융기부에 가까운 위치이면 포지티브이고, 재성장 영역의 융기부로부터 떨어진 위치이면 네거티브이다. 이에, 도 7의 재성장 영역의 근접도(P)는 네거티브 1 nm이다. 그러나, 본 개시의 다른 실시형태에서는 1 nm 미만의 절대값을 갖는 네거티브 근접도를 제공한다. 마찬가지로, 다시 도 4를 참조하면, 재성장 구조의 근접도는 포지티브 2 nm이다. 그러나, 본 개시의 다른 실시형태에서는 2 nm 미만의 절대값을 갖는 포지티브 근접도를 제공한다.
본 개시는 여기에서 설명하는 재성장 영역을 준비하기 위한 제조 방법을 제공한다. 도 8 내지 도 12는 상이한 제조 작업에서의 반도체 구조의 단면도이다. 도 8a 내지 도 9b를 참조하면, 기판(100) 상에 이온 주입 작업을 수행하여 부분적으로 겹치는 2개의 주입 영역을 규정한다. 도 10a 내지 도 11b를 참조하면, 주입 영역의 일부가 등방성 에칭에 이은 이방성 에칭에 의해 제거되어 기판(100) 내에 오목부를 형성한다. 도 12a와 도 12b를 참조하면, 이전에 형성된 오목부를 충전하기 위해 에피택셜 재성장 작업이 수행된다.
도 8a와 도 8b에서는 얕은 도핑 프로파일(210, 220)을 형성하기 위해 제1 이온 주입 작업이 수행된다. 이전 도면들과 동일한 표기법으로 도 8a과 도 8에 표시하는 도면부호는 이전 도면들과 같거나 동류의 구조를 나타내며 간결함을 위해 여기에서는 설명하지 않는다. 얕은 도핑 프로파일(210, 220) 간의 차이는 도핑 농도를 포함한다. 예를 들어, 프로파일(210)의 도핑 농도는 프로파일(220)의 도핑 농도보다 낮다. 일부 실시형태에 있어서, 얕은 프로파일에 사용된 도펀트는 III열 재료, V열 재료, 또는 이들의 조합 등의 에칭 촉진제를 포함한다. 에칭 촉진제는 에칭 촉진제가 주입되지 않은 경우와 비교해서 제거될 부분의 에칭률을 상승시킬 수 있다. 도 9a와 도 9b에서는, 깊은 도핑 프로파일(210A, 220B)을 형성하기 위해 제2 이온 주입 작업이 수행된다. 이전 도면들과 동일한 표기법으로 도 9a와 도 9b에 표시하는 도면부호는 이전 도면들과 같거나 동류의 구조를 나타내며 간결함을 위해 여기에서는 설명하지 않는다. 측벽 스페이서(105A, 109A)가 게이트의 일부로서 형성되어 제2 이온 주입 작업을 위한 광폭의 하드 마스크층으로서 역할하는 것을 주목해야 한다. 깊은 도핑 프로파일(210A, 220B) 간의 차이는 도핑 농도를 포함한다. 예를 들어, 프로파일(210A)의 도핑 농도는 프로파일(220A)의 도핑 농도보다 낮다. 일부 실시형태에 있어서, 깊은 프로파일에 사용된 도펀트는 III열 재료, V열 재료, 또는 이들의 조합 등의 에칭 방해제를 포함한다. 에칭 방해제는 에칭 방해제가 주입되지 않은 경우와 비교해서 제거될 부분의 에칭률을 저하시킬 수 있다.
도 10a와 도 10b에서는, 기판(100)의 일부가 등방성 에칭에 의해 제거된다. 등방성 에칭의 결과로 얕은 오목부(230 또는 250)가 형성되고, 이 얕은 오목부(230 또는 250)는 게이트와 측벽 스페이서 아래에서 횡방향으로 연장된다. 일부 실시형태에 있어서, 등방성 에칭에 사용되는 에칭제는 불화수소 질산(hydrofluoric nitric acidic, HNA)를 포함한다. 도 9a와 도 9b에서 전술한 바와 같이, 에칭 촉진제의 농도가 도 10a에 도시한 구조보다 도 10b에 도시한 구조에서 더 높기 때문에, 얕은 오목부(230 또는 250)의 측면 침식이 도 10b의 경우에 있어서 게이트와 측벽 스페이서 내로 더 많이 연장된다. 예를 들어, 도 10a의 근접도(P)는 포지티브 값이고(즉, 삼중점(T)이 측벽 스페이서 아래에 있음), 반면 도 10b의 근접도(P)는 네거티브 값이다(즉, 삼중점(T)이 게이트 아래에 있음). 도 11a와 도 11b에서는, 기판(100)의 다른 부분이 이방성 에칭에 의해 계속해서 제거된다. 이방성 에칭의 결과로서 깊은 오목부(230A 또는 250A)가 형성된다. 일부 실시형태에 있어서, 이방성 에칭에 사용되는 에칭제는 테트라 메틸 암모늄 하이드록사이드(tetra methyl ammonium hydroxide, TMAH)를 포함한다. 도 9a와 도 9b에서 전술한 바와 같이, 에칭 방해제 농도가 도 11a에 도시한 구조보다 도 11b에 도시한 구조에서 더 높기 때문에, 기판 재료의 수직 소비가 도 11a의 경우에 더 현저하다. 특정 에칭 조건 하에서 에칭 방해제 및/또는 에칭 촉진제의 농도 프로파일을 조절함으로써 원하는 오목부(얕은 오목부와 깊은 오목부를 포함)의 형상을 조정할 수 있다.
도 12a와 도 12b에서는, 이전에 생성된 오목부 내에 재성장 영역이 형성된다. 일부 실시형태에 있어서, PMOS 트랜지스터의 경우, 소스/드레인 스트레서라고도 불릴 수 있는 SiGe 영역(110, 1120)이 선택적 에피택셜 성장(selective epitaxial growth, SEG)으로 오목부(230A, 250A) 내에 에피택셜하게 성장한다. SiGe 영역(110, 120)은 기판(100)의 격자 상수보다 큰 격자 상수를 갖는다. 일부 실시형태에 있어서, SiGe 영역(110, 120)은 화학적 기상 증착(CVD)을 이용해 형성된다. 전구체는 SiH4 및 GeH4 등의 Si 함유 가스와 Ge 함유 가스를 각각 포함할 수 있으며, Si 함유 가스 및 Ge 함유 가스의 부분 압력은 게르마늄 대 실리콘의 원자비를 변경함으로써 조절된다. 일부 실시형태에 있어서, 그 결과로 형성된 SiGe 영역(110, 120)은 상이한 층들이 상이한 게르마늄 농도 프로파일을 갖는 다층 구조를 더 포함한다. 예를 들어, 도 12a와 도 12b에 도시하는 SiGe 영역(110, 120)은 상단층으로서 제1층(111), 제2층(112), 제3층(113), 및 기판(100)과 접하는 제4층(114)을 포함한다. 상이한 층에서의 게르마늄 농도 프로파일과 붕소 도핑 농도에 관한 상세 설명은 본 개시의 이전 설명을 참조할 수 있다.
본 개시의 일부 실시형태는 기판과 재성장 영역을 포함하는 반도체 구조물을 제공한다. 기판은 제1 격자 상수를 갖는 제1 재료로 이루어지고, 재성장 영역은 제1 재료와 제2 재료로 이루어지며, 제1 격자 상수와는 상이한 격자 상수를 갖는다. 재성장 영역은 기판 내에 부분적으로 위치한다. 재성장 영역은 제1 재료로 실질적으로 이루어진 제1층을 더 포함하고, 제1층은 실질적으로 제1 격자 상수를 갖는다.
본 개시의 일부 실시형태에 있어서, 제1층은 재성장 영역의 상단부로서 배치되고, 제1층은 약 3 nm 내지 15 nm의 두께를 포함한다.
본 개시의 일부 실시형태에 있어서, 재성장 영역은 제2 격자 상수를 갖는 제2층을 더 포함하고, 제2층의 바닥부는 기판의 표면 위에 있다.
본 개시의 일부 실시형태에 있어서, 재성장 영역은 P형의 전계 효과 트랜지스터의 소스 또는 드레인이고, 제1 재료는 Si이며, 제2 재료는 Ge이다. 제2층은 약 20% 내지 약 60%의 Ge 원자 백분율을 갖는다.
본 개시의 일부 실시형태에 있어서, 재성장 영역은 제2층 아래에 제3층을 더 포함한다. 제3층은 약 20% 내지 약 60%의 Ge 원자 백분율을 갖는다.
본 개시의 일부 실시형태에 있어서, 재성장 영역은 P형의 전계 효과 트랜지스터의 소스 또는 드레인이다. 제1층은 붕소 도핑 실리콘을 포함한다.
본 개시의 일부 실시형태에 있어서, 재성장 영역은 기판의 표면에서부터 재성장 영역의 최대폭 정점까지 수직으로 측정된 "팁 깊이"를 포함하고, 팁 깊이는 약 10 nm 미만이다.
본 개시의 일부 실시형태에 있어서, 재성장 영역은 기판과 접하는 제4층을 더 포함한다. 제4층은 기판과 제4층 사이의 계면에서부터 기판으로부터 더 떨어진 층까지, 미리 정해진 값만큼 표면 아래에서 횡단 방향으로 측정된 측벽 두께를 갖는다. 측벽 두께는 복수의 재성장 영역들 사이에서 팁 깊이와 선형 관계를 갖는다. 팁 깊이는 기판의 표면에서부터 재성장 영역의 최대폭 정점까지 수직으로 측정된다.
본 개시의 일부 실시형태에 있어서, 재성장 영역은 게이트와 게이트의 측벽 스페이서 사이의 계면에서 시작해서 제4층이 표면과 교차하는 점까지, 기판의 표면을 따른 횡단 방향으로 측정된 "근접도(proximity)"를 더 포함하며, 근접도는 약 2 nm 미만이다.
본 개시의 일부 실시형태는 기판과 재성장 영역을 포함하는 반도체 구조물을 제공한다. 기판은 제1 격자 상수를 갖는 제1 재료로 이루어지며, 재성장 영역은 제1 재료와 제2 재료로 이루어지고, 제1 격자 상수와는 상이한 격자 상수를 갖는다. 재성장 영역은 기판 내에 부분적으로 위치한다. 재성장 영역은 기판의 표면에서부터 재성장 영역의 최대폭 정점까지 수직으로 측정된 "팁 깊이"를 갖고, 팁 깊이는 약 10 nm 미만이다.
본 개시의 일부 실시형태에 있어서, 재성장 영역은 게이트와 게이트의 측벽 스페이서 사이의 계면에서부터 재성장 영역의 바닥층이 표면과 교차하는 점까지, 기판의 표면을 따른 횡단 방향으로 측정된 "근접도"를 더 포함하며, 근접도는 약 2 nm 미만이다.
본 개시의 실시형태에 있어서, 복수의 재성장 영역들 사이에서의 팁 깊이는 약 2 nm의 수치 차이(quantity variation) 내에 있다.
본 개시의 일부 실시형태에 있어서, 재성장 영역은 제1 그레이딩 영역과 제2 그레이딩 영역을 더 포함한다. 제1 그레이딩 영역은 기판과 재성장 영역의 바닥층 사이의 계면에서부터 기판으로부터 더 떨어진 층까지, 미리 정해진 값만큼 표면 아래에서 횡단 방향으로 측정된 측벽 두께를 포함한다. 측벽 두께는 복수의 재성장 영역들 사이에서 팁 깊이와 선형 관계를 갖는다.
본 개시의 일부 실시형태에 있어서, 재성장 영역의 바닥층은 게이트 아래에서 표면과 교차하고, 근접도는 약 1 nm 미만이다.
본 개시의 일부 실시형태에 있어서, 재성장 영역은 제1 그레이딩 영역과 제2 그레이딩 영역을 더 포함한다. 제1 그레이딩 영역은 기판과 재성장 영역의 바닥층 사이의 계면에서부터 기판으로부터 더 멀리 떨어진 층까지, 미리 정해진 값만큼 표면 아래에서 횡단 방향으로 측정된 측벽 두께를 포함한다. 측벽 두께는 약 5 nm 내지 약 15 nm 범위 내에 있다.
본 개시의 일부 실시형태에 있어서, 재성장 영역은 제1 재료로 실질적으로 이루어지는 제1층을 더 포함하고, 제1층은 실질적으로 제1 격자 상수를 갖는다.
본 개시의 일부 실시형태는 반도체 구조물을 제조하기 위한 방법을 제공한다. 본 발명은 기판 상에 이온 주입 작업을 수행하여 제거될 기판의 일부에 부분적으로 겹치는 2개의 주입 영역을 규정하는 단계와, 등방성 에칭에 이어 이방성 에칭으로 주입 영역의 적어도 일부를 제거하여 기판 내에 오목부를 형성하는 단계와, 오목부 내에 반도체 재료를 재성장시키는 단계를 포함한다.
본 개시의 일부 실시형태에 있어서, 기판 상에 이온 주입 작업을 수행하여 부분적으로 겹치는 2개의 주입 영역을 규정하는 단계는, 게이트의 측벽 스페이서의 형성 전에 에칭 촉진용 이온 주입을 수행하는 단계와, 게이트의 측벽 스페이서의 형성 후에 에칭 방해용 이온 주입을 수행하는 단계를 포함한다.
본 개시의 일부 실시형태에 있어서, 등방성 에칭에 이어 이방성 에칭으로 주입 영역의 적어도 일부를 제거하는 단계는, 등방성 에칭을 위해 불화수소 질산을 이용하는 단계와 등방성 에칭을 위해 테트라메틸암모늄하이드록사이드를 이용하는 단계를 포함한다.
본 개시의 일부 실시형태에 있어서, 기판 상에 이온 주입 작업을 수행하여 부분적으로 겹치는 2개의 주입 영역을 규정하는 단계는, III-V 재료를 주입하는 단계를 포함한다.
이상은 여러 실시형태의 특징을 개관한 것이므로 당업자라면 본 개시의 양태를 더 잘 이해할 수 있다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시를 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.

Claims (10)

  1. 반도체 구조물에 있어서,
    제1 격자 상수를 갖는 제1 재료로 제조된 기판과,
    제1 재료와 제2 재료로 제조되며, 상기 기판 내에 부분적으로 위치하는 재성장 영역
    을 포함하고,
    상기 재성장 영역은 상기 제1 재료로 제조되고 상기 제1 격자 상수를 갖는 제1층과, 상기 제1 격자 상수와는 상이한 제2 격자 상수를 갖는 제2층을 포함하고, 상기 제2층의 바닥부는 상기 기판의 표면 위에 있고, 상기 제1층은 상기 제2층 위에 배치된 것인 반도체 구조물.
  2. 청구항 1에 있어서, 상기 제1층은 상기 재성장 영역의 상단부로서 배치되고, 상기 제1층은 3 nm 내지 15 nm의 두께를 포함하는 것인 반도체 구조물.
  3. 삭제
  4. 청구항 1에 있어서, 상기 재성장 영역은 P형의 전계 효과 트랜지스터의 소스 또는 드레인이고, 상기 제1 재료는 Si이며, 상기 제2 재료는 Ge이고, 상기 제2층은 20% 내지 60%의 Ge 원자 백분율을 포함하는 것인 반도체 구조물.
  5. 청구항 4에 있어서, 상기 재성장 영역은 상기 제2층 아래에 제3층을 더 포함하고, 상기 제3층은 20% 내지 60%의 Ge 원자 백분율을 포함하는 것인 반도체 구조물.
  6. 청구항 1에 있어서, 상기 재성장 영역은 P형의 전계 효과 트랜지스터의 소스 또는 드레인이고, 상기 제1층은 붕소 도핑 실리콘을 포함하는 것인 반도체 구조물.
  7. 청구항 1에 있어서, 상기 재성장 영역은 상기 기판의 표면에서부터 상기 재성장 영역의 최대폭 정점까지 수직으로 측정된 팁 깊이(tip depth)를 포함하고, 상기 팁 깊이는 10 nm 미만인 것인 반도체 구조물.
  8. 청구항 5에 있어서, 상기 재성장 영역은 상기 기판과 접하는 제4층을 더 포함하며, 상기 제4층은 상기 기판과 상기 제4층 사이의 계면에서부터 상기 기판으로부터 더 떨어진 층까지, 미리 정해진 값만큼 상기 표면 아래에서 횡단 방향으로 측정된 측벽 두께를 포함하고, 상기 측벽 두께는 복수의 재성장 영역들 사이에서 팁 깊이와 선형 관계를 가지며, 상기 팁 깊이는 상기 기판의 표면에서부터 상기 재성장 영역의 최대폭 정점까지 수직으로 측정되는 것인 반도체 구조물.
  9. 청구항 1에 있어서, 상기 재성장 영역은 게이트와 게이트의 측벽 스페이서 사이의 계면에서부터 상기 재성장 영역의 바닥층이 상기 기판의 표면과 교차하는 점까지, 상기 기판의 표면을 따른 횡단 방향으로 측정된 근접도를 더 포함하며, 상기 근접도는 2nm 미만인 것인 반도체 구조물.
  10. 반도체 구조물을 제조하는 방법에 있어서,
    기판 상에 이온 주입 작업을 실시하여, 제거될 기판의 일부에 부분적으로 겹치는 2개의 주입 영역을 규정하는 단계와,
    등방성 에칭에 이은 이방성 에칭으로 상기 주입 영역의 적어도 일부를 제거하여 상기 기판 내에 오목부를 형성하는 단계와,
    상기 오목부 내에 반도체 재료를 재성장시키는 단계
    를 포함하고,
    상기 기판은 제1 격자 상수를 갖는 제1 재료로 제조되고,
    상기 재성장시키는 단계는, 상기 오목부 내에 상기 제1 격자 상수와는 상이한 제2 격자 상수를 갖는 제2층을 성장시키는 단계와, 상기 제2층 위에 상기 제1 재료로 제조되고 상기 제1 격자 상수를 갖는 제1층을 성장시키는 단계를 포함하며,
    상기 제2층의 바닥부는 상기 기판의 표면 위에 있는 것인, 반도체 구조물의 제조 방법.
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