KR20160137975A - 트랜지스터들에서의 변형 보상 - Google Patents

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라비 필라리세티
윌리 라흐마디
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Abstract

실시예는 디바이스를 포함하고, 이 디바이스는, 기판에 결합되며 제1 격자 상수를 갖는 제1 에피택셜 층; 제1 층 상에 있으며 제2 격자 상수를 갖는 제2 에피택셜 층; 제2 층의 상부 표면에 접촉하며 제2 격자 상수와 동일하지 않은 제3 격자 상수를 갖는 제3 에피택셜 층; 및 제3 층 상에 있으며 채널 영역을 포함하는 에피택셜 디바이스 층을 포함하고, (a) 제1 층은 이완되고 결함들을 포함하고, (b) 제2 층은 압축 변형되고 제3 층은 인장 변형되고, (c) 제1, 제2, 제3 및 디바이스 층은 모두 트렌치에 포함된다. 다른 실시예들이 본원에서 설명된다.

Description

트랜지스터들에서의 변형 보상{STRAIN COMPENSATION IN TRANSISTORS}
본 발명의 실시예들은 일반적으로 집적 회로 디바이스들에 관한 것이며, 더욱 구체적으로는 트랜지스터들, 멀티게이트 트랜지스터들, PMOS 및 NMOS 트랜지스터들, 및 나노리본 및 나노와이어 트랜지스터들에 관한 것이다.
더욱 소형이며 더욱 고도의 집적 회로(IC)를 향한 압박은 그러한 IC들을 형성하는 디바이스들을 구성하기 위하여 이용된 기법들 및 재료들에 대한 막대한 수요들을 만든다. 이러한 IC들은 컴퓨터들, 자동차들, 텔레비전들, 게임 시스템들, 다이오드들, 레이저들, 광검출기들, 자기장 센서들, CD 플레이어들, 웨어러블 전자기기들(예컨대, 스마트시계들 및 안경), 스마트폰들, 및 더욱 일반적으로, 이동 컴퓨팅 노드들과 같은 다양한 통상적인 디바이스들에 통합된 칩들에서 발견된다. 이 칩들의 컴포넌트들은 예를 들어, 트랜지스터들(예컨대, CMOS(complementary metal-oxide-semiconductor) 디바이스들), 용량성 구조체들, 저항성 구조체들, 및 IC들의 컴포넌트들과 외부 디바이스들 사이의 전자적 연결들을 제공하는 금속 라인들을 포함한다.
본 발명의 실시예들의 특징들 및 장점들은 첨부된 청구항들, 하나 이상의 예시적인 실시예들의 다음의 상세한 설명, 및 대응하는 도면들로부터 명백해질 것이다.
도 1은 본 발명의 실시예에서 에피택셜 재료들을 갖는 트렌치를 포함한다.
도 2는 본 발명의 실시예에서 채널 재료를 노출하기 위하여 부분적으로 에칭된 절연체 재료들을 갖는 도 1의 트렌치를 포함한다.
도 3은 본 발명의 실시예에서 스위칭 디바이스(예컨대, 트랜지스터) 내로 포함된 도 1 및 도 2의 트렌치를 포함한다.
도 4는 본 발명의 실시예에서 스위칭 디바이스(예컨대, 트랜지스터) 내로 포함된 도 1 및 도 2의 트렌치를 포함한다.
도 5는 본 발명의 실시예에서 나노리본을 포함한다.
도 6은 본 발명의 실시예에서 변형 보상된 트랜지스터를 제조하기 위한 방법을 설명하는 플로우차트를 포함한다.
유사한 구조들에는 유사한 접미어 참조 명칭들이 제공될 수도 있는 도면들에 대해 지금부터 참조가 행해질 것이다. 다양한 실시예들의 구조체들을 더욱 명확하게 도시하기 위하여, 본원에서 포함된 도면들은 반도체/회로 구조체들의 개략적 표현들이다. 이에 따라, 예를 들어, 현미경 사진에서의 가공된 집적 회로의 실제적인 외관은 예시된 실시예들의 청구된 구조체들을 여전히 통합하면서 상이하게 보일 수도 있다. 또한, 도면들은 예시된 실시예들을 이해하기 위하여 유용한 구조체들을 도시하기만 할 수도 있다. 본 기술분야에서 공지된 추가적인 구조체들은 도면들의 명료성을 유지하기 위하여 포함되지 않았을 수도 있다. 예를 들어, 반도체 디바이스의 모든 층이 반드시 도시되어 있지는 않다. "실시예", "다양한 실시예들" 등은, 그렇게 설명된 실시예(들)가 특정한 특징들, 구조들, 또는 특성들을 포함할 수도 있지만, 모든 실시예가 반드시 특정한 특징들, 구조들, 또는 특성들을 포함하지는 않는다는 것을 표시한다. 일부의 실시예들은 다른 실시예들에 대하여 설명된 특징들의 일부, 전부를 가질 수도 있거나, 어떤 것도 가지지 않을 수도 있다. "제1", "제2", "제3" 등은 공통의 객체를 설명하고, 유사한 객체들의 상이한 사례들이 지칭되고 있다는 것을 표시한다. 이러한 형용사들은 그렇게 설명된 객체들이 시간적으로, 공간적으로, 순위에 있어서, 또는 임의의 다른 방식으로 중의 어느 하나로, 소정의 시퀀스로 되어 있어야 한다는 것을 암시하지는 않는다. "연결된(connected)"은 요소들이 서로 직접적으로 물리적 또는 전기적 접촉하고 있는 것을 표시할 수도 있고, "결합된(coupled)"은 요소들이 서로 협력하거나 상호작용하는 것을 표시할 수도 있지만, 이들은 직접적으로 물리적 또는 전기적 접촉할 수도 있거나 접촉하지 않을 수도 있다.
위에서 언급된 바와 같이, IC들은 더 작아지고, 이것은 트랜지스터들과 같은, IC들의 컴포넌트들에 대하여 문제들을 제시한다. 구체적으로, 트랜지스터의 요소들의 피치가 점점 더 작게 만들어지므로, 소스 및 드레인 영역 용적은 수축되고, 소스 및 드레인 영역들을 통해 단축 트랜지스터 채널 응력(uniaxial transistor channel stress)을 제공하는 것은 점점 더 어려워진다. 트랜지스터의 채널 영역에서의 응력이 트랜지스터 성능을 개선시킬 수 있다는 것을 고려하면, (응력을 공급하기 위하여 소스 및 드레인 영역들에 의존하지 않으면서) 채널 영역 내로 응력을 통합시키는 디바이스들은 유용하다.
본원에서 설명된 실시예들은 기판(및/또는 기판 상의 층들)으로부터 부여된 응력을 갖는 채널 구조체들을 갖는 트랜지스터들을 제공한다. 또한, 개재되는(interlayered) 압축(compressive) 및 인장(tensile) 층들로 이루어진 채널 구조체들과, 이러한 채널 구조체들을 제조하는 방법들이 제공된다. 본 발명의 추가적인 실시예들은 채널 영역에서 복수의 변형된 나노리본들 또는 나노와이어들을 갖는 트랜지스터들을 제공한다. 이 실시예들에서의 채널 구조체들은 종횡비 트래핑(aspect ratio trapping)(ART) 트렌치들 내에 포함될 수도 있다. ART 트렌치들은 에피택셜 유도된 결함들을 채널 영역 아래, 그리고 트렌치 내의 층들로 제한함으로써, 채널들이 결함들을 포함하였을 경우에 그러하였을 것보다 더욱 효율적으로 동작하는 상대적으로 결함 없는 채널들을 생성한다. 또한, 일부의 실시예들에서, 채널 구조체들이 변형됨으로써, 채널 구조에서 변형을 유지하면서 구조들이 (그 전통적인 임계 층 높이일 것을 넘는) 상당한 높이들을 갖는 것을 허용한다. 이것은 양호한 스위칭 성능을 제공하기 위해 충분히 큰 채널들을 갖는 폴리-게이트 구조체들이 구축되는 것을 허용한다.
도 1은 절연 재료(예컨대, 층간 유전체(ILD)(141)) 내에, 그리고 기판(105) 위에 형성된 ART 트렌치(109)를 포함한다. 기판 (105)은 예를 들어, Si를 포함할 수도 있다. ART는 특정 각도로 상향으로 전파하는 관통 전위(threading dislocation)들에 기초하고 있다. ART에서는, 트렌치에서 위치된 제2 반도체(S2)에서의 결함들이 트렌치의 측벽 상에서 종단되고, 종단부들 위의 임의의 층은 상대적으로 결함이 없도록, 트렌치는 충분히 높은 종횡비로 제1 반도체(S1)에서 만들어진다. 트렌치는 장벽을 포함할 수도 있거나 포함하지 않을 수도 있다.
층(110)은 기판(105) 상에 있다. 층(110)의 에피택셜 재료는 제1 격자 상수(입방-셀 결정(cubic-cell crystal)들에서의 원자들 사이의 거리)를 가질 수도 있다. 층(110)의 재료는 예를 들어, Si1 - xGex(예컨대, Si.5Ge.5)를 포함할 수도 있다. 층(111)은 층(110)의 상부 표면에 직접적으로 접촉할 수도 있다. 층(111)은 제2 격자 상수를 갖는 에피택셜 재료를 포함할 수도 있다. 층(111)의 재료는 예를 들어, Si(1-y)Gey(여기서, Y < X)(예컨대, Si.7Ge.3)를 포함할 수도 있다. 층(111)의 상부 표면에 직접적으로 접촉하는 층(112)은 제2 격자 상수와 동일하지 않은 제3 격자 상수를 갖는 에피택셜 재료를 포함한다. 층(112)의 재료는 예를 들어, Si(1-z)Gez(여기서, Z > X)(예컨대, Si.3Ge.7)를 포함할 수도 있다. SiGe 재료들을 예로서 이용하면, Ge 함량이 증가함에 따라, 이 재료들에 대한 격자 상수가 증가한다. 또한, Ge 함량은 층들 상에서 변형을 부여한다. 이에 따라, (Si(1-y)Gey(여기서, Y < 0.5)를 예로서 이용하는) 층(111)은 인장 변형되고, (Si(1-z)Gez(여기서, Z > 0.5)를 예로서 이용하는) 층(112)은 압축 변형된다.
도 1의 디바이스는 층(112)의 상부 표면에 직접적으로 접촉하는 층(113)을 더 포함한다. 층(113)은 (층(111)의) 제2 격자 상수와 실질적으로 동일한 제4 격자 상수를 갖는 에피택셜 재료를 포함한다. 이에 따라, 층(111)이 (층(110)과의 그 격자 부정합(lattice mismatch)으로 인해) 인장 변형될 경우, 층(113)도 그러하다. 층(114)은 층(113)의 상부 표면에 직접적으로 접촉한다. 층(114)은 (층(112)의) 제3 격자 상수와 실질적으로 동일한 제5 격자 상수를 갖는 에피택셜 재료를 포함한다. 이에 따라, 층(112)이 (제1 층(110)과의 그 격자 부정합으로 인해) 압축 변형될 경우, 제4 층(114)도 그러하다. 실시예에서, 층들(111, 113)은 동일한 재료(예컨대, Si. 7Ge.3)를 포함하고, 층들(112, 114)은 동일한 재료(예컨대, Si. 3Ge.7)를 포함한다.
에피택셜 디바이스 층(116)은 층들(110, 111, 112, 113, 114) 상에 포함된다. 층들(111, 112, 113, 114)은 교대하는 반대로 변형된 층들을 포함한다. 층(111)이 압축 변형될 경우, 층(112)은 인장 변형되고 층(113)은 압축 변형된다. 층(111)이 인장 변형될 경우, 층(112)은 압축 변형되고 층(113)은 인장 변형된다. 층들(111, 112, 113, 114)이 지금까지 논의되었지만, 교대하며 반대로 변형된 층들의 수는 겨우 2개의 층들(예컨대, 층들(111, 112))일 수도 있거나, 5, 8, 11, 14개의 층들 또는 그 이상으로 연장될 수도 있다. 예를 들어, 층(115)이 도시되어 있고, 층(113)과 동일한 재료(그리고 결과적으로 동일한 격자 상수 및 동일한 변형)를 포함하지만, 그러나, 다수의 다른 층들이 층(110)과 층(116) 사이에 포함될 수도 있다.
디바이스 층(116)은 채널 영역을 포함하고, 아래에서 논의되는 바와 같이, 트랜지스터를 제공하기 위하여 궁극적으로 소스 및 드레인 영역들에 결합할 수도 있다.
층들(110, 111, 112, 113, 114, 115, 116)로 이루어진 "스택(stack)"은 다수의 장점들을 제공하는 속성들의 고유한 조합을 포함한다. 예를 들어, 제1 층(110)은 이완되고(relaxed), 결함들(121, 122, 123)과 같은 결함들을 포함한다. 층(110)은 그 두께 D2가 층(110)에 대한 임계 층 두께(critical layer thickness)를 넘어 연장되므로 이완되고, 그렇게 함으로써, 격자 부정합(즉, 층(110)과 기판(105) 사이의 부정합)을 이완시키는 결함들을 생성한다. (임계 층 두께에 관하여, 에피택셜 층의 두께가 탄성 변형 에너지(elastic strain energy)를 전위(dislocation) 형성의 에너지 미만으로 유지할 정도로 충분히 작게 유지될 경우, 변형된-층 구조체는 전위 형성에 대하여 열역학적으로 안정적일 것이고, 그 임계 층 두께 미만인 것으로 말해진다. 임계 층 두께를 초과하는 것은 결함들에 의해 야기된 이완(relaxation)으로 귀착된다).
층(111)은 변형되고, 결함(121)과 같은 결함들을 포함할 수도 있거나 포함하지 않을 수도 있다. 층(112)은 변형되고, 결함(121)과 같은 결함들을 포함할 수도 있거나 포함하지 않을 수도 있다. 결함(121)은 층들(110, 111) 사이의 경계 계면을 가로질러 층(110)으로부터 연장된다. 이 경계 계면에서, 층(111)은 그 선형 경로를 벗어나서, 그리고 트렌치(109)의 측벽을 향해 더욱 직접적으로 결함을 "활주"한다(경계 입사 영역(boundary incident area)들(150)을 참조). 결함(121)은 층들(111, 112) 사이의 경계 계면을 가로질러 층(111)으로부터 연장된다. 경계 계면에서, 층(112)은 그 선형 경로를 벗어나서, 그리고 그것이 최종적으로 종단되는 트렌치(109)의 측벽을 향해 훨씬 더 직접적으로 결함을 "활주"한다. 이 종단은 결함이 "실질적으로 무결함"을 포함하는 디바이스 층(116)으로 상향으로 진행하기 전에 발생한다.
본 기술분야의 통상의 기술자는 "실질적으로 무결함"을 절대적인 용어가 아니라, 오히려, 예를 들어, 층을 이미징하기 위하여 이용된 이미징 소스(예컨대, 투과 전자 현미경(transmission electron microscope)(TEM))의 해상도에 의해 기술된 상대적인 용어인 것으로 이해할 것이다. 예를 들어, "실질적으로 무결함"은 1 ppm(part per million) 미만으로서 해석될 수도 있다.
또한, 결함 트래핑은 "2 차원"이고, 결함들(121, 122)과 같이, X-Y 평면에서 트래핑된 결함들뿐만 아니라, (뷰어를 향해 페이지로부터 외부로 투영하는 것으로 도시되어 있는) 결함(123)과 같이, Z 평면에서 요소를 갖는 것들을 포함한다.
실시예에서, 층(111)은 층(110)보다 더 낮은 총 수의 결함들을 포함하고, 복수의 결함들(예컨대, 결함(122))은 층(110)에서 종단된다. 이에 따라, 하나가 기판으로부터 멀어져서 상향으로 이동할 때, 결함 층(110) 및 교대하는 변형된 층들(111, 112, 113, 114, 115) 중의 일부 또는 전부는 트렌치(109)의 측벽들을 향해, 그리고 채널 부분(116)으로부터 멀어져서 결함들을 활주한다.
실시예에서, 층들(110, 111, 112, 113, 114, 115, 116)은 적어도 2:1의 종횡비(깊이 D1 대 폭 W1)를 갖는 트렌치(109) 내에 모두 포함되지만, 다른 실시예들은 1.5, 1.7, 1.9, 2.1, 2.3, 2.5, 2.7 등의 비율들을 포함할 수도 있다.
실시예에서, 층(110)에 대한 제1 격자 상수는 (a) 층(111)의 격자 상수보다 더 크고 층(112)의 격자 상수보다 더 작은 것, 또는 (b) 층(111)의 격자 상수보다 더 작고 층(112)의 격자 상수보다 더 큰 것 중의 하나이다. 다시 말해서, 층(110)이 이완될 경우, 그것 바로 위의 층(예컨대, 층(111))은 층(110)에 대하여 인장 변형되거나, 층(110)에 대하여 압축 변형되는 것 중의 어느 하나일 수도 있다. 또한, 교대하는 반대로 변형된 층들(111, 112, 113, 114, 115) 중의 최종 층(예컨대, 도 1의 예에서 층(115))은, 제1 변형된 층(예컨대, 층(111))이 압축 변형되거나 인장 변형되는지 여부에 관계 없이, 압축 변형되거나 인장 변형될 수도 있다.
도 2는 도 1의 구조체가 어떻게 추가로 처리될 수도 있는지를 예시한다. 도 2에서, 절연 재료(141)의 부분들은 채널 재료(116)의 측벽들을 노출하기 위하여 리세싱되었다.
도 3은 도 2의 구조체가 어떻게 추가로 처리될 수도 있는지를 예시한다. 도 3에서, 도 2의 노출된 부분들은 이제 게이트 유전체(135) 및 게이트 전극 재료(140)로 커버된다. 또한, 소스 또는 드레인 부분(142)은 이제 소스 또는 드레인 전극(143)에 결합된다. 상보적 소스/드레인 노드 대 노드(142)는 도 3에서 도시되어 있지 않지만, 게이트 전극(140)에서 노드(142)와는 다른 측면 상에 있을 것이다.
도 4는 게이트 구조체의 측면도를 예시하기 위하여 도 3의 라인들 4-4를 따라 취해진 측면도를 포함한다. 도 3에서 도시된 바와 같이, 채널(416) 및 소스/드레인 노드(443)는 그 개개의 전극들(440, 442)과 함께, 도시되어 있다. 그러나, 상보적 소스/드레인 노드(444) 및 그 전극(445)은 또한, 변형 보상된 채널(416)을 포함하는 아키텍처의 하나의 예로서 제공된다.
실시예에서, 층들(111, 112, 113, 114, 115)의 각각은 그 층들 내부로부터의 결함들의 생성을 방지하기 위하여 그 개개의 임계 층 두께들보다 더 작은 깊이들 또는 높이들을 포함한다.
실시예에서, 디바이스 층(116, 416)은 이완되고, 소스 및 드레인 영역들(443, 444)은 NMOS 디바이스를 생성하기 위하여 네거티브 도핑된다.
실시예에서, 디바이스 층(416)은 인장 변형되고, 소스 및 드레인 영역들(443, 444)은 NMOS 디바이스를 생성하기 위하여 네거티브 도핑된다. 실시예에서, 디바이스 층(116)의 바로 아래에 있으며 디바이스 층에 직접적으로 접촉하는 층(예컨대, 층(115))은 인장 변형되고, 층(416)은 인장 변형된다. 이에 따라, 실시예에서, 디바이스 층은 그것 바로 아래의 층에 대해 반드시 반대로 변형될 필요가 없다.
실시예에서, 디바이스 층(116, 416)은 압축 변형되고, 소스 및 드레인 영역들(443, 444)은 PMOS 디바이스를 생성하기 위하여 포지티브 도핑된다. 실시예에서, 디바이스 층(116, 416)의 바로 아래에 있으며 디바이스 층에 직접적으로 접촉하는 층은 압축 변형된다. 이에 따라, 실시예에서, 디바이스 층은 그것 바로 아래의 층에 대해 반드시 반대로 변형될 필요가 없다.
실시예에서는, 기존에는 50 nm보다 작을 수도 있지만, 실시예에서는 50 nm보다 더 큰 그 확장된 임계 층 두께로 인해, 디바이스 층이 그 깊이 D3을 연장하는 것을 허용하기 위한 반대이며, 교대하는 변형된 층들의 능력을 고려하면, 디바이스 층(116)은 층(111) 및 층(112) 중의 어느 하나보다 더 두껍다. 실시예에서는, 층(110)이 결함들을 생성하기 위하여 그 임계 층 두께를 넘어 고의로 연장되고, 층들(111, 112, 113, 114, 115)은 결함들을 생성하는 것을 회피하기 위하여 그 개개의 임계 층 두께들을 넘어 고의로 연장되지 않는다는 것을 고려하면, 층(110)은 층(111) 및 층(112) 중의 어느 하나보다 더 두껍다.
실시예에서, 층(111), 층(112), 및 디바이스 층(116)은 모두 단축 변형(uniaxially strained)된다. 스택을 트렌치(109) 내에서 성장시킴으로써, 변형이 스택에서 유지되는 반면, 스택이 (막들의 에칭된 에지(edge)들을 따른 이완으로 인해) 양방향으로 변형된 막으로부터 핀(fin) 내로 에칭되어야 할 경우, 변형의 일부 또는 전부는 손실될 수도 있다.
상기 예는, 제1 층(110)이 Si0 . 5Ge0 .5이고, 층(111)은 인장 변형되는 SixGe1 -x(여기서, x > .5)를 포함하고, 층(112)은 압축 변형되는 SiyGe1 -y(여기서, y < .5)를 포함하는 상황을 다룬다. 그러나, 다른 실시예들은 그렇게 제한되지 않는다. 예를 들어, 디바이스 층은 디바이스 재료를 포함할 수도 있고, 제2 층(예컨대, 층(111)) 및 제3 층(예컨대, 층(112)) 중의 하나는 인장 변형될 수도 있고(예컨대, 층(111)), 제2 및 제3 층들 중의 다른 하나(예컨대, 층(112))은 압축 변형되고, 디바이스 재료는 제2 및 제3 층들(예컨대, 층들(111, 112))에 대한 격자 상수들 중의 어느 하나와 동일하지 않은(그보다 더 크거나 더 작은) 격자 상수를 포함한다. 예를 들어, 디바이스 층은 디바이스 재료를 포함할 수도 있고, 제2 및 제3 층들 중의 하나는 인장 변형될 수도 있고(예컨대, 층(112)), 제2 및 제3 층들 중의 다른 층(예컨대, 층(111))은 압축 변형되고, 디바이스 재료는 제2 및 제3 층들(예컨대, 층들(111, 112))에 대한 격자 상수들 중의 어느 하나와 동일하지 않은(그보다 더 크거나 더 작은) 격자 상수를 포함한다.
도 5는 본 발명의 실시예에서 나노리본을 포함한다. 도 5는 ILD(541)) 내에, 그리고 기판(505) 위에 형성된 ART 트렌치(509)를 포함한다. 기판 (505)은 예를 들어, Si를 포함할 수도 있다. 제1 층(510)은 기판(505) 상에 있다. 제1 층의 제1 에피택셜 재료는 제1 격자 상수(입방-셀 결정들에서의 원자들 사이의 거리)를 가질 수도 있다. 제1 재료는 예를 들어, Si. xGe1 -x(예컨대, Si. 5Ge.5)를 포함할 수도 있다. 제2 층(511)은 제2 격자 상수를 갖는 제2 에피택셜 재료를 포함할 수도 있다. 제2 재료는 예를 들어, Si(1-y)Gey(여기서, y <.5)(예컨대, Si.7Ge.3)를 포함할 수도 있다. 제3 층(512)은 제2 격자 상수와 동일하지 않은 제3 격자 상수를 갖는 제3 에피택셜 재료를 포함한다. 제3 재료는 예를 들어, Si(1-z)Gez(여기서, z >.5)(예컨대, Si.3Ge.7)를 포함할 수도 있다. SiGe 재료들을 예로서 이용하면, Ge 함량이 증가함에 따라, 이 재료들에 대한 격자 상수가 증가한다. 또한, Ge 함량은 층들 상에서 변형을 부여한다. 이에 따라, (Si(1-y)Gey(여기서, y < .5)를 예로서 이용하는) 제2 층(511)은 인장 변형되고, (Si(1-z)Gez(여기서, z > .5)를 예로서 이용하는) 제3 층(512)은 압축 변형된다. 에피택셜 디바이스 층(516)은 층들(510, 511, 512, 513(예컨대, 층(511)과 동일한 재료 및 격자 상수 및 변형을 포함함), 514(예컨대, 층(512)과 동일한 재료 및 격자 상수 및 변형을 포함함)) 상에 포함된다. 층들(511, 512, 513, 514)은 교대하는 반대로 변형된 층들을 포함한다.
도 5는 도 1 및 도 3과 유사하지만, 그 길이를 따라 적어도 하나의 지점 및 그 제조 동안의 적어도 일부의 지점에서, 디바이스 층(516)은 모든 측면들 상에서 노출된다는 점에서, 도 5가 상이하다. 이것은 본 기술분야의 통상의 기술자들에게 공지된 재료 특정 에칭 기법들을 이용하여 달성될 수도 있다. 변형된 에피택셜 층에 의해 점유되었던 영역(515)과 같은 영역들은 게이트 금속에 의해 점유되지 않을 수도 있다. 층(516)을 노출한 후(그렇게 함으로써, 나노와이어들 또는 나노리본들이 예를 들어, 소스 및 드레인 영역들 또는 궁극적으로 소스 및 드레인 영역들이 될 것 사이에 매달리도록 함), 게이트 옥사이드 재료(535)가 층(516) 주위에 퇴적될 수도 있고, 그 다음으로, 게이트 금속(540)이 게이트 옥사이드 재료(535) 주위에 형성될 수도 있다. 이것은 나노리본 내로의 디바이스 층(516)의 패터닝을 설명한다(또는 나노리본이 평탄하지 않은 프로파일 층(516)을 가질 경우, 구조체는 예를 들어, 나노와이어로 칭해질 수도 있음). 층(516)의 나노리본은 "올 어라운드(all around)" 게이트를 생성하기 위하여 게이트에 의해 둘러싸인다. 도 3에서와 같이, 층(516)의 채널은 소스 및 드레인에 결합될 수도 있다.
이에 따라, 도 5는 변형된 나노리본 채널 영역을 갖는 트랜지스터 구조체를 도시한다(그러나, 나노와이어 또는 나노와이어들은 다른 실시예들에서 포함됨). (일반적으로, 나노와이어는 대략 동일한 폭들 및 높이들을 갖는 것으로 고려될 수 있고, 나노리본들은 높이보다 더 큰 폭을 갖는 것으로 고려될 수 있다(길이 치수는 와이어 또는 리본의 길이를 따르는 치수임)). 도 5의 나노리본 실시예에 있어서, 인장 또는 압축 층 또는 층들은 층(110)에 대하여 변형되는 (압축 변형된 층을 이용하는) PMOS 또는 (인장 변형된 층을 이용하는) NMOS 나노리본 채널 영역(들)을 생성하기 위하여 에칭된다. 층들을 노출된 채널 층까지 에칭하는 프로세스(그리고 나노리본을 형성함)에서, 에피택셜 재료는 부분적으로(예를 들어, 에피택셜 층(515)의 나머지들을 남김) 또는 완전히 중의 어느 하나로 에칭될 수도 있다. 나노와이어들 또는 나노리본들은 예를 들어, 소스 및 드레인 영역들 사이에 매달릴 수도 있다.
단일 나노리본이 도 5에서 도시되어 있지만, 트랜지스터에서 1개 내지 10개, 2개 내지 10개 및 3개 내지 10개의 나노리본들 또는 나노와이어들과 같이 다른 수들의 나노리본들 또는 나노와이어들이 가능하더라도, 다른 수들이 또한 가능하다. 나노리본들 또는 나노와이어들의 수는 도 1의 스택에서 하나 이상의 변형된 층들을 제거함으로써 형성될 수도 있다. 예를 들어, 일련의 나노리본들은 일련의 인장 변형된 나노리본들 또는 나노와이어들을 산출하기 위하여 하나 이상의 압축 변형된 층들을 제거함으로써 형성될 수도 있다. 예를 들어, 일련의 나노리본들은 일련의 압축 변형된 나노리본들 또는 나노와이어들을 산출하기 위하여 하나 이상의 인장 변형된 층들을 제거함으로써 형성될 수도 있다. 소스 및 드레인 영역들은 하나 이상의 나노리본들 또는 나노와이어들과 인접하도록 될 수도 있다. (층(110) 및/또는 기판(105)에 대하여) 변형된 나노리본들/나노와이어들은 소스/드레인 응력원(stressor)들의 이용을 요구하지 않는다.
실시예들에서, 절연 층은 나노리본들 또는 나노와이어들 사이, 및/또는 나노리본들 또는 나노와이어들과 기판 사이에 배치된다. 이 절연은 "올 어라운드" 게이트에서 하부 게이트 절연으로서 작용할 수도 있다.
도 6은 본 발명의 실시예에서 변형 보상된 트랜지스터를 제조하기 위한 방법을 설명하는 플로우차트를 포함한다. 블록(605)은, 제1 격자 상수를 갖는, 기판에 결합된 제1 에피택셜 층(예컨대, 층(110))을 제공하는 것을 포함한다. 블록(610)은 제2 격자 상수를 갖는 제2 에피택셜 층(예컨대, 층(111))을 제1 층 상에 제공하는 것을 포함한다. 블록(615)은, 제2 격자 상수와 동일하지 않은 제3 격자 상수를 갖는, 제2 층의 상부 표면에 접촉하는 제3 에피택셜 층(예컨대, 층(112))을 제공하는 것; 및 복수의 교대하는 반대로 변형된 층들(예컨대, 층들(113, 114, 및/또는 115))을 생성하기 위하여 단계들(610, 615)을 반복하는 것을 포함한다. 블록(620)은, 복수의 교대하는 반대로 변형된 층들을 생성한 후, 채널 영역(예컨대, 층(116))을 포함하는 에피택셜 디바이스 층을 제3 층 상에 제공하는 것을 포함한다. 블록(625)은 채널 영역의 단부들에 소스 및 드레인 영역들을 형성하는 것을 포함한다. 블록(630)은 채널 영역의 적어도 2개의 측면들(예컨대, 바이게이트(bigate) 디바이스에 대해서는 2개의 측면들 및 트라이게이트(trigate) 디바이스에 대해서는 3개의 측면들) 상에 게이트 유전체를 퇴적시키고, 게이트 유전체 상에 게이트 전극을 퇴적시키는 것을 포함한다. 이 방법은, (a) 제1 층이 이완되고 결함들을 포함하고, (b) 제2 층이 압축 변형되고 제3 층이 인장 변형되고, (c) 제1, 제2, 제3, 및 디바이스 층들이 모두 트렌치 내에 포함되는 디바이스를 생성할 수도 있다. 이 방법은, (a) 제1 층이 이완되고 결함들을 포함하고, (b) 제2 층이 인장 변형되고 제3 층이 압축 변형되고, (c) 제1, 제2, 제3, 및 디바이스 층들이 모두 트렌치 내에 포함되는 디바이스를 생성할 수도 있다.
상기 기판(105)은 실리콘을 포함하는 것으로서 지칭되었지만, 다른 실시예들에서, 기판(105)에 대해 선택된 재료는 예를 들어, 주기율표의 III, IV, 및/또는 V 족으로부터 선택된 원소들 및 그 조합들을 포함하는 임의의 재료일 수 있다.
실시예에서, 층들(111, 112, 113, 114, 115)은 완전한 압축 또는 인장 변형이 층들에서 보존되는 것을 보장하기 위하여 그 임계 층 두께들 미만으로 성장된다. 이 교대하는 반대로 변형된 층들(결함 층(110)에 대하여 압축 및 인장 변형 사이에서 교대함)은 최소 내지 전혀 없는 변형 이완으로 극도로 큰 높이들까지 성장될 수 있다. 일반적으로, 중간층들(interlayers)(111, 112, 113, 114, 115)은 예를 들어, Si 및 Ge, 및 III-V 반도체 재료들(주기율표의 열들 III 및 V에서 발견된 원소들을 포함하는 재료들)과 같은 순수한 원소들 및/또는 원소들의 혼합물들로 이루어질 수 있다. 본 발명의 실시예들에서, 채널 구조체들은 박막 디바이스 층이 채널 재료와 비교하여 더 큰 밴드 갭을 갖는 층들에 인접하거나 이러한 층들 사이에 끼워지는 양자 우물들을 포함할 수 있다. 반대로 변형된 에피택셜 중간층들(111, 112, 113, 114, 115)은 층(110)의 결정 격자에 대한 결정 격자 부정합들을 통해 생성된다.
실시예들에서, 기판은 SiGe를 포함하고, 층(110)은 SiXGe1 -X로 이루어지고, 층(111)은 SiYGe1 -Y(여기서, Y > X)로 이루어지고, 층(112)은 SiZGe1 -Z(여기서, Z < X, 1 > X ≥ 0)로 이루어진다.
실시예들에서, 기판(105) 및/또는 층(110)은 (비록 InP의 아마도 상이한 조성들로 되어 있더라도) InP로 이루어지고, 층(111)은 InXGa1 - XAs(여기서, 1 ≥ X > 0.53)로 이루어지고, 층(112)은 InYGa1 - YAs(여기서, 0.53 > Y ≥ 0)로 이루어진다.
실시예들에서, 기판(105) 및/또는 층(110)은 (비록 GaSb의 아마도 상이한 조성들로 되어 있더라도) GaSb로 이루어지고, 층(111)은 AlSb로 이루어지고, 층(112)은 InAs로 이루어진다.
실시예들에서, 기판(105) 및/또는 층(110)은 (층(110)이 약간의 불순물들을 포함할 수도 있어서, 그것이 기판(105)과 격자 부정합되지만) Ge로 이루어지고, 층(111)은 SiXGe1 -X로 이루어지고, 층(112)은 InYGa1-YAs(여기서, 1 ≥ X > 0 및 1 ≥ Y > 0)로 이루어진다.
실시예들에서, 기판(105) 및/또는 층(110)은 (비록 GaAs의 아마도 상이한 조성들로 되어 있더라도) GaAs이고, 층(111)은 GaAsXP1 -X(여기서, X는 1과 0 사이의 수임)이고, 층(112)은 InYGa1 - YP(여기서, 1 ≥ Y > 0.51)이다.
에피택셜 개재 구조체들(epitaxial interlayered structures)을 이용하면, 압축 및 인장 변형된 에피택셜 재료들의 교대하는 층들을 포함하는 것은, 트랜지스터들의 채널 영역들에서 변형을 생성하는 기존의 방법들보다 더 큰 높이들을 가지면서, 층들에서의 변형을 보존하는 채널 구조체들을 허용한다. 본 발명의 실시예들에서, 트랜지스터들의 채널 영역들은 10 nm 내지 100 nm 사이, 또는 25 nm 내지 85 nm 사이의 범위인 높이들을 가지지만, 다른 높이들이 또한 가능하다. 반대로 변형된 에피택셜 중간층들의 5개의 층들(111, 112, 113, 114, 115)이 도 1에서 도시되어 있지만, 예를 들어, 3개 내지 25개의 층들, 5개 내지 25개의 층들과 같은 다른 수들의 이러한 층들을 갖는 것이 또한 가능하더라도, 다른 수들이 또한 가능하다.
도 4에서, 소스 및 드레인 영역들(443, 444)은 채널 영역(416)의 단부들과 인접한다. 본 발명의 실시예들에서, 층(110)에 대한 채널 변형은 채널 영역에서 유지되고, 채널에서 변형을 생성하는 소스/드레인 재료들의 이용을 요구하지 않는다.
실시예에서, 절연 스페이서들은 게이트 유전체(135) 및 게이트 전극(140)과 인접할 수도 있다.
도 3은 트라이게이트를 개시하지만, 다른 실시예들은 변형된 채널 영역을 갖는 바이게이트(이중 게이트) 트랜지스터 구조체를 포함할 수도 있다. 예를 들어, 바이게이트는 채널 층(116)의 상부를 따르는 것이 아니라, 채널 층(116)의 측벽들을 따라 형성될 수도 있다.
바이게이트, 트라이게이트, 및 "올 어라운드" 게이트들이 위에서 설명되는 것처럼, 실시예는 변형된 채널 영역을 갖는 단일 게이트 트랜지스터 구조체를 포함한다. 서로에 대하여 상이하게 배향되는 피처들을 갖는 구조체들 및 상이한 형상들 및/또는 크기들을 갖는 피처들을 갖는 구조체들과 같은 다른 구조체들이 단일 게이트 트랜지스터들에 대하여 또한 가능하다. 예를 들어, 채널 영역에 대하여 리세싱되지 않는 소스 및 드레인 영역들을 갖는 단일 게이트 트랜지스터 구조체들이 또한 가능하다.
본원에서 설명된 에피택셜 재료들(예컨대, 층들(110, 111, 112, 113, 114, 115, 116))은 예를 들어, 초고진공 화학 기상 증착(ultra-high vacuum chemical vapor deposition)(UHV-CVD), 급속-열 화학 기상 증착(rapid-thermal chemical vapor deposition)(RTCVD), 또는 분자빔 에피택시(molecular beam epitaxy)(MBE)에 의해 퇴적될 수 있다. 에피택셜 인장 및 압축 변형된 재료들(결함 층(110)에 대하여 각각 더 작고 더 큰 격자 상수들을 갖는 재료들)의 교대하는 층들은 층들의 스택을 생성하기 위하여 기판 상으로 퇴적된다. 트랜지스터의 채널 영역의 제조 동안, 인장 및 압축 중간층들(반대 방향으로 변형되고 서로에 대해 인접한 층들)은, 하나의 층을 이완시키기 위하여 형성할 전위들이 다른 층에서는 변형을 증가시킬 것이므로, 이완에 대하여 더욱 안정적이다. 균형잡힌 스택 시스템의 이완 요건들은 반대되므로, 채널 영역에 대한 더 큰 총 임계 두께가 생성될 수 있다. 일반적으로, 변형 보상을 이용하지 않는 단일 막 스택은 1.3 %보다 더 큰 격자 부정합들에 대하여 이완 또는 결함 형성 없이 50 nm 높이를 넘어 성장할 수 없다. 본 발명의 실시예들에서, 층들의 스택은 3개 내지 25개의 층들, 또는 5개 내지 25개의 층들, 및/또는 10 nm 및 100 nm, 또는 25 nm 내지 85 nm 사이의 높이를 가질 수 있다. 반대로 변형된 중간층들을 포함하는 구조체는 핀펫(finfet) 구조체에 대한 핀들 내로 포함될 수도 있다.
실시예들에서, 게이트 유전체 재료들은 예를 들어, 실리콘 디옥사이드(SiO2), 실리콘 옥시나이트라이드, 실리콘 나이트라이드, 및/또는 하이-k 유전체 재료들과 같은 절연 재료들을 포함한다. 일반적으로, 하이-k 유전체는 SiO2의 유전 상수보다 더 큰 유전 상수를 갖는 유전체 재료이다. 예시적인 하이-k 유전체 재료들은 하프늄 디옥사이드(HfO2), 하프늄 실리콘 옥사이드, 란타늄 옥사이드, 란타늄 알루미늄 옥사이드, 지르코늄 디옥사이드(ZrO2), 지르코늄 실리콘 옥사이드, 티타늄 디옥사이드(TiO2), 탄탈룸 펜타옥사이드(Ta2O5), 바륨 스트론튬 티타늄 옥사이드, 바륨 티타늄 옥사이드, 스트론튬 티타늄 옥사이드, 이트륨 옥사이드, 알루미늄 옥사이드, 납 스칸듐 탄탈룸 옥사이드, 납 아연 니오베이트, 및 반도체 기술분야에서 공지된 다른 재료들을 포함한다.
실시예에서, 게이트 전극 재료들은 예를 들어, Ti, W, Ta, Al, 및 그 합금들, 그리고 Er, Dy, 또는 귀금속, 예컨대, Pt와 같은 희토류 원소(rare earth element)들, 그리고 TaN 및 TiN과 같은 나이트라이드들과 같은 재료들을 포함한다.
실시예에서, 소스들 및/또는 드레인들을 위한 재료들은 예를 들어, NMOS에 대하여, Si, 탄소 도핑된 Si, 및 인(phosphorus) 도핑된 Si와, PMOS 응용들에 대하여, 붕소 도핑된 SiXGe1 -X, 붕소 도핑된 Ge, 붕소 도핑된 GeXSn1 -X, 및 p-도핑된 III-V 화합물들을 포함한다.
유전체 층들, 피처들, 및/또는 ILD를 위하여 이용된 전형적인 유전체 재료들은 실리콘 디옥사이드 및 로우-k 유전체 재료들을 포함한다. 이용될 수도 있는 추가적인 유전체 재료들은 탄소 도핑된 옥사이드(CDO), 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 실리콘 카바이드, 퍼플루오로시클로부탄 또는 폴리테트라플루오로에틸렌과 같은 유기 폴리머들, 플루오로실리케이트 유리(FSG), 및/또는 실세스퀴옥산, 실록산, 또는 오가노실리케이트 유리와 같은 가노실리케이트들을 포함한다. 유전체 층은 유전 상수를 추가로 감소시키기 위하여 공극들을 포함할 수도 있다.
본원에서 도시된 디바이스들은 디바이스들을 밀폐시키는 절연 층들, 추가적인 기판 층들, 소스들 및 드레인들을 IC 디바이스의 다른 컴포넌트들에 연결하는 금속 트렌치들 및 비아(via)들, 및 다른 추가적인 층들 및/또는 디바이스들과 같은 추가적인 구조체들을 포함할 수 있다. 간략함을 위하여 하나의 층으로서 예시된 컴포넌트들은 예를 들어, 디바이스를 구성할 시에 채용된 제조 프로세스들 및 디바이스의 희망하는 성질들에 따라, 동일하거나 상이한 재료의 복수의 층들을 포함할 수 있다.
본 발명의 구현예들은 반도체 웨이퍼와 같은 기판 상에 하우징된다. 본 발명의 실시예들에 따른 트랜지스터 구조체들이 그 위에 형성될 수 있는 기판 표면들은 예를 들어, H-종단된 실리콘(H-terminated silicon), 실리콘 디옥사이드, 실리콘, 실리콘 게르마늄, III-V족(또는 추가적인 주기율표 열 번호부여 방식들에서의 13-14족) 화합물 반도체, 주족(main-group) 옥사이드, 금속, 및/또는 이원 또는 혼합된 금속 옥사이드를 포함한다. 층들 및 디바이스들을 포함하는 층들은 또한, 본 발명의 실시예들이 그 위에서 가공되는 기판 또는 기판의 일부로서 설명될 수 있다. 반도체 디바이스들이 만들어지는 기판 베이스는 전형적으로, 개별적인 IC 칩들을 산출하기 위하여 떨어지도록 다이싱되는 반도체 웨이퍼이다. 칩이 그 위에 만들어지는 베이스 기판은 전형적으로 실리콘 웨이퍼이지만, 본 발명의 실시예들은 이용된 기판의 타입에 종속되지는 않는다. 기판은 또한, 게르마늄, 인듐 안티모나이드, 납 텔루라이드, 인듐 비화물, 인듐 포스피드, 갈륨 비화물, 갈륨 안티모나이드, 및/또는 다른 III-V족 재료들로, 단독으로, 또는 실리콘 또는 실리콘 디옥사이드 또는 다른 절연 재료들과 조합하여 중의 어느 하나로 이루어질 수 있다. 기판은 웨이퍼의 일부인 벌크 반도체성(bulk semiconductive) 재료일 수도 있다. 실시예에서, 반도체성 기판은 웨이퍼로부터 싱귤레이팅된 칩의 일부로서의 벌크 반도체성 재료이다. 실시예에서, 반도체성 기판은 SOI(semiconductor on insulator) 기판과 같은 절연체 위에 형성되는 반도체성 재료이다. 실시예에서, 반도체성 기판은 벌크 반도체성 재료 위로 연장되는 핀과 같은 돌출된 구조체이다.
다음의 예들은 추가의 실시예들에 속한다.
예 1은 디바이스로서, 기판 격자 상수를 갖는 실리콘 기판; 제1 격자 상수를 갖는 제1 에피택셜 재료를 포함하는, 기판 상의 제1 층; 제2 격자 상수를 갖는 제2 에피택셜 재료를 포함하는, 제1 층의 상부 표면에 직접적으로 접촉하는 제2 층; 제2 격자 상수와 동일하지 않은 제3 격자 상수를 갖는 제3 에피택셜 재료를 포함하는, 제2 층의 상부 표면에 직접적으로 접촉하는 제3 층; 및 소스 및 드레인 영역들에 결합된 채널 영역을 포함하는, 제3 층 상의 에피택셜 디바이스 층을 포함하고, (a) 제1 층은 이완되고 결함들을 포함하고, (b) 제2 층은 변형되고 결함들을 포함하고, (c) 제3 층은 변형되고, (d) 디바이스 층은 실질적으로 결함들을 포함하지 않고, (e) 제1, 제2, 제3, 및 디바이스 층들은 적어도 2:1의 종횡비(깊이 대 폭)를 갖는 트렌치 내에 모두 포함되고, 그리고 (f) 제1 격자 상수는, (f)(i) 제2 격자 상수보다 더 크고 제3 격자 상수보다 더 작은 것, 및 (f)(ii) 제2 격자 상수보다 더 작고 제3 격자 상수보다 더 큰 것 중의 하나인, 디바이스를 포함한다.
예 2에서, 예 1의 발명 대상은, 제2 격자 상수와 실질적으로 동일한 제4 격자 상수를 갖는 제4 에피택셜 재료를 포함하는, 제3 층의 상부 표면에 직접적으로 접촉하는 제4 층; 및 제3 격자 상수와 실질적으로 동일한 제5 격자 상수를 갖는 제5 에피택셜 재료를 포함하는, 제4 층의 상부 표면에 직접적으로 접촉하는 제5 층을 선택적으로 포함할 수 있고, 제4 및 제5 층들은 각각 변형되고 디바이스 층은 제5 층 상에 있다.
예 3에서, 예 1 및 2의 발명 대상은 디바이스 층이 제5 층에 직접적으로 접촉하는 것을 선택적으로 포함할 수 있다.
예 4에서, 예 1 내지 3의 발명 대상은 디바이스 층이 이완되고 소스 및 드레인 영역들이 네거티브 도핑되는 것을 선택적으로 포함할 수 있다.
예 5에서, 예 1 내지 4의 발명 대상은 디바이스 층이 압축 변형되고 소스 및 드레인 영역들이 포지티브 도핑되는 것을 선택적으로 포함할 수 있다.
예 6에서, 예 1 내지 5의 발명 대상은 디바이스 층의 바로 아래에 있으며 디바이스 층에 직접적으로 접촉하는 층이 압축 변형되는 것을 선택적으로 포함할 수 있다.
예 7에서, 예 1 내지 6의 발명 대상은 디바이스 층이 인장 변형되고 소스 및 드레인 영역들이 네거티브 도핑되는 것을 선택적으로 포함할 수 있다.
예 8에서, 예 1 내지 7의 발명 대상은 디바이스 층의 바로 아래에 있으며 디바이스 층에 직접적으로 접촉하는 층이 인장 변형되는 것을 선택적으로 포함할 수 있다.
예 9에서, 예 1 내지 8의 발명 대상은, 제2 층이 제1 층보다 더 낮은 총 수의 결함들을 포함하고 복수의 결함들은 제1 층에서 종단되는 것을 선택적으로 포함할 수 있다.
예 10에서, 예 1 내지 9의 발명 대상은 디바이스 층이 제2 및 제3 층들 중의 어느 하나보다 더 두꺼운 것을 선택적으로 포함할 수 있다.
예 11에서, 예 1 내지 10의 발명 대상은 디바이스 층이 50 nm보다 더 큰 임계 층(critical layer)을 갖는 것을 선택적으로 포함할 수 있다.
예 12에서, 예 1 내지 11의 발명 대상은 제1 층이 제2 및 제3 층들 중의 어느 하나보다 더 두꺼운 것을 선택적으로 포함할 수 있다.
예 13에서, 예 1 내지 12의 발명 대상은 제2 층에서의 결함이 제2 층의 하부 표면으로부터 트렌치의 측벽까지 연장되어 측벽에서 종단되는 것을 선택적으로 포함할 수 있다.
예 14에서, 예 1 내지 13의 발명 대상은 제2, 제3, 및 디바이스 층들이 모두 단축 변형되는 것을 선택적으로 포함할 수 있다.
예 15에서, 예 1 내지 14의 발명 대상은, 제1 층이 기판의 상부 표면에 직접적으로 접촉하고 제1 격자 상수는 기판 격자 상수와 동일하지 않은 것을 선택적으로 포함할 수 있다.
예 16에서, 예 1 내지 15의 발명 대상은, 디바이스 층이 Ge를 포함하고, 제1 층은 Si1- xGex를 포함하고, 제2 및 제3 층들 중의 하나는 인장 변형되고 Si1 -yGey(여기서, Y < X)를 포함하고, 제2 및 제3 층들 중의 다른 하나는 압축 변형되고 Si1-zGez(여기서, Z > X)를 포함하는 것을 선택적으로 포함할 수 있다.
다양한 실시예들은 예를 들어, 그리고 제한 없이 다음의 조합들과 같은 상이한 재료들 조합들을 포함한다:
Figure pct00001
예 17에서, 예 1 내지 16의 발명 대상은, 디바이스 층이 디바이스 재료를 포함하고, 제2 및 제3 층들의 중의 하나는 인장 변형되고 제2 및 제3 층들 중의 다른 하나는 압축 변형되고, 디바이스 재료는 제1 및 제2 격자 상수들 중의 어느 하나와 동일하지 않은 격자 상수를 포함하는 것을 선택적으로 포함할 수 있다.
예 18에서, 예 1 내지 17의 발명 대상은 채널 영역의 적어도 2개의 측면들 상에 배치된 게이트 영역을 선택적으로 포함할 수 있고, 게이트 영역은 게이트 전극 재료와 채널 영역 사이에 배치된 게이트 유전체 재료를 포함한다.
예 19에서, 예 16 내지 18의 발명 대상은, 채널 영역이 나노와이어 및 나노리본 중의 적어도 하나로 이루어지고, 디바이스는 나노와이어 및 나노리본 중의 적어도 하나의 4개의 측면들 상에 배치된 게이트 영역을 더 포함하는 것을 선택적으로 포함할 수 있다.
예 20은 디바이스로서, 제1 격자 상수를 갖는, 기판에 결합된 제1 에피택셜 층; 제2 격자 상수를 갖는, 제1 층 상의 제2 에피택셜 층; 제2 격자 상수와 동일하지 않은 제3 격자 상수를 갖는, 제2 층의 상부 표면에 접촉하는 제3 에피택셜 층; 및 채널 영역을 포함하는, 제3 층 상의 에피택셜 디바이스 층을 포함하고, (a) 제1 층은 이완되고 결함들을 포함하고, (b) 제2 층은 압축 변형되고 제3 층은 인장 변형되고, (c) 제1, 제2, 제3, 및 디바이스 층들은 모두 트렌치 내에 포함되는, 디바이스를 포함한다.
예 21에서, 예 20의 발명 대상은 채널 영역에 결합된 소스 및 드레인 영역들을 선택적으로 포함할 수 있고, 디바이스 층은 (a) 압축 변형되고 소스 및 드레인 영역들이 포지티브 도핑되는 것, 및 (b) 인장 변형되고 소스 및 드레인 영역들이 네거티브 도핑되는 것 중의 하나이다.
예 22에서, 예 20 및 21의 발명 대상은, 디바이스 층이 제2 및 제3 층들 중의 어느 하나보다 더 두껍고, 제2, 제3, 및 디바이스 층들은 모두 단축 변형되는 것을 선택적으로 포함할 수 있다.
예 23은 트랜지스터의 채널 영역을 형성하기 위한 방법을 포함하고, 상기 방법은, 제1 격자 상수를 갖는, 기판에 결합된 제1 에피택셜 층을 제공하는 단계; 제2 격자 상수를 갖는 제2 에피택셜 층을 제1 층 상에서 제공하는 단계; 제2 격자 상수와 동일하지 않은 제3 격자 상수를 갖는, 제2 층의 상부 표면에 접촉하는 제3 에피택셜 층을 제공하는 단계; 및 채널 영역을 포함하는 에피택셜 디바이스 층을 제3 층 상에서 제공하는 단계; 채널 영역의 단부들에 소스 및 드레인 영역들을 형성하는 단계, 채널 영역의 적어도 2개의 측면들 상에 게이트 유전체를 퇴적시키는 단계; 및 게이트 유전체 상에 게이트 전극을 퇴적시키는 단계를 포함하고, (a) 제1 층은 이완되고 결함들을 포함하고, (b) 제2 층은 압축 변형되고 제3 층은 인장 변형되고, (c) 제1, 제2, 제3, 및 디바이스 층들은 모두 트렌치 내에 포함된다.
예 24에서, 예 23의 발명 대상은, 디바이스 층이 (a) 압축 변형되고 소스 및 드레인 영역들이 포지티브 도핑되는 것, 및 (b) 인장 변형되고 소스 및 드레인 영역들이 네거티브 도핑되는 것 중의 하나인 것을 선택적으로 포함할 수 있다.
예 24에서, 예 23의 발명 대상은, 디바이스 층이 제2 및 제3 층들 중의 어느 하나보다 더 두껍고, 제2, 제3, 및 디바이스 층들은 모두 단축 변형되는 것을 선택적으로 포함할 수 있다.
본 발명의 실시예들의 상기한 설명은 예시 및 설명의 목적들을 위하여 제시되었다. 그것은 철저하도록 하거나, 본 발명을 개시된 정확한 형태들로 제한하도록 의도된 것이 아니다. 이 설명 및 뒤따르는 청구항들은, 오직 설명의 목적들을 위하여 이용되고 제한하는 것으로서 해석되지 않아야 하는, 좌측, 우측, 상부(top), 하부(bottom), 위, 아래, 상부(upper), 하부(lower), 제1, 제2 등과 같은 용어들을 포함한다. 예를 들어, 상대적인 수직 위치를 지정하는 용어들은, 기판 또는 집적 회로의 디바이스 측면(또는 활성 표면)은 그 기판의 "상부" 표면인 상황을 지칭하고; 기판은 실제로 임의의 배향으로 되어 있을 수도 있어서, 기판의 "상부" 측면이 표준 지구 기준 좌표계(standard terrestrial frame of reference)에서 "하부(bottom)" 측면보다 더 낮을 수도 있고 용어 "상부"의 의미 내에 여전히 속할 수도 있다. (청구항들을 포함하는) 본원에서 이용된 바와 같은 용어 "상에(on)"는, 이러한 것이 구체적으로 기재되지 않으면, 제2 층 "상의" 제1 층이 제2 층의 바로 위에 있고 제2 층과 바로 접촉하는 것을 표시하지 않으며; 제1 층과, 제1 층 상의 제2 층과의 사이에는 제3 층 또는 다른 구조체가 있을 수도 있다. 본원에서 설명된 디바이스 또는 항목의 실시예들은 다수의 위치들 또는 배향들에서 제조될 수 있거나, 이용될 수 있거나, 또는 출하될 수 있다. 관련 기술분야의 통상의 기술자들은 다수의 수정들 및 변화들이 상기 교시사항을 고려하여 가능하다는 것을 인식할 수 있다. 본 기술분야의 통상의 기술자들은 도면들에서 도시된 다양한 컴포넌트들에 대한 다양한 동등한 조합들 및 치환들을 알 것이다. 그러므로, 본 발명의 범위는 이 상세한 설명에 의해서가 아니라, 오히려, 그것에 첨부된 청구항들에 의해 제한되는 것으로 의도된다.

Claims (25)

  1. 디바이스로서,
    기판 격자 상수를 갖는 실리콘 기판;
    상기 기판 상에 있으며, 제1 격자 상수를 갖는 제1 에피택셜 재료를 포함하는 제1 층;
    상기 제1 층의 상부 표면에 직접적으로 접촉하며, 제2 격자 상수를 갖는 제2 에피택셜 재료를 포함하는 제2 층;
    상기 제2 층의 상부 표면에 직접적으로 접촉하며, 상기 제2 격자 상수와 동일하지 않은 제3 격자 상수를 갖는 제3 에피택셜 재료를 포함하는 제3 층; 및
    상기 제3 층 상에 있으며, 소스 및 드레인 영역들에 결합된 채널 영역을 포함하는 에피택셜 디바이스 층
    을 포함하고,
    (a) 상기 제1 층은 이완되며(relaxed) 결함들을 포함하고, (b) 상기 제2 층은 변형되며 결함들을 포함하고, (c) 상기 제3 층은 변형되고, (d) 상기 디바이스 층은 실질적으로 결함들을 포함하지 않고, (e) 상기 제1 층, 상기 제2 층, 상기 제3 층 및 상기 디바이스 층은 적어도 2:1의 종횡비(깊이 대 폭)를 갖는 트렌치에 모두 포함되고, (f) 상기 제1 격자 상수는, (f)(i) 상기 제2 격자 상수보다 더 크고 상기 제3 격자 상수보다 더 작은 것, 및 (f)(ii) 상기 제2 격자 상수보다 더 작고 상기 제3 격자 상수보다 더 큰 것 중 하나인 디바이스.
  2. 제1항에 있어서,
    상기 제3 층의 상부 표면에 직접적으로 접촉하며, 상기 제2 격자 상수와 실질적으로 동일한 제4 격자 상수를 갖는 제4 에피택셜 재료를 포함하는 제4 층; 및
    상기 제4 층의 상부 표면에 직접적으로 접촉하며, 상기 제3 격자 상수와 실질적으로 동일한 제5 격자 상수를 갖는 제5 에피택셜 재료를 포함하는 제5 층
    을 포함하고,
    상기 제4 층 및 상기 제5 층은 각각 변형되고, 상기 디바이스 층은 상기 제5 층 상에 있는 디바이스.
  3. 제2항에 있어서,
    상기 디바이스 층은 상기 제5 층에 직접적으로 접촉하는 디바이스.
  4. 제1항에 있어서,
    상기 디바이스 층은 이완되고, 상기 소스 및 드레인 영역들은 네거티브 도핑되는(negatively doped) 디바이스.
  5. 제1항에 있어서,
    상기 디바이스 층은 압축 변형되고(compressive strained), 상기 소스 및 드레인 영역들은 포지티브 도핑되는(positively doped) 디바이스.
  6. 제5항에 있어서,
    상기 디바이스 층의 바로 아래에 있으며 상기 디바이스 층에 직접적으로 접촉하는 층이 압축 변형되는 디바이스.
  7. 제1항에 있어서,
    상기 디바이스 층은 인장 변형되고(tensile strained), 상기 소스 및 드레인 영역들은 네거티브 도핑되는 디바이스.
  8. 제7항에 있어서,
    상기 디바이스 층의 바로 아래에 있으며 상기 디바이스 층에 직접적으로 접촉하는 층이 인장 변형되는 디바이스.
  9. 제1항에 있어서,
    상기 제2 층은 상기 제1 층보다 더 낮은 총 수의 결함들을 포함하고, 복수의 결함들이 상기 제1 층에서 종단되는 디바이스.
  10. 제1항에 있어서,
    상기 디바이스 층은 상기 제2 층 및 상기 제3 층 중 어느 하나보다 더 두꺼운 디바이스.
  11. 제10항에 있어서,
    상기 디바이스 층은 50 nm보다 더 큰 임계 층(critical layer)을 갖는 디바이스.
  12. 제10항에 있어서,
    상기 제1 층은 상기 제2 층 및 상기 제3 층 중 어느 하나보다 더 두꺼운 디바이스.
  13. 제1항에 있어서,
    상기 제2 층에서의 결함이 상기 제2 층의 하부 표면으로부터 상기 트렌치의 측벽까지 연장되어, 상기 측벽에서 종단되는 디바이스.
  14. 제1항에 있어서,
    제2 층, 제3 층 및 디바이스 층은 모두 단축 변형되는(uniaxially strained) 디바이스.
  15. 제1항에 있어서,
    상기 제1 층은 상기 기판의 상부 표면에 직접적으로 접촉하고, 상기 제1 격자 상수는 상기 기판 격자 상수와 동일하지 않은 디바이스.
  16. 제1항에 있어서,
    상기 디바이스 층은 Ge를 포함하고, 상기 제1 층은 Si1- xGex를 포함하고, 상기 제2 층 및 상기 제3 층 중 하나의 층은 인장 변형되며 Si1 - yGey(여기서, Y < X)를 포함하고, 상기 제2 층 및 상기 제3 층 중 다른 층은 압축 변형되며 Si1 -zGez(여기서, Z > X)를 포함하는 디바이스.
  17. 제1항에 있어서,
    상기 디바이스 층은 디바이스 재료를 포함하고, 상기 제2 층 및 상기 제3 층 중 하나의 층은 인장 변형되고, 상기 제2 층 및 상기 제3 층 중 다른 층은 압축 변형되고, 상기 디바이스 재료는 상기 제1 격자 상수 및 상기 제2 격자 상수 중 어느 하나와도 동일하지 않은 격자 상수를 포함하는 디바이스.
  18. 제1항에 있어서,
    상기 채널 영역의 적어도 2개의 측면들 상에 배치된 게이트 영역을 포함하고, 상기 게이트 영역은 게이트 전극 재료와 상기 채널 영역 사이에 배치된 게이트 유전체 재료를 포함하는 디바이스.
  19. 제1항에 있어서,
    상기 채널 영역은 나노와이어 및 나노리본 중 적어도 하나로 이루어지고, 상기 디바이스는 상기 나노와이어 및 나노리본 중 적어도 하나의 4개의 측면들 상에 배치된 게이트 영역을 더 포함하는 디바이스.
  20. 디바이스로서,
    기판에 결합되며 제1 격자 상수를 갖는 제1 에피택셜 층;
    상기 제1 층 상에 있으며 제2 격자 상수를 갖는 제2 에피택셜 층;
    상기 제2 층의 상부 표면에 접촉하며 상기 제2 격자 상수와 동일하지 않은 제3 격자 상수를 갖는 제3 에피택셜 층; 및
    상기 제3 층 상에 있으며 채널 영역을 포함하는 에피택셜 디바이스 층
    을 포함하고,
    (a) 상기 제1 층은 이완되며 결함들을 포함하고, (b) 상기 제2 층은 압축 변형되며 상기 제3 층은 인장 변형되고, (c) 상기 제1 층, 상기 제2 층, 상기 제3 층 및 상기 디바이스 층은 트렌치에 모두 포함되는 디바이스.
  21. 제1항에 있어서,
    상기 채널 영역에 결합된 소스 및 드레인 영역들을 포함하고, 상기 디바이스 층은 (a) 압축 변형되는 것 - 상기 소스 및 드레인 영역들은 포지티브 도핑됨 -, 및 (b) 인장 변형되는 것 - 상기 소스 및 드레인 영역들은 네거티브 도핑됨 - 중 하나인 디바이스.
  22. 제21항에 있어서,
    상기 디바이스 층은 상기 제2 층 및 상기 제3 층 중 어느 하나보다 더 두껍고, 상기 제2 층, 상기 제3 층 및 상기 디바이스 층은 모두 단축 변형되는 디바이스.
  23. 트랜지스터의 채널 영역을 형성하기 위한 방법으로서,
    기판에 결합되며 제1 격자 상수를 갖는 제1 에피택셜 층을 제공하는 단계;
    상기 제1 층 상에 있으며 제2 격자 상수를 갖는 제2 에피택셜 층을 제공하는 단계;
    상기 제2 층의 상부 표면에 접촉하며 상기 제2 격자 상수와 동일하지 않은 제3 격자 상수를 갖는 제3 에피택셜 층을 제공하는 단계;
    상기 제3 층 상에 있으며 채널 영역을 포함하는 에피택셜 디바이스 층을 제공하는 단계;
    상기 채널 영역의 단부들에 소스 및 드레인 영역들을 형성하는 단계;
    상기 채널 영역의 적어도 2개의 측면들 상에 게이트 유전체를 퇴적시키는 단계; 및
    상기 게이트 유전체 상에 게이트 전극을 퇴적시키는 단계
    를 포함하고,
    (a) 상기 제1 층은 이완되며 결함들을 포함하고, (b) 상기 제2 층은 압축 변형되며 상기 제3 층은 인장 변형되고, (c) 상기 제1 층, 상기 제2 층, 상기 제3 층 및 상기 디바이스 층은 트렌치에 모두 포함되는 방법.
  24. 제23항에 있어서,
    상기 디바이스 층은 (a) 압축 변형되는 것 - 상기 소스 및 드레인 영역들은 포지티브 도핑됨 -, 및 (b) 인장 변형되는 것 - 상기 소스 및 드레인 영역들은 네거티브 도핑됨 - 중 하나인 디바이스.
  25. 제21항에 있어서,
    상기 디바이스 층은 상기 제2 층 및 상기 제3 층 중 어느 하나보다 더 두껍고, 상기 제2 층, 상기 제3 층 및 상기 디바이스 층은 모두 단축 변형되는 디바이스.
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