CN106062963A - 晶体管中的应变补偿 - Google Patents

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Abstract

实施例包括器件，该器件包括：耦合到衬底的、具有第一晶格常数的第一外延层；位于第一层上的、具有第二晶格常数的第二外延层；接触第二层的上表面的、具有不等于第二晶格常数的第三晶格常数的第三外延层；以及位于第三层上的、包括沟道区的外延器件层；其中(a)第一层是弛豫的并且包括缺陷，(b)第二层是压缩应变的并且第三层是拉伸应变的，并且(c)第一层、第二层、第三层、以及器件层都被包括在沟槽中。在本文中描述了其它实施例。

Description

晶体管中的应变补偿
技术领域
本发明的实施例通常涉及集成电路器件，并且更具体地涉及晶体管、多栅极晶体管、PMOS和NMOS晶体管、以及纳米带和纳米线晶体管。
背景技术
朝着日益更小和更高度集成的电路(IC)的推动力将巨大的要求置于用于构造形成那些IC的器件的技术和材料上。这样的IC建立在并入各种常见设备(例如，计算机、汽车、电视机、游戏系统、二极管、激光器、光电探测器、磁场传感器、CD播放器、可穿戴式电子仪器(例如，智能手表和眼镜)、智能电话、以及更一般而言地移动计算节点)的芯片中。这些芯片的部件包括例如晶体管(例如，CMOS(互补型金属氧化物半导体)器件)、电容式结构、电阻式结构、以及在IC的部件与外部设备之间提供电子连接的金属线。
附图说明
根据所附权利要求、一个或多个示例性实施例的以下具体实施方式、以及相对应的附图，本发明的实施例的特征和优点将变得显而易见，在附图中：
图1包括在本发明的实施例中的具有外延材料的沟槽。
图2包括在本发明的实施例中的图1的沟槽，其中，绝缘体材料被部分蚀刻掉以暴露沟道材料。
图3包括在本发明的实施例中的并入到开关器件(例如，晶体管)中的图1和2的沟槽。
图4包括在本发明的实施例中的并入到开关器件(例如，晶体管)中的图1和2的沟槽。
图5包括在本发明的实施例中的纳米带。
图6包括在本发明的实施例中的描述用于制造应变补偿的晶体管的方法的流程图。
具体实施方式
现在将参照附图，在附图中，相同结构可以被提供有相同的后缀附图标记。为了更清楚地示出各个实施例的结构，本文中所包括的附图是半导体/电路结构的图解表示。因此，所制造的集成电路结构(例如，在显微照片中)的实际外观可以在仍并入所示实施例的要求保护的结构的同时看起来不同。此外，附图可以只示出有助于理解所示实施例的结构。可以不包括本领域中公知的附加结构以保持附图的清晰。例如，不必示出半导体器件中的每一层。“实施例”、“各个实施例”等指示如此描述的(多个)实施例可以包括特定的特征、结构或特性，但不是每一个实施例都必须包括所述特定的特征、结构或特性。一些实施例可以具有针对其它实施例而描述的特征中的一些、全部特征或不具有这些特征。“第一”、“第二”、“第三”等描述共同的对象并且指示涉及的是相同对象的不同实例。这样的形容词并不暗示如此描述的对象必须采用时间上、空间上的给定顺序、采用排序、或采用任何其它方式。“连接”可以指示元件彼此直接物理或电接触；并且“耦合”可以指示元件彼此协作或交互，但是元件可以或可以不直接物理或电接触。
如以上所提及的，IC正在变得更小，并且这呈现出IC的部件(例如，晶体管)的问题。具体地，随着晶体管的元件的间距变得越来越小，源极和漏极区体积缩小，并且通过源极和漏极区提供单轴晶体管沟道应力变得越来越难。考虑到晶体管的沟道区中的应力可以提高晶体管性能，将应力并入到沟道区中(而不依赖于源极和漏极区来供应应力)的器件是有用的。
本文中所述的实施例提供了具有沟道结构的晶体管，沟道结构具有从衬底(和/或衬底上的层)传递的应力。还提供了由层间压缩和拉伸层组成的沟道结构和制造这样的沟道结构的方法。本发明的附加实施例提供了在沟道区中具有多个应变纳米带或纳米线的晶体管。在这些实施例中，沟道结构可以被包括在高宽比捕获(ART)沟槽内。ART沟槽将外延引起的缺陷限制到沟道区之下和沟槽内，从而产生比如果沟道包括缺陷的情况下更有效地操作的相对无缺陷的沟道。此外，在一些实施例中，对沟道结构进行应变，从而允许结构具有显著的高度(超过它们的传统临界层高度)，同时维持沟道结构中的应变。这允许构建具有足够大以提供良好的切换性能的沟道的多栅极结构。
图1包括形成在绝缘材料(例如，层间电介质(ILD)141和顶上衬底105)内的ART沟槽109。衬底105可以包括例如Si。ART是基于以特定角度向上传播的穿透位错。在ART中，在具有足够高的高宽比的第一半导体(S1)中产生沟槽，以使得位于沟道中的第二半导体(S2)中的缺陷在沟槽的侧壁上终止，并且位于终端上方的任何层是相对无缺陷的。沟槽可以或可以不包括阻挡部。
层110位于衬底105上。层110的外延材料可以具有第一晶格常数(在立方体单元晶体中的原子之间的距离)。层110的材料可以包括例如Si1-xGex(例如，Si.5Ge.5)。层111可以直接接触层110的上表面。层111可以包括具有第二晶格常数的外延材料。层111的材料可以包括例如Si(1-y)Gey，其中Y<X(例如Si.7Ge.3)。直接接触层111的上表面的层112包括具有不等于第二晶格常数的第三晶格常数的外延材料。层112的材料可以包括例如Si(1-z)Gez，其中Z>X(例如，Si.3Ge.7)。使用SiGe材料作为示例，随着Ge含量的增加，这些材料的晶格常数增大。另外，Ge含量在层上传递应变。因此，层111(使用Si(1-y)Gey(其中Y<0.5)作为示例)是拉伸应变的，并且层112(使用Si(1-z)Gez(其中Z>0.5)作为示例)是压缩应变的。
图1的器件还包括直接接触层112的上表面的层113。层113包括具有实质上等于(层111的)第二晶格常数的第四晶格常数的外延材料。因此，如果层111是拉伸应变的(由于其与层110的晶格失配)，则层113也会如此。层114直接接触层113的上表面。层114包括具有实质上等于(层112的)第三晶格常数的第五晶格常数的外延材料。因此，如果层112是压缩应变的(由于其与第一层110的晶格失配)，则第四层114也会如此。在实施例中，层111、113包括相同的材料(例如Si.7Ge.3)，并且层112、114包括相同的材料(例如Si.3Ge.7)。
外延器件层116被包括在层110、111、112、113、114上。层111、112、113、114包括交替的相反应变层。如果层111是压缩应变的，则层112是拉伸应变的，并且层113是压缩应变的。如果层111是拉伸应变的，则层112是压缩应变的，并且层113是拉伸应变的。尽管到目前为止讨论了层111、112、113、114，交替的和相反应变层的数量可以少至两层(例如，层111、112)或可以扩展到5、8、11、14个层或更多。例如，层115被示出并且包括与层113相同的材料(并且因此相同的晶格常数和相同的应变)，然而很多其它层可被包括在层110与层116之间。
器件层116包括沟道区，并且如下将讨论的，可以最终耦合到源极区和漏极区以提供晶体管。
由层110、111、112、113、114、115、116组成的“叠置体”包括提供很多优点的属性的唯一组合。例如，第一层110是弛豫的并包括缺陷，例如缺陷121、122、123。层110是弛豫的，因为它的厚度D2延伸超过层110的临界层厚度，从而产生弛豫晶格失配(即，在层110与衬底105之间的失配)的缺陷。(关于临界层厚度，如果外延层的厚度保持足够小以将弹性应变能量维持在位错形成的能量以下，则应变层结构将针对位错形成在热力学上是稳定的，并且被认为低于其临界层厚度。超过临界层厚度导致由缺陷引起的弛豫。)
层111是应变的并且可以或可以不包括缺陷，例如缺陷121。层112是应变的且可以或可以不包括缺陷，例如缺陷121。缺陷121从层110跨过层110、111之间的边界界面延伸。在这个边界界面处，层111使缺陷离开其线性路径并更直接地朝着沟槽109的侧壁“滑动”(见边界入射区域150)。缺陷121从层111跨过层111、112之间的边界界面延伸。在这个边界界面处，层112使缺陷离开其线性路径并更直接地朝着沟槽109的侧壁“滑动”到其最终终止的位置。这个终止出现在缺陷向上前进到包括“实质上无缺陷”的器件层116之前。
本领域中的普通技术人员将理解“实质上无缺陷”不是绝对术语，而相反是例如由用于使层成像的成像源(例如，透射电子显微镜(TEM))的分辨率决定的相对术语。例如，“实质上无缺陷”可以被解释为百万分之一(ppm)。
此外，缺陷捕获是“2维的”并且包括在X-Y平面中捕获的缺陷(例如，缺陷121、122)，以及具有Z平面中的元素的那些缺陷(例如，缺陷123)(其被示为从页面朝着观察者突出)。
在实施例中，层111包括比层110更低总数的缺陷，并且多个缺陷(例如，缺陷122)在层110中终止。因此，随着一个远离衬底向上移动时，缺陷层110和一些或所有交替的应变层111、112、113、114、115使缺陷朝着沟槽109的侧壁并且远离沟道部分116滑动。
在实施例中，层110、111、112、113、114、115、116都被包括在具有至少2:1的高宽比(深度D1比宽度W1)的沟槽109中，但其它实施例可以包括1.5、1.7、1.9、2.1、2.3、2.5、2.7等的比。
在实施例中，层110的第一晶格常数是以下情况之一：(a)大于层111的晶格常数并小于层112的晶格常数，或(b)小于层111的晶格常数并大于层112的晶格常数。换句话说，如果层110是弛豫的，则其上方紧邻的层(例如，层111)可以是相对于层110拉伸应变的或相对于层110压缩应变的。此外，在不考虑第一应变层(例如，层111)是否是压缩应变的还是拉伸应变的情况下，交替的相反应变层111、112、113、114、115的最终层(例如，图1的示例中的层115)可以是压缩应变的或拉伸应变的。
图2示出了可以如何进一步处理图1的结构。在图2中，绝缘材料141的部分凹进以暴露沟道材料116的侧壁。
图3示出了可以如何进一步处理图2的结构。在图3中，图2的暴露的部分现在被覆盖有栅极电介质135和栅极电极材料140。此外，源极或漏极部分142现在耦合到源极或漏极电极143。节点142的互补源极/漏极节点未在图3中示出，但将会位于栅极电极140的另一侧上而不是节点142上。
图4包括沿着图3的线4-4截取的侧视图以示出栅极结构的侧视图。如图3中所示，示出了沟道416和源极/漏极节点443连同它们相应的电极440、442。然而，互补源极/漏极节点444及其电极445也被提供为包括应变补偿沟道416的架构的一个示例。
在实施例中，层111、112、113、114、115中的每个层包括小于其相应的临界层厚度的深度或高度以防止从那些层内产生缺陷。
在实施例中，器件层116、416是弛豫的，并且源极和漏极区443、444是负掺杂的以产生NMOS器件。
在实施例中，器件层416是拉伸应变的，并且源极和漏极区443、444是负掺杂的以产生NMOS器件。在实施例中，直接位于器件层116下方和直接接触器件层的层(例如，层115)是拉伸应变的并且层416是拉伸应变的。因此，在实施例中，器件层不必与其下面紧邻的层为相反应变的。
在实施例中，器件层116、416是压缩应变的，并且源极区和漏极区443、444是正掺杂的以产生PMOS器件。在实施例中，直接位于器件层116、416下方和直接接触器件层的层是压缩应变的。因此，在实施例中，器件层不必与其下面紧邻的层为相反应变的。
在实施例中，器件层116比层111和层112中的任一层厚，考虑到相反和交替的应变层允许器件层由于其扩大的临界层厚度而延长其深度D3的能力，在实施例中，临界层厚度常规地可以小于50nm但大于50nm。在实施例中，层110比层111和层112中的任一层厚，考虑到层110有目的地延伸超过其临界层厚度以产生缺陷，并且层111、112、113、114、115有目的地不延伸超过其相应的临界层厚度以避免产生缺陷。
在实施例中，层111、层112、以及器件层116都是单轴应变的。通过使叠置体在沟槽109内生长，应变保持在叠置体中，而如果叠置体通过双向应变的膜被蚀刻成鳍状物则可能失去一些或所有的应变(由于沿着膜的蚀刻边缘的弛豫)。
以上示例解决一种情形，在该情形中：第一层110是Si0.5Ge0.5，并且层111包括SixGe1-x(其中x>.5)，层111是拉伸应变的，并且层112包括SiyGe1-y(其中y<.5)，层112是压缩应变的。然而，其它实施例不是如此被限制的。例如，器件层可以包括器件材料，第二层(例如，层111)和第三层(例如，层112)的其中之一可以是拉伸应变的(例如，层111)，并且第二层和第三层中的另一个层(例如，层112)是压缩应变的，并且器件材料包括的晶格常数不等于(大于或小于)第二层和第三层(例如，层111、112)的晶格常数中的任一晶格常数。例如，器件层可以包括器件材料，第二层和第三层的其中之一可以是拉伸应变的(例如，层112)，并且第二层和第三层中的另一个层(例如，层111)是压缩应变的，并且器件材料包括的晶格常数不等于(大于或小于)第二层和第三层(例如，层111、112)的晶格常数中的任一晶格常数。
图5包括在本发明的实施例中的纳米带。图5包括形成在ILD 541内的ART沟槽509和顶上衬底505。衬底505可以包括例如Si。第一层510位于衬底505上。第一层的第一外延材料可以具有第一晶格常数(在立方体单元晶体中的原子之间的距离)。第一材料可以包括例如Si.xGe1-x(例如，Si.5Ge.5)。第二层可以包括具有第二晶格常数的外延材料。第二材料可以包括例如Si(1-y)Gey，其中y<.5(例如，Si.7Ge.3)。第三层512包括具有不等于第二晶格常数的第三晶格常数的第三外延材料。第三材料可以包括例如Si(1-z)Gez，其中z>.5(例如，Si.3Ge.7)。使用SiGe材料作为示例，随着Ge含量的增加，这些材料的晶格常数增大。另外，Ge含量在层上传递应变。因此，第二层511(使用Si(1-y)Gey(其中y<0.5)作为示例)是拉伸应变的，并且第三层512(使用Si(1-z)Gez(其中z>0.5)作为示例)是压缩应变的。外延器件层516被包括在层510、511、512、513(例如，包括与层511相同的材料和晶格常数以及应变)、514(例如，包括与层512相同的材料和晶格常数以及应变)上。层511、512、513、514包括交替的相反应变层。
尽管图5类似于图1和3，但图5的不同之处在于器件层515在沿着其长度的至少一个点和在其制造期间的至少一些点处在所有侧上被暴露。这可以使用本领域中的普通技术人员已知的材料特定蚀刻技术来实现。被应变外延层占据的区域(例如，区域515)可以不被栅极金属占据。在暴露层516(从而使纳米线或纳米带悬浮在例如源极区与漏极区之间或将最终是源极区和漏极区的物体之间)之后，栅极氧化物材料535可以沉积在层516周围，在此之后栅极金属540形成在栅极氧化物材料535周围。这描述了将器件层516图案化成纳米带(或如果纳米带具有不平坦的剖面层515，结构则可以被称为例如纳米线)。层516的纳米带被栅极包围以产生“环绕式”栅极。如图3一样，层516的沟道可以耦合到源极和漏极。
因此，图5示出了具有应变纳米带沟道区的晶体管结构(但在其它实施例中包括一条或多条纳米线)。(一般而言，纳米线可以被认为具有近似相等的宽度和高度，并且纳米带可以被认为具有大于高度的宽度(长度尺寸是沿着线或带的长度的尺寸))。利用图5的纳米带实施例，将一个或多个拉伸层或压缩层蚀刻掉以产生相对于层110应变的PMOS(使用压缩应变层)或NMOS(使用拉伸应变层)的(多个)纳米带沟道区。在蚀刻掉层以暴露沟道层(并且形成纳米带)的过程中，可以部分地(留下例如外延层515的残余物)或完全地蚀刻掉外延材料。纳米线或纳米带可以悬浮在例如源极区与漏极区之间。
尽管在图5中示出了单个纳米带，但其它数量的纳米带或纳米线是可能的，例如晶体管管中的在1与10之间并且包括1和10、2与10之间、以及3与10之间的纳米带或纳米线，虽然其它数量也是可能的。可以通过去除图1的叠置体中的一个或多个应变层来形成这些数量的纳米带或纳米线。例如，可以通过去除一个或多个压缩应变层以产生一系列拉伸应变纳米带或纳米线来形成一系列纳米带。例如，可以通过去除一个或多个拉伸应变层以产生一系列压缩应变纳米带或纳米线来形成一系列纳米带。源极区和漏极区可以被制造成邻接一个或多个纳米带或纳米线。应变纳米带/纳米线(相对于层110和/或衬底105)不需要使用源极/漏极应力源。
在实施例中，绝缘层设置在纳米带或纳米线之间和/或纳米带或纳米线与衬底之间。这个绝缘可以用作“环绕式”栅极中的底部栅极隔离。
图6包括在本发明的实施例中的描述用于制造应变补偿晶体管的方法的流程图。方框605包括提供耦合到衬底的具有第一晶格常数的第一外延层(例如，层110)。方框610包括提供位于第一层上的具有第二晶格常数的第二外延层(例如，层111)。方框615包括提供接触第二层的上表面的具有不等于第二晶格常数的第三晶格常数的第三外延层(例如，层112)；并且重复步骤610、615以产生多个交替的相反应变层(例如，层113、114、和/或115)。方框620包括在产生多个交替的相反应变层之后，提供位于第三层上的包括沟道区的外延器件层(例如，层116)。方框625包括在沟道区的端部处形成源极区和漏极区。方框630包括将栅极电介质沉积在沟道区的至少两侧(例如，双栅极器件的两侧和三栅极器件的三侧)上以及将栅极电极沉积在栅极电介质上。该方法可产生器件，其中(a)第一层是弛豫的并且包括缺陷，(b)第二层是压缩应变的并且第三层是拉伸应变的，并且(c)第一、第二、第三、和器件层都被包括在沟槽中。该方法可产生器件，其中(a)第一层是弛豫的并且包括缺陷，(b)第二层是拉伸应变的并且第三层是压缩应变的，并且(c)第一、第二、第三、和器件层都被包括在沟槽中。
尽管上述衬底105被提及为包括硅，但在其它实施例中，对于衬底105所选择的材料可以是例如包括来自元素周期表的Ⅲ、Ⅳ、和/或Ⅴ族的元素及其组合的任何材料。
在实施例中，层111、112、113、114、115在其临界层厚度以下生长以确保在这些层中保持完全的压缩或拉伸应变。这些交替的相反应变层(相对于缺陷层110在压缩应变与拉伸应变之间交替)可以在有最小到没有应变弛豫的情况下生长到极高的高度。一般而言，夹层111、112、113、114、115可由纯元素和/或元素的混合物(例如，Si和G、以及Ⅲ-Ⅴ半导体材料(包括在周期表的第Ⅲ列和第Ⅴ列中找到的元素的材料))组成。在本发明的实施例中，沟道结构可以包括量子阱，在量子阱中薄器件层邻近于与沟道材料相比具有更大带隙的层或夹在这些层之间。通过相对于层110的晶格的晶格失配来产生相反应变的外延夹层111、112、113、114、115。
在实施例中，衬底包括SiGe，层110由SiXGe1-X组成，层111由SiYGe1-Y组成(其中Y>X)，并且层112由SiZGe1-Z组成(其中Z<X，1>X≥0)。
在实施例中，衬底105和/或层110由InP组成(虽然可能是与InP不同的成分)，层111由InXGa1-XAs组成(其中1≥X>0.53)，并且层112由InYGa1-YAs组成(其中0.53>Y≥0)。
在实施例中，衬底105和/或层110由GaSb组成(虽然可以是与GaSb不同的成分)，层111由AlSb组成，并且层112由InAs组成。
在实施例中，衬底105和/或层110由Ge组成(虽然层110可以包括一些杂质，从而使其与衬底105晶格失配)，层111由SiXGe1-X组成，并且层112由InYGa1-YAs组成(其中1≥X>0并且1≥Y>0)。
在实施例中，衬底105和/或层110是GaAs(虽然可能是与GaAs不同的成分)，层111是GaAsXP1-X(其中X是在1与0之间的数字)，并且层112是InYGa1-YP(其中1≥Y>0.51)。
使用包括压缩和拉伸应变外延材料的交替层的外延夹层结构允许沟道结构，该沟道结构保持层中的应变，同时比产生晶体管的沟道区中的应变的常规方法具有更大的高度。在本发明的实施例中，晶体管的沟道区具有在10nm与100nm之间或在25nm与85nm之间的范围，虽然其它高度也是可能的。尽管在图1中示出了五层相反应变外延夹层111、112、113、114、115，但也可以具有其它数量的这样的层，例如在3层与25层之间并且包括3层和25层或在5层与25层之间，虽然其它数量也是可能的。
在图4中，源极区和漏极区443、444邻接沟道区416的端部。在本发明的实施例中，相对于层110的沟道应变被维持在沟道区中，并且不需要使用在沟道中产生应变的源极/漏极材料。
在实施例中，绝缘间隔体可以邻接栅极电介质135和栅极电极140。
尽管图3公开了三栅极，但其它实施例可以包括具有应变沟道区的双栅极(双重栅极)晶体管结构。例如，可以沿着沟道层116的侧壁但不沿着沟道层116的顶部形成双栅极。
正如双栅极、三栅极、以及“环绕式”栅极以上所描述的，实施例包括具有应变沟道区的单栅极晶体管。对于单栅极晶体管，其它结构也是可能的，例如具有相对于彼此不同取向的特征的结构和具有带不同的形状和/或尺寸的特征的结构。例如，具有相对于沟道区不凹进的源极区和漏极区的单栅极晶体管结构也是可能的。
可以例如通过超高真空化学气相沉积(UHV-CVD)、快速热化学气相沉积(RTCVD)、或分子束外延(MBE)来沉积本文中所述的外延材料(例如，层110、111、112、113、114、115、116)。外延拉伸和压缩应变材料(分别具有相对于缺陷层110的更小和更大晶格常数的材料)的交替层沉积到衬底上以产生层的叠置体。在对晶体管的沟道区的制造期间，拉伸和压缩夹层(沿着相反的方向应变并且邻近于彼此的层)针对弛豫更加稳定，因为形成以使一层弛豫的位错将增加另一层中的应变。因为平衡叠置体系统的弛豫要求是相反的，所以可以创建沟道区的更大总临界厚度。通常，对于大于1.3％的晶格失配，不使用应变补偿的单膜叠置体不能在没有弛豫或超过50nm高的缺陷形成的情况下生长。在本发明的实施例中，层的叠置体可以具有从层3到25层或从5层到25层和/或10nm和100nm或在25nm与85nm之间的高度。包括相反应变夹层的结构可以被包括在鳍式场效应晶体管结构的鳍状物中。
在实施例中，栅极电介质材料包括例如绝缘材料，例如二氧化硅(SiO2)、氮氧化硅、氮化硅、和/或高k电介质材料。一般而言，高k电介质是具有比SiO2的介电常数大的介电常数的电介质材料。示例性高k电介质材料包括二氧化铪(HfO2)、氧化铪硅、氧化镧、氧化镧铝、二氧化锆(ZrO2)、氧化锆硅、二氧化钛(TiO2)、五氧化钽(Ta2O5)、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、铌化铅锌、以及在半导体领域中已知的其它材料。
在实施例中，栅极电极包括例如以下材料，例如：Ti、W、Ta、Al、及其合金、和具有稀土元素(例如，Er、Dy)的合金或贵金属(例如，Pt)、以及氮化物(例如，TaN和TiN)。
在实施例中，源极和/或漏极的材料包括例如：用于NMOS的Si、碳掺杂的Si、以及磷掺杂的硅；以及用于PMOS应用的硼掺杂的SiXGe1-X、硼掺杂的Ge、硼掺杂的GeXSn1-X、以及p掺杂的Ⅲ-Ⅴ化合物。
用于电介质层、特征、和/或ILD的典型电介质材料包括二氧化硅和低k电介质材料。可以使用的附加电介质材料包括：碳掺杂的氧化物(CDO)、氮化硅、氮氧化硅、碳化硅、有机聚合物(例如，全氟环丁烷或聚四氟乙烯、氟硅酸盐玻璃(FSG))、和/或有机硅酸盐(例如，硅倍半氧烷、硅氧烷或有机硅酸盐玻璃)。电介质层可以包括用于进一步减小介电常数的小孔。
本文中所示的器件可以包括附加的结构，例如围绕器件的绝缘层、附加的衬底层、金属沟槽以及将源极和漏极连接到IC器件的其它部件的通孔、以及其它附加的层和/或器件。为了简单被示出为一层的部件可以包括相同或不同材料的多个层，这取决于例如在构造器件时所采用的制作过程和器件的期望特性。
在衬底(例如，半导体晶片)上安置本发明的实施方式。衬底表面(根据本发明的实施例，晶体管结构可以形成在该衬底表面上)包括例如：氢终止硅(H-terminatedsilicon)、二氧化硅、硅、硅锗、Ⅲ-Ⅴ族(或在附加的周期表列编号方案中的13-14族)化合物半导体、主族氧化物、金属、和/或二进制或混合金属氧化物。层和包括器件的层也可以被描述为衬底或衬底的部分，在衬底或衬底的部分上制造本发明的实施例。衬底基部(在其上构建半导体器件)典型地是被切割开以产生个体的IC芯片的半导体晶片。基部衬底(在其上构建芯片)典型地是硅晶片，虽然本发明的实施例不取决于所使用的衬底的类型。衬底也可以由锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、锑化镓、和/或单独地与硅或二氧化硅或其它绝缘材料组合的其它Ⅲ-Ⅴ族材料组成。衬底可以是作为晶片的部分的体半导体材料。在实施例中，半导体衬底是作为从晶片上分割的芯片的部分的体半导体材料。在实施例中，半导体衬底是形成在绝缘体(例如，绝缘体上半导体(SOI)衬底)上方的半导体材料。在实施例中，半导体衬底是在体半导体材料上方延伸的突起结构，例如鳍状物。
以下示例属于进一步的实施例。
示例1包括一种器件，其包括：具有衬底晶格常数的硅衬底；位于衬底上的、包括具有第一晶格常数的第一外延材料的第一层；直接接触第一层的上表面的、包括具有第二晶格常数的第二外延材料的第二层；直接接触第二层的上表面的、包括具有不等于第二晶格常数的第三晶格常数的第三外延材料的第三层；以及位于第三层上的、包括耦合到源极和漏极区的沟道区的外延器件层；其中(a)第一层是弛豫的并且包括缺陷，(b)第二层是应变的并且包括缺陷，(c)第三层是应变的，(d)器件层实质上不包括缺陷，(e)第一层、第二层、第三层、以及器件层都被包括在具有至少2:1的高宽比(深度比宽度)的沟槽中，并且(f)第一晶格常数是下列情况之一：(f)(ⅰ)大于第二晶格常数并且小于第三晶格常数，以及(f)(ⅱ)小于第二晶格常数并且大于第三晶格常数。
在示例2中，示例1的主题可以可选地包括直接接触第三层的上表面的、包括具有实质上等于第二晶格常数的第四晶格常数的第四外延材料的第四层；以及直接接触第四层的上表面的、包括具有实质上等于第三晶格常数的第五晶格常数的第五外延材料的第五层；其中，第四层和第五层均是应变的，并且器件层位于第五层上。
在示例3中，示例1-2的主题可以可选地包括其中器件层直接接触第五层。
在示例4中，示例1-3的主题可以可选地包括其中器件层是弛豫的，并且源极区和漏极区是负掺杂的。
在示例5中，示例1-4的主题可以可选地包括其中器件层是压缩应变的，并且源极区和漏极区是正掺杂的。
在示例6中，示例1-5的主题可以可选地包括其中直接位于器件层下方并且直接接触器件层的层是压缩应变的。
在示例7中，示例1-6的主题可以可选地包括其中器件层是拉伸应变的，并且源极区和漏极区是负掺杂的。
在示例8中，示例1-7的主题可以可选地包括其中直接位于器件层下方并且直接接触器件层的层是拉伸应变的。
在示例9中，示例1-8的主题可以可选地包括其中第二层包括比第一层更低总数的缺陷，并且多个缺陷在第一层中终止。
在示例10中，示例1-9的主题可以可选地包括其中器件层比第二层和第三层中的任一层厚。
在示例11中，示例1-10的主题可以可选地包括其中器件层具有大于50nm的临界层。
在示例12中，示例1-11的主题可以可选地包括其中第一层比第二层和第三层中的任一层厚。
在示例13中，示例1-12的主题可以可选地包括其中第二层中的缺陷从第二层的底表面延伸到到沟槽的侧壁，缺陷在侧壁处终止。
在示例14中，示例1-13的主题可以可选地包括其中第二层、第三层、以及器件层都是单轴应变的。
在示例15中，示例1-14的主题可以可选地包括其中第一层直接接触衬底的上表面，并且第一晶格常数不等于衬底晶格常数。
在示例16中，示例1-15的主题可以可选地包括其中器件层包括Ge，第一层包括Si1-xGex，第二层和第三层中的一个层是拉伸应变的并且包括Si1-yGey，其中Y<X，并且第二层和第三层中的另一个层是压缩应变的并且包括Si1-zGez，其中Z>X。
各种实施例包括不同的材料组合，例如且没有限制如以下组合：
在示例17中，示例1-16的主题可以可选地包括其中器件层包括器件材料，第二层和第三层中的一个层是拉伸应变的，并且第二层和第三层中的另一个层是压缩应变的，并且器件材料包括的晶格常数不等于第一晶格常数和第二晶格常数中的任一个晶格常数。
在示例18中，示例1-17的主题可以可选地包括设置在沟道区的至少两侧上的栅极区，其中栅极区包括设置在栅极电极材料与沟道区之间的栅极电介质材料。
在示例19中，示例16-18的主题可以可选地包括其中沟道区由纳米线和纳米带中的至少一种组成，并且器件还包括设置在纳米线和纳米带中的至少一种的四侧上的栅极区。
示例20包括一种器件，其包括：耦合到衬底的、具有第一晶格常数的第一外延层；位于第一层上的、具有第二晶格常数的第二外延层；接触第二层的上表面的、具有不等于第二晶格常数的第三晶格常数的第三外延层；以及位于第三层上的、包括沟道区的外延器件层；其中(a)第一层是弛豫的并且包括缺陷，(b)第二层是压缩应变的并且第三层是拉伸应变的，并且(c)第一层、第二层、第三层、以及器件层都被包括在沟槽中。
在示例21中，示例20的主题可以可选地包括耦合到沟道区的源极和漏极区，其中器件层是下列情况之一：(a)压缩应变的，源极和漏极区是正掺杂的，以及(b)拉伸应变的，源极和漏极区是负掺杂的。
在示例22中，示例20-21的主题可以可选地包括其中器件层比第二层和第三层中的任一层厚，并且第二层、第三层、以及器件层都是单轴应变的。
示例23包括一种用于形成晶体管的沟道区的方法，其包括：提供耦合到衬底的、具有第一晶格常数的第一外延层；提供位于第一层上的、具有第二晶格常数的第二外延层；提供接触第二层的上表面的、具有不等于第二晶格常数的第三晶格常数的第三外延层；以及提供位于第三层上的、包括沟道区的外延器件层；在沟道区的端部处形成源极和漏极区，将栅极电介质沉积在沟道区的至少两侧上，以及将栅极电极沉积在栅极电介质上；其中(a)第一层是弛豫的并且包括缺陷，(b)第二层是压缩应变的并且第三层是拉伸应变的，并且(c)第一层、第二层、第三层、以及器件层都被包括在沟槽中。
在示例24中，示例23的主题可以可选地包括其中器件层是下列情况之一：(a)压缩应变的，源极和漏极区是正掺杂的，以及(b)拉伸应变的，源极和漏极区是负掺杂的。
在示例24中，示例23的主题可以可选地包括其中器件层比第二层和第三层中的任一层厚，并且第二层、第三层、以及器件层都是单轴应变的。
已经出于说明和描述的目的介绍了本发明的实施例的前述描述。其并不旨在穷举或将本发明限制到所公开的精确形式。本说明书和所附权利要求包括诸如左、右、顶、底、在……之上、在……之下、上、下、第一、第二等术语，它们仅用于描述性目的而不被认为是限制性的。例如，标示相对垂直位置的术语指代衬底或集成电路的器件侧(或有源表面)是该衬底的“顶”表面的情形；衬底实际上可以处于任何取向，以使得在标准的地面参考系中，衬底的“顶”侧可以低于“底”侧并且仍然落在术语“顶”的意义内。如本文中(包括权利要求书中)所使用的术语“在……上”并不指示在第二层“上”的第一层直接在第二层上并且与第二层直接接触，除非对此进行明确陈述；在第一层与位于第一层上的第二层之间可以存在第三层或其它结构。可以在若干位置和取向上制作、使用或装运本文中所描述的器件或制品的实施例。相关领域技术人员可以意识到，鉴于以上教导，可以做出许多修改和变化。本领域技术人员将认识到针对图中所示的各个部件的各种等价组合和替换。因此，本发明的范围旨在不受该具体实施方式的限制，而是受所附权利要求的限制。

Claims (25)

1.一种器件，包括：
硅衬底，其具有衬底晶格常数；
第一层，其位于所述衬底上，所述第一层包括具有第一晶格常数的第一外延材料；
第二层，其直接接触所述第一层的上表面，所述第二层包括具有第二晶格常数的第二外延材料；
第三层，其直接接触所述第二层的上表面，所述第三层包括具有不等于所述第二晶格常数的第三晶格常数的第三外延材料；以及
外延器件层，其位于所述第三层上，所述外延器件层包括耦合到源极区和漏极区的沟道区；
其中，(a)所述第一层是弛豫的并且包括缺陷，(b)所述第二层是应变的并且包括缺陷，(c)所述第三层是应变的，(d)所述器件层实质上不包括缺陷，(e)所述第一层、所述第二层、所述第三层、以及所述器件层都被包括在具有至少2:1的高宽比(深度比宽度)的沟槽中，并且(f)所述第一晶格常数是下列情况之一：(f)(ⅰ)大于所述第二晶格常数并且小于所述第三晶格常数，以及(f)(ⅱ)小于所述第二晶格常数并且大于所述第三晶格常数。
2.根据权利要求1所述的器件，包括：
第四层，其直接接触所述第三层的上表面，所述第四层包括具有实质上等于所述第二晶格常数的第四晶格常数的第四外延材料；以及
第五层，其直接接触所述第四层的上表面，所述第五层包括具有实质上等于所述第三晶格常数的第五晶格常数的第五外延材料；
其中，所述第四层和所述第五层均是应变的，并且所述器件层位于所述第五层上。
3.根据权利要求2所述的器件，其中，所述器件层直接接触所述第五层。
4.根据权利要求1所述的器件，其中，所述器件层是弛豫的，并且所述源极区和所述漏极区是负掺杂的。
5.根据权利要求1所述的器件，其中，所述器件层是压缩应变的，并且所述源极区和所述漏极区是正掺杂的。
6.根据权利要求5所述的器件，其中，直接位于所述器件层下方并且直接接触所述器件层的层是压缩应变的。
7.根据权利要求1所述的器件，其中，所述器件层是拉伸应变的，并且所述源极区和所述漏极区是负掺杂的。
8.根据权利要求7所述的器件，其中，直接位于所述器件层下方并且直接接触所述器件层的层是拉伸应变的。
9.根据权利要求1所述的器件，其中，所述第二层包括比所述第一层更低总数的缺陷，并且多个缺陷在所述第一层中终止。
10.根据权利要求1所述的器件，其中，所述器件层比所述第二层和所述第三层中的任一层厚。
11.根据权利要求10所述的器件，其中，所述器件层具有大于50nm的临界层。
12.根据权利要求10所述的器件，其中，所述第一层比所述第二层和所述第三层中的任一层厚。
13.根据权利要求1所述的器件，其中，所述第二层中的缺陷从所述第二层的底表面延伸到所述沟槽的侧壁，所述缺陷在所述侧壁处终止。
14.根据权利要求1所述的器件，其中，第二层、第三层、以及器件层都是单轴应变的。
15.根据权利要求1所述的器件，其中，所述第一层直接接触所述衬底的上表面，并且所述第一晶格常数不等于所述衬底晶格常数。
16.根据权利要求1所述的器件，其中，所述器件层包括Ge，所述第一层包括Si1-xGex，所述第二层和所述第三层中的一个层是拉伸应变的并且包括Si1-yGey，其中Y<X，并且所述第二层和所述第三层中的另一个层是压缩应变的并且包括Si1-zGez，其中Z>X。
17.根据权利要求1所述的器件，其中，所述器件层包括器件材料，所述第二层和所述第三层中的一个层是拉伸应变的，并且所述第二层和所述第三层中的另一个层是压缩应变的，并且所述器件材料包括的晶格常数不等于所述第一晶格常数和所述第二晶格常数中的任一个晶格常数。
18.根据权利要求1所述的器件，包括设置在所述沟道区的至少两侧上的栅极区，其中，所述栅极区包括设置在栅极电极材料与所述沟道区之间的栅极电介质材料。
19.根据权利要求1所述的器件，其中，所述沟道区包括纳米线和纳米带中的至少一种，并且所述器件还包括设置在纳米线和纳米带中的至少一种的四侧上的栅极区。
20.一种器件，包括：
第一外延层，其耦合到衬底，所述第一外延层具有第一晶格常数；
第二外延层，其位于所述第一层上，所述第二外延层具有第二晶格常数；
第三外延层，其接触所述第二层的上表面，所述第三外延层具有不等于所述第二晶格常数的第三晶格常数；以及
外延器件层，其位于所述第三层上，所述外延器件层包括沟道区；
其中，(a)所述第一层是弛豫的并且包括缺陷，(b)所述第二层是压缩应变的并且所述第三层是拉伸应变的，并且(c)所述第一层、所述第二层、所述第三层、以及所述器件层都被包括在沟槽中。
21.根据权利要求1所述的器件，包括耦合到所述沟道区的源极区和漏极区，其中，所述器件层是下列情况之一：(a)压缩应变的，所述源极区和所述漏极区是正掺杂的，以及(b)拉伸应变的，所述源极区和所述漏极区是负掺杂的。
22.根据权利要求21所述的器件，其中，所述器件层比所述第二层和所述第三层中的任一层厚，并且所述第二层、所述第三层、以及所述器件层都是单轴应变的。
23.一种用于形成晶体管的沟道区的方法，包括：
提供耦合到衬底的、具有第一晶格常数的第一外延层；
提供位于所述第一层上的、具有第二晶格常数的第二外延层；
提供接触所述第二层的上表面的、具有不等于所述第二晶格常数的第三晶格常数的第三外延层；以及
提供位于所述第三层上的、包括沟道区的外延器件层；
在所述沟道区的端部处形成源极区和漏极区，
将栅极电介质沉积在所述沟道区的至少两侧上，以及
将栅极电极沉积在所述栅极电介质上；
其中，(a)所述第一层是弛豫的并且包括缺陷，(b)所述第二层是压缩应变的并且所述第三层是拉伸应变的，并且(c)所述第一层、所述第二层、所述第三层、以及所述器件层都被包括在沟槽中。
24.根据权利要求23所述的器件，其中，所述器件层是下列情况之一：(a)压缩应变的，所述源极区和所述漏极区是正掺杂的，以及(b)拉伸应变的，所述源极区和所述漏极区是负掺杂的。
25.根据权利要求21所述的器件，其中，所述器件层比所述第二层和所述第三层中的任一层厚，并且所述第二层、所述第三层、以及所述器件层都是单轴应变的。
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