KR20170046560A - 스트레인을 갖는 적층된 나노시트 fet들 및/또는 양자 우물이 적층된 나노시트 - Google Patents

스트레인을 갖는 적층된 나노시트 fet들 및/또는 양자 우물이 적층된 나노시트 Download PDF

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Abstract

하나 이상의 서브-스택들을 갖는 나노시트 스택 구조를 제조하는 방법이 제공된다. 상기 방법은 상기 하나 이상의 서브-스택들을 위한 에피택시 결정질의 추기 스택을 성장시키되, 상기 서브-스택들의 각각은 희생층, 서로 다른 물질 특성들을 갖는 제1 및 제2 비희생층들을 포함하고, 상기 비희생층들은 전체 제조공정 동안 준안정성에 관련된 열역학적(thermodynamic) 또는 동역학적(kinetic) 임계 두께 이하로 주어지고, 상기 희생층은 상기 서브-스택들의 각각의 위 또는 아래에만 배치되고, 상기 서브-스택들의 각각은 상기 희생층을 사용하여 위 또는 아래의 인접한 서브-스택에 연결되고; 상기 희생층의 선택적 제거 후에 남겨진 나노시트들을 지지하도록 에피택시 결정질의 스택의 양단에 필라 구조들이 형성되도록 나노시트 장치들의 제조공정을 진행하고; 그리고 상기 비희생층들에 대하여 상기 희생층을 선택적으로 제거하여, 상기 스택에 남겨진 상기 비희생층들은 상기 필라 구조들에 의하여 고정되도록 하고, 상기 희생층의 제거 후 상기 서브-스택들의 각각은 상기 비희생층들을 포함한다.

Description

스트레인을 갖는 적층된 나노시트 FET들 및/또는 양자 우물이 적층된 나노시트{Strained stacked Nanosheet FETs and/OR quantum well stacked nanosheet}
본 발명은 나노시트 전계효과 트랜지스터(FET)에 관한 것이다.
나노시트 전계효과 트랜지스터(FET)는 장래의 CMOS 장치에 대한 핀펫(FinFET) 또는 평판형 소자에 대한 매력적인 대안이다. 일반적인 나노시트 FET에서, 정전기 제어를 위하여 매우 얇은 나노시트가 목표로 되기 때문에, 단일 물질의 나노시트가 사용된다. Si, SiGe 또는 Ge 나노시트들을 포함하는 많은 물질들에서의 이동도를 증진시킬 수 있도록, 나노시트에 스트레인을 인가하는 것은 어렵다. 스트레인을 갖는 나노시트들을 효율적으로 얻는 방법은 CMOS의 접적화에 유리할 것이다.
게다가, 캐리어들이 주로 단일의 층 또는 몇몇의 층들(서로 에피택시 관련되어 배열된)에 제한된 양자 우물 채널들은, 인접한 결정질의(에피택시 배열된) 층들과의 계면들에서의 포텐셜 장벽에 의하여, 캐리어의 이송에서 유리할 수 있다. 양자 우물 구조의 나노시트를 효과적으로 얻는 방법은 CMOS의 접적화에 유리할 것이다.
본 발명에 따른 예시적인 실시예들은 단일 또는 몇몇의 서브-스택들을 갖는 나노시트 스택 구조를 제조하기 의한 것이다.
본 발명의 예시적 실시예들의 일 측면은 하나 이상의 서브-스택들의 에피택시 결정질의 초기 스택을 성장시키되, 상기 서브-스택들의 각각은 희생층, 서로 다른 물질 특성들을 갖는 제1및 제2 비희생층들을 포함하고, 상기 비희생층들은 전체 제조공정 동안 준안정성에 관련된 열역학적(thermodynamic) 또는 동역학적(kinetic) 임계 두께 이하로 주어지고, 상기 희생층은 상기 서브-스택들의 각각의 상부 또는 하부에만 배치되고, 상기 서브-스택들의 각각은 상기 희생층을 통하여 위 또는 아래에 인접한 서브-스택에 연결되고; 상기 희생층의 선택적 제거 후에 남겨진 나노시트들을 지지하도록 상기 에피택시 결정질의 스택의 양단에 필라 구조들이 형성되도록 나노시트 장치들의 제조공정을 진행하고; 그리고 상기 비희생층들에 대하여 상기 희생층을 선택적으로 제거하여, 상기 스택에 남겨진 상기 비희생층들이 상기 필라 구조들에 의하여 고정되도록 하여, 상기 희생층의 제거 후 상기 서브-스택들의 각각은 상기 비희생층들을 포함한다. 바람직한 실시예들에서, 상기 제조공정에서의 주어진 단계에서의 상기 스택 및/또는 상기 층들은 전체 칩의 완성까지의 제조공정 동안 열역학적(thermodynamic) 또는 동역학적(kinetic) 임계 두께 이하로 주어진다.
본 발명은 나노시트 전계효과 트랜지스터(FET)를 제공한다.
본 발명의 개념의 구성들 및 유용성들은 첨부하는 도면들과 함께 본 발명의 실시예들에 대한 아래의 상세한 설명으로부터 쉽게 나타날 것이다.
도 1은 본 발명의 일 실시예에 따른 스트레인 및 선택적 양자 우물 특성들을 갖는 나노시트 스택 구조를 제조하는 공정을 나타내는 플로우 챠트이다.
도 2a는 에피택시 성장 후의 스택을 나타내는 도면이다.
도 2b는 희생층들을 게거함에 따라(즉, 나노시트를 떼어냄에 따라) 형성된 나노시트 구조를 보여주는 도면이다.
도 2c는 컨포말하게 성장된/증착된 게이트 스택을 형성하는 층들(D 및 C)이 추가된 나노시트 구조를 도시하는 도면이다.
도 3은 서브-스택의 변형 예를 보여주는 초기 결정질 스택의 에피택시 성장의 도면이다.
이하, 도면들을 참조하여, 본 발명의 개념에 의한 실시예들에 대해 상세히 설명하기로 한다. 여기서, 명세서 전체에 걸쳐 유사한 도면부호들은 유사한 구성요소들을 나타낸다. 이하에서 도면을 참조하여 설명되는 실시예들은 본 발명의 개념을 설명하기 위한 것이다.
본 발명의 특징들 및 이점들, 그리고 이를 성취하기 의한 방법들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명의 개념은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 이러한 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 본 발명의 개념은 단지 첨부된 청구범위들에 의하여 정의될 것이다. 도면에서, 층들 및 영역들의 두께들은 효과적인 설명을 위하여 과장된 것이다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
달리 정의되지 않으면, 여기서 사용되는 모든 기술적 및 과학적 용어들은 본 발명이 속하는 기술분야의 당업자에 의하여 공통적으로 이해되는 것과 같은 의미를 갖는다. 여기서 제공되는 예시적 용어들은 단지 본 발명을 더욱 잘 설명하기 위한 것으로, 달리 특정되지 않으면 본 발명의 범위를 제한하는 것은 아니다. 나아가, 달리 정의되지 않으면, 사전들에 일반적으로 정의되는 모든 용어들은 과장되게 해석되지 않을 수 있다.
본 발명의 예시적인 실시예들은 스트레인 및/또는 양자 우물 특성들을 갖는 나노시트들을 제조하는 공정을 제공한다. 공정은 몇몇의 서브-스택들을 포함하는 결정질 스택의 에피택시 성장에 기초한다. 서브-스택들의 각각은 서로에 대하여 에피택시 관련된(epitaxial relation) 적어도 3개의 다른 층들(A, B, 및 C)을 포함한다. 상기 층들의 각각은 서브-층들(모두 에피택시 관련된)을 포함한다. 몇몇 실시예들에서, 서브-스택들은 서로 동일하여, 상기 결정질 스택은 반복되는 동일한 서브-스택들을 갖는다.
도 1은 본 발명의 일 실시예에 따른 스트레인 및 선택적 양자 우물 특성들을 갖는 나노시트 스택 구조를 제조하는 공정을 나타내는 플로우 챠트이다. 아래에서 설명되는 공정 단계들은 바로 다음에 이어지는 단계들일 필요는 없지만, 나노시트 FET 장치들의 제조에 잘 알려진 공정들의 적절한 단계들에 결합된다.
공정은 하나 이상의 서브-스택들(n 개의 서브-스택들)의 에피택시 결정질 (얇은 박막의) 스택을 성장함으로써 시작될 수 있다. 여기서, 서브-스택들의 각각은 적어도 3개의 층들(즉, 희생층(A), 및 서로 다른 물질 특성들을 갖는 적어도 다른 2개의 비희생층들(B, C))을 갖는다. 비희생층들(B, C)은 모든 제조 공정들 동안 준안정성에 관련된 열역학적(thermodynamic) 또는 동역학적(kinetic) 임계 두께 이하로 주어진다 (단계 100). 바람직한 실시예들에서, 주어진 단계들에서의 스택 및/또는 층들은, 전체 칩이 완성되기 까지의 모든 공정들 동안, 열역학적 또는 동역학적 임계 두께 이하로 주어진다. 추가적으로, 희생층(A)이 스브-스택들(202)의 각각의 꼭대기 또는 바닥에만 있도록, 초기 스택(200)은 만들어진다. n개의 서브-스택들(202)의 각각은 희생층들(A) 중의 하나를 사용하여 꼭대기 또는 바닥에 인접한 서스-스택과 연결된다.
도 2a는 나노시트 구조가 형성되는 초기 결정질 스택의 에피택시 성장을 보여주는 도면이다. 초기 스택(200)은 n개의 서브-스택들(202)을 포함하는 것으로 도시된다. 여기서, 서브-스택들의 각각은 적어도 3개의 층들(즉, 희생층(A), 및 적어도 다른 2개의 비희생층들(B, C))을 가진다. 여기서, 희생층 및 비희생층들은 서로 다른 물질 특성들을 가질 수 있다. 서브-스택들(202)은, 그들의 적층 순서, 물질들 및 두께들의 측면에서, 서로 다를 수 있다. 다른 실시예들에서, 각 층은 또한 서브-층들(미도시)을 포함할 수 있다.
일 실시예에서, 서브-스택들(202)은 서로 동일하여, 결정질 스택은 동일한 서브-스택들의 반복을 포함할 수 있다. 다른 실시예들에서, 적어도 하나의 서브-스택들(202)의 구조는 아래의 도 3에 도시된 바와 같이 변형될 수 있다. 도 2a에 도시된 예에서, 서브-스택들은 동일하고, 스택은 희생층(A)의 최종 캡층(204)으로 완성된다.
도 1을 다시 참조하여, 나노시트 FET 장치들의 제조는 에피택시 결정질 스택의 각 말단(즉, 소스 및 드레인)에 필라 구조들이 형성되도록 진행된다. 상기 에피택시 결정질 스택은 희생층들의 선택적 식각 후 나노시트들을 고정한다 (단계 102).
그 다음, 희생층들(A)이 선택적으로 제거되어, 비희생층들(B, C) 만이 남겨진다. 스택(200)에 남겨진 층들은 필라 구조들에 의하여 고정된다. 이에 따라, 희생층들(A)의 제거 후, 서브-스택들의 각각은 비희생층들(B, C)을 포함한다 (단계 106). 스택(200)은 각 서브-스택의 희생층들(A)은 스택 내의 다른 층들에 대하여 선택적인 식각 공정(예를 들어, 습식 식각)에 의하여 제거되도록 다자인될 수 있다 (즉, 식각 공정은 B 및 C보다 A에 대하여 보다 큰 식각율을 갖는다).
도 2b는 희생층들 제거 후의 스택을 보여준다. 여기서, 비희생층들(B, C)은 각 서브-스택(202) 내에 남겨진다. 도 2b에는 (도면에 도시된 부분의 왼편과 오른편의) 말단의 필라 구조들(즉, 소스 및 드레인) 이 생략된 나노시트 구조의 중앙 부분의 개념적 단면도가 도시된다. 공정 흐름의 방향은 수평 및 옆 방향으로 이해되어야 한다.
몇몇 실시예에서, 각 서브-스택(202)의 상기 층들(A, B 및 C)은 서로에 대하여 에피택시 관계를 갖는다. 각 층의 서브-층들(만약, 있다면)은 또한 모두 에피택시 관련된다. 바람직한 실시예들에서, 전체 칩의 최종 완성까지의 모든 공정 동안, 주어진 단계에서 스택에 존재하는 층들의 결합에서, 스택 및 모든 층들이 열역학적 또는 동역학적 (준안정성의) 임계 두께 이하로 되도록 상기 스택은 디자인된다. 이에 따라, 최종 구조는 낮은 결함 밀도를 갖는다. (예를 들면, 바람직한 실시예에서 나노시트의 단위 면적 당 104/㎠ 이하, 그리고 다른 실시예들에서 106/㎠ 이하) 증착 공정 동안의 층들의 두께들과 열적 부담들은 바람직하게는 서브-스택 전체에 걸쳐 상기 층들이 동일한 격자 상수를 유지하고 낮은 결함을 갖도록 디자인된다. 얇은 층들 및 낮은 열적 부담들은 상기 층들의 결함이 없도록 하고, 동일한 격자 상수를 갖도록 할 수 있다.
몇몇 실시예들에서, 상기 스택에서의 모든 층들은 10% 이하의 격자 불일치를 갖는 물질들을 포함한다. 몇몇 실시예들에서, 격자 불일치는 5% 이하로 유지될 수 있다. 바람직한 실시예들에서, 성장된 결정질의 스택은 상기 스택 및 모든 층들(및 서브-층들)이 모든 공정 동안 열역학적 또는 동역학적 (준안정성의) 임계 두께 이하로 되도록 디자인되기 때문에, 초기에 성장된 스택에서의 모든 층들은 유효적으로 실질적으로 동일한 격자 상수를 갖는다. 상기 동일한 격자 상수는, 자유롭게 이완된(relaxed) 상태일 때, 상기 층들을 구성하는 물질들의 격자 상수와 다를 수 있다. 또한, 전술된 스택 디자인의 결과로서, 제조공정 동안의 모든 시간 및 집적회로 제조공정이 완료된 이후의 최종 상태에서, 서브-스택 내의 모든 층들은 실질적으로 하나의 공통된 격자 상수를 가질 것이다. 서브-스택을 포함하는 상기 층들(또는 서브-층들)이 그들의 이완 상태에서 다른 격자 상수들을 갖는 물질들로 만들어진다면, 각각 서브-스택 내의 상기 층들(또는 서브-층들)은 전체 제조공정에서 스트레인된(strained) 상태로 유지될 것이라는 것을 암시한다. 그러나, 상기 스택의 몇몇 층들은 제조공정에서 제거되기 때문에, 각 서브-스택에서의 공통된 격자 상수는 제조공정의 다른 단계들에서 다를 수 있다. 유사하게, 상기 스트레인(strain)은 제조공정의 다른 단계들에서 다를 수 있다. 다른 실시예들에서, 몇몇 층들이 임계 두께 이상으로 성장되거나, 제조공정에서의 몇몇 단계들에서 유효적으로 다른 격자 상수를 갖는 상기 스택에서의 층들이 있을 수 있다.
몇몇 실시예들에서, 희생층(A)의 제거 이후 남겨진 서브-스택은 제2 비희생층(C) 물질의 중앙층, 및 그 위와 아래의 제1 비희생층(B) 물질의 추가층들을 포함할 수 있다. 제1 및 제2 비희생층들(B, C)의 물질들이 그들의 이완된 상태에서 서로 다른 격자 상수들을 가질지라도, 희생층(A)의 제거 이후에 상기 서브-스택 내의 비희생층들(B, C)이 에피택시 관계를 유지하고, 상기 서브-스택 내에서 유효적으로 그리고 실질적으로 동일한 격자 상수를 갖도록, 상기 서브-스택들이 디자인될 수 있다. 일 실시예에서, 서브-스택들 내의 적어도 두개의 층들은 그들의 이완된 상태에서 서로 다른 격자 상수들을 갖는다. 이에 따라, 전체에 걸쳐 하나의 격자 상수를 유지하는 서브-스택 내에서의 상기 층들에 스트레인이 유도된다. 몇몇 실시예들에서, 제1 및 제2 비희생층들(B, C)은 관련된 캐리어들에서의 밴드 오프셋을 갖는 반도체 물질들로 구성되고, 이에 따라 캐리어들의 전위 장벽이 상기 층들 사이에 존재한다.
일 실시예에서, 나노시트 구조는 MOSFET 장치의 채널 영역의 일부로 사용된다. 상기 서브-스택(202)의 적어도 2개의 비희생층들은 관련 캐리어들(nMOS에서 전자, pMOS에서 홀)에서 서로 다른 밴드 에지 위치를 가질 수 있다. 이에 따라, 캐리어들의 전위 장벽(예를 들어, MOSFET에서의 주요 캐리어들에서 0.15eV 이상)이 상기 층들 사이에 존재할 수 있다. 다른 실시예에서, (희생층(A)이 제거된 후) 남겨진 서브-스택에서의 비희생층들은 그들의 이완된 상태에서 다른 격자 상수를 갖지만, 서브-스택 내에서는(즉, 서브-스택 구조 내에서 스트레인될 때) 동일한 격자 상수를 갖는다. 그리고, 남겨진 서브-스택에서의 비희생층들은 관련 캐리어들(nMOS에서 전자, pMOS에서 홀)에서 다른 밴드 에지 위치를 가진다. 이에 따라, 캐리어들의 전위 장벽(예를 들어, 0.15eV 이상)이 상기 층들 사이에 존재할 수 있다.
몇몇 실시예들에서, 도 2a에 도시된 서브-스택 구조에서, 비희생층들(B, C)은 매우 비슷한(또는 동일한) 격자 상수들을 갖는 III-V족 반도체 물질들(즉, 합금들)을 포함할 수 있다. 몇몇 실시예들에서, 제1 비희생층(B)은 InP이고, 제2비희생층(C)은 격자 정합된(latticed matched) InGaAs 합금을 포함할 수 있다. 다른 실시예들에서, 제1 비희생층(B)은 InP 또는 InAlAs이고, 제2 비희생층(C)은 격자 정합된(latticed matched) InGaAs 합금을 포함할 수 있다. 이때, InGaAs 합금의 조성은 인접하는 InP 층 또는 InAlAs 층에 대하여 2% 이하의 격자 부정합(lattice mismatch)을 갖도록 선택될 수 있다. 다른 실시예들에서, 서브-스택은 InGaAs의 중앙층 및 그에 인접하여 InP으로 구성된 상부층 및 하부층을 포함할 수 있다. 그리고, 희생층(A) 제거 후의 각 서브-스택의 최상부와 최하부에서의 결정질의 유전층들은 에피택시 희토류 산화물들을 포함할 수 있다.
몇몇 실시예들에서, 층들(A, B 및 C)은 (다른 조성의) Si-Ge 합금들을 포함할 수 있다. 몇몇 실시예들에서, 희생층(A)은 Si-Ge 합금을 포함하고, 비희생층들(B, C)은 희생층(A) 보다 적은 Ge 함량을 갖는 Si-Ge 합금을 포함한다. 여기서, 비희생층들(B, C)은 서로 다른 Ge 함량을 갖는다. 몇몇 실시예들에서, 희생층(A)은 거의 90% 이상의 Ge 함량을 갖는 실질적으로 순수한 Ge일 수 있고, 제1 비희생층(B)은 25~75% 범위의 Ge 함량을 갖는 Si-Ge 합금일 수 있고, 제2 비희생층(C)은 실질적으로 순수 Si일 수 있다. 다른 예들이 가능하다.
도 2a에 도시된 서브-스택 구조를 갖는 몇몇 실시예들에서, 상기 층들은 다음의 희생층(A), 제1 비희생층(B) 및 제2 비희생층(C)을 포함할 수 있다.
제2 비희생층(C) : 실질적으로 Si 또는 낮은 Ge 함량(예를 들면, <20% Ge)의 Si-Ge 합금이고, 대략 3~4nm의 두께
제1 비희생층(B) : 대략 40 내지 80%의 Ge 함량을 갖는 Si-Ge 합금이고, 대략 2~3nm의 두께
희생층(A) : 실질적으로 순수한 Ge(예들 들면, >90% Ge)이고, 대략 10nm 이상의 두께
희생층(A) 제거 후의 결과적인 서브-스택은 주로 인장 스트레인된(tensely strained) Si 코어를 포함하고, Si 코어는 압축 스트레인된(compressive strained) SiGe 층(예를 들면, 40 ~ 75% Ge)에 의하여 둘러싸인다.
몇몇 실시예들에서, 도 2a에 도시된 서브-스택에서 비희생층들(B, C) 사이에 캐리어들에 대한 밴드 오프셋이 있을 수 있다. 이에 따라, 양자 우물 구조가 얻어질 수 있다. 몇몇 실시예들에서, 바람직하게는 캐리어의 이동은 양자 우물 효과에 의하여 제1 비희생층들(B)을 통하여 수행된다.
도 3은 서브-스택의 변형 예(203)를 보여주는 초기 결정질 스택의 에피택시 성장의 도면이다. 이러한 예에서, 서브-스택(203)은 희생층(A) 및 비희생층들(B, C1 및 C2)을 포함한다. 희생층(A) 제거 후의 서브-스택 구조는 중앙의 제2-1 비희생층(C1), 제2-1 비희생층(C1)의 위와 아래에 인접한 제1 비희생층들(B), 및 제1 비희생층들(B)에 인접한 제2-2 서브 비희생층들(C2)을 포함한다. 이에 따라, 서브-스택의 최상층과 최하층은 제2-2 서브 비희생층들(C2)이다. 많은 다른 조합들이 가능하다.
일 실시예에서, 비희생층들(B, C1 및 C2)은 적어도 2개의 층들에서 서로 다른 격자 상수를 갖는 반도체 물질들을 포함할 수 있다. 이에 따라, 상기 층들에 스트레인이 인가될 수 있다. 도 3에 도시된 서브-스택 구조를 갖는 몇몇 실시예들에서, 상기 층들은 다음의 희생층(A), 제1 비희생층(B), 제2-1 비희생층(C1), 및 제2-2 비희생층(C2)을 포함할 수 있다.
제2-1 비희생층(C1) : 실질적으로 Si 또는 낮은 Ge 함량(예를 들면, <20% Ge)의 Si-Ge 합금이고, 대략 3~4nm의 두께
제1 비희생층(B) : 대략 40 내지 80%의 Ge 함량을 갖는Si-Ge 합금이고, 대략 2~3nm의 두께
제2-2 비희생층(C2) : 실질적으로 순수한 Si 또는 낮은 Ge 함량(예를 들면, <20% Ge)의 Si-Ge 합금이고, 대략 0.4~1nm의 두께
희생층(A) : 실질적으로 순수한 Ge(예들 들면, >90% Ge)이고, 대략 10nm 이상의 두께
희생층(A) 제거 후의 결과적인 서브-스택은 주로 인장 스트레인된(tensile strained) Si 코어를 포함하고, Si 코어는 압축 스트레인된(compressive strained) SiGe 층(예를 들면, 40 ~ 75% Ge) 및 Si(또는 낮은 Ge 함량의 SiGe) 캐핑층에 의하여 둘러싸인다.
몇몇 실시예들에서, 제2 비희생층(C)은 높은 Ge 함량의 Si-Ge 합금(예를 들면, 90% 이상의 Ge)을 포함할 수 있고, 제1 비희생층(B)은 제2 비희생층(C)의 Si-Ge 합금보다 큰 격자 상수(이완된 상태에서)를 갖는 III-V 합금 또는 II-VI합금을 포함할 수 있다. 제1 비희생층(B)은, AlAsSb 합금(또는 이와 유사하게)과 같이, 0.2eV 이상(바람직하게는 ~0.5eV)의 제2 비희생층(C)에 대한 전도대 밴드 오프셋을 갖는다. 이것은 SiGe 층에 매우 큰 인장 스트레인을 인가한다. 또한, SiGe와 AlAsSb 사이에 상당히 큰 전도대 밴드 오프셋(대략 ~0.5eV 까지)이 제공되어, 전자들이 비희생층들(B, C) 스택의 중앙에 한정될 것이다. 상기 유전층에 의한 전자 파동함수들의 장벽과 상기의 큰 스트레인은 매우 큰 전자 이동도를 야기한다.
몇몇 실시예들에서, 각 서브-스택의 비희생층 구조는 90% 이상의 Ge 함량을 갖는 Ge-rich Si-Ge 합금의 코어 층, 및 코어 층 위와 아래에 인접한 층들을 포함할 수 있다. 상기 인접한 층들은, 그들의 이완 상태에서 코어 층의 Si-Ge 합금 보다 큰 격자 상수를 갖고, 코어 층의 Si-Ge 합금에서보다 큰 전도대 밴드 에지(대략 0.15eV 이상)를 제공하는 전도대 밴드 오프셋을 갖는 II-VI 합금 또는 III-V 합금(예를 들면, AlAsSb)을 포함한다.
도 2c를 참조하여, 게이트 스택(게이트 유전막 및 게이트 전극)을 형성하는 추가적인 층들(D 및 E)를 갖는 나노시트 구조를 도시하는 도면이다. 게이트 스택은 희생층(A)의 제거 후 컨포말하게 성장된/증착된다. 이러한 공정은 산화 단계(오존화된 습식 처리 등을 포함한다) 및/또는 ALD 및/또는 CVD 증착들을 포함할 수 있다. 예를 들어, 나노시트 구조가 MOSFET의 채널 영역으로 사용되는 실시예에서, 상기 방법은 산화 또는 유전막 증착 기술들을 이용하여 희생층(A) 제거에 의하여 노출된 영역들에서의 채널의 절연을 완성하는 것; 및 컨포말한 증착에 의하여 게이트 유전막 및 게이트 전극을 형성하는 것을 더 포함할 수 있다.
유전층(D)은 일반적인 유전층이거나, 또는 경계 층들(IL)과 고유전막들과 같은 서브 층들을 포함하는 스택일 수 있다. 유전층(D)은 비정질 또는 결정질 또는 이들의 조합들일 수 있다. 일 실시예에서, 유전층(D)은 그의 위에 주지의 기술들로 형성된 경계층 및 경계층 상의 고유전층을 포함할 수 있다.
유전층(D)은 (희생층(A)의 제거 후 스택에 남겨진 절연막을 포함하지 않는 실시예들에서) 첫번째 층으로 반도체(예를 들어, CVD로)를 증착하는 것을 포함할 수 있다. 몇몇 실시예들에서, 이러한 첫번째 반도체 층 또는 반도체 캐핑층은 Si 캐핑층이다. 몇몇 실시예들에서, 반도체 캐핑층은 유전층(D)의 일 부분으로 추가된다. 몇몇 실시예들에서, 이 층은 대략 1nm 이하의 Si 캐핑층이다.
몇몇 실시예들에서, 유전층(D)의 적어도 일부는 초기 스택(완전 결정질의 에피택시 스택)의 일부로서 성장될 수 있고, 결정질의 절연체(제거되지 않은)로서 기능할 수 있다. 이것은 완전 결정질의 절연체 구조와 2축 스트레인 반도체 다중층의 개념을 결합한 것이다. 이것은 제1 비희생층(B)에서 캐리어 농도가 피크인 장치들(예를 들어, 제1 비희생층(B)이 Ge-rich SiGe인 실시예들에서, 캐리어가 홀)에서 특히 유용할 수 있다. 이러한 실시예들에서, 그러나, 나노시트들의 가장자리들에서 채널과 게이트 전극 사이의 절연을 제공하는데 주의가 필요하다. 이것은 희생층(A)의 제거 후 그리고 게이트 전극(E)의 증착 전에 수행되는 산화 단계 및/또는 추가적인 유전체 증착 단계에 의하여 달성될 수 있다. 만약 산화 단계가 사용된다면, 결정질의 유전체에 의하여 덮힌 시트들의 상부면들 및 하부면들의 위 보다는 시트들의 가장자리들의 위에 더 두꺼운 산화막을 성장시키도록 디자인될 수 있다. 누설전류 및 Tinv와 같은 것을 고려하여, 산화 단계 및/또는 추가적인 유전층(비정질일 수 있다) 증착 단계 중 어느 것이 바람직한 것인지 결정되어야 한다.
게이트 전극(E)의 증착을 위하여, CVD, ALD, 또는 이들의 조합이 사용될 수 있고, 수개의 서브-층들을 포함할 수 있다.
도 3을 다시 참조하여, 몇몇 실시예들에서, 제2-2 서브 비희생층(C2)은 결정질의 유전체이고, 제2-1 서브 비희생층(C1) 및 제1 비희생층(B)은 반도체들이다(제2-1 서브 비희생층(C1) 및 제1 비희생층(B)은, 예를 들어, 전술한 스트레인드 스택 또는 양자 우물 스택 중의 하나를 형성한다). 만약 결정질의 유전층인 제2-2 서브 비희생층(C2)이 사용되고, 또는 다른 단계들이 시트들의 가장자리들에 있는 채널들로부터 게이트 전극(E)을 절연시킬 수 있다면, 유전층(D)의 증착은 선택적이고 생략될 수 있다. 그렇지 않으면, 시트들의 가장자리들에 있는 채널들로부터 게이트 전극(E)을 절연시키기 위하여, 희생층(A)의 제거 후에 그리고 게이트 전극(E)의 증착 전에 산화 단계 및/또는 유전층 증착 단계(예를 들면, 유전층(D)의 증착)이 수행될 수 있다. 산화 단계가 사용된다면, 결정질의 유전체에 의하여 덮힌 시트들의 상부면들 및 하부면들의 위 보다는 시트들의 가장자리들의 위에 더 두꺼운 산화막을 성장시키도록 디자인될 수 있다. 누설전류 및 Tinv와 같은 것을 고려하여, 산화 단계 및/또는 추가적인 유전층(D)(비정질일 수 있다) 증착 단계 중 어느 것이 바람직한 것인지가 결정되어야 한다.
일 실시예에서, 여기서 설명되는 나노시트 구조는 p형 및 n형 전계효과 트랜지스터(FET)의 일부로서 사용될 수 있다. 여기서, 층들(A, B, 및 C)은 인-시츄 공정에 의하여 형성되고, 기판에 실질적으로 수평으로 놓인다. 채널 영역은 비희생층들(B 및 C)의 적어도 일부분들을 포함하고, 게이트 스택은 채널 영역을 둘러싼다.
일 실시예에서, FET은 p형이고 상기 층들은 스트레인된다. 여기서, 희생층(A)은 거의 90% 이상의 Ge 함량을 갖는 Ge-rich Si-Ge 합금을 포함하고, 제2 비희생층(B)은 거의 40-80%의 Ge 함량을 갖는 중간 Ge 농도 Si-Ge 합금을 포함하고, 제2 비희생층(C)은 거의 20% 이하의 Ge 함량을 갖는 Si-rich Si-Ge 합금을 포함한다.
몇몇 실시예들에서, FET은 p형이고 상기 층들은 스트레인된다. 희생층(A)의 선택적 제거 후의 각 서브-스택에 남겨진 적어도 2개의 비희생층들은 이완된 상태에서 서로 다른 격자 상수들을 갖는 물질들을 포함한다. 희생층(A)은 거의 90% 이상의 Ge 함량을 갖는 Ge-rich SiGe 합금을 포함한다. 희생층(A) 제거 후의 서브-스택들은 순차적으로 적층된, 거의 20% 이하의 Ge 함량을 갖는 Si-rich Si-Ge 합금의 제2-2 서브 비희생층(C2); 40-80%의 Ge 함량을 갖는 중간 Ge 농도 Si-Ge 합금의 제1 비희생층(B); 거의 20% 이하의 Ge 함량을 갖는 Si-rich Si-Ge 합금의 제2-1 서브 비희생층(C1); 40-80%의 Ge 함량을 갖는 중간 Ge 농도 Si-Ge 합금의 제1 비희생층(B); 및 거의 20% 이하의 Ge 함량을 갖는 Si-rich Si-Ge 합금의 제2-2 서브 비희생층(C2)을 갖는 구조를 포함한다.
일 실시예에서, 제2 비희생층(C)은 거의 3-4nm의 두께를 갖고, 제1 비희생층(B)은 2-3nm의 두께를 갖고, 희생층(A)은 적어도 10nm의 두께를 갖는다.
일 실시예에서, FET은 p형 또는 n형이고, 희생층(A)의 제거 후 각 서브-스택에 남겨진 비희생층들은 MOSFET에서의 주 캐리어들에 대하여 적어도 0.15eV의 밴드 에지 오프셋을 갖는 반도체 물질들을 포함할 수 있다. 반도체 물질들의 비희생층들은 III-V족 합금들로 형성될 수 있다.
일 실시예에서, 각 서브-스택의 비희생층 구조는 InP 또는 InAlAs의 층들이 인접하여 배치된 InGaAs 합금의 중앙층을 포함하는 반도체 코어를 포함한다. InGaAs 합금의 조성은 인접한 InP 또는 InAlAs 합금들에 대하여 2% 이하의 격자 부정합을 갖도록 선택된다.
몇몇 실시예들에서, FET은 스트레인된 층들을 갖는 n형이다. 희생층(A)의 선택적 제거 후의 각 서브-스택에 남겨진 비희생층들은 MOSFET 에서의 주 캐리어들에 대하여 적어도 0.15eV의 밴드 에지 오프셋을 갖는 반도체 물질들을 포함할 수 있다. 각 서브-스택의 비희생층 구조는 90% 이상의 Ge 함량을 갖는 G-rich Si-Ge 합금의 코어층, 및 코어층 위와 아래에 인접한 층들을 포함한다. 인접한 층들은 이완된 상태에서 코어층의 Si-Ge 합금보다 더 큰 격자 상수를 갖는 II-VI 또는 III-V 합금들을 포함한다. 이에 따라, 인접한 층들은 전도대 밴드 에지가 Si-Ge 합금의 코어층에서 보다 거의 0.15eV 이상 만큼 더 큰 전도대 밴드 오프셋을 갖는다. 일 실시예에서, FET은 스트레인된 층들을 갖는 n형이다. 인접한 층들은 AlAsSb 합금으로 만들어질 수 있다.
하나 이상의 서브-스택들을 갖는 나노시트 스택 구조를 제조하는 방법 및 시스템이 설명되었다. 본 발명은 도시된 실시예들에 따라 설명되었고, 실시예들에 대한 변형들이 있을 수 있다. 어떠한 변형도 본 발명의 사상 및 범주 내에 있을 것이다. 따라서, 첨부된 청구범위들의 사상 및 범주를 벗어나지 않는 한 당업자에 의하여 많은 변형들이 만들어 질 수 있다.
많은 실시예들에서, 모든 서브-스택들은 동일한 층 구조를 갖지만, 몇몇 실시예들에서 다른 서브-스택들은 서로 다른 층 구조들을 가질 수 있다. 지수 n은 다른 서브-스택들에서의 다른 층들을 지칭하도록 사용될 수 있다. 예를 들어, 층들 An, Bn 및 Cn은 n번째의 서브-스택을 형성할 수 있다.

Claims (20)

  1. 하나 이상의 서브-스택들을 갖는 나노시트 스택 구조를 제조하는 방법에 있어서, 상기 방법은:
    상기 하나 이상의 서브-스택들의 에피택시 결정질의 초기 스택을 성장시키되, 상기 서브-스택들의 각각은 희생층, 서로 다른 물질 특성들을 갖는 제1및 제2 비희생층들을 포함하고, 상기 비희생층들은 전체 제조공정 동안 준안정성에 관련된 열역학적(thermodynamic) 또는 동역학적(kinetic) 임계 두께 이하로 주어지고, 상기 희생층은 상기 서브-스택들의 각각의 상부 또는 하부에만 배치되고, 상기 서브-스택들의 각각은 상기 희생층을 통하여 위 또는 아래에 인접한 서브-스택에 연결되고;
    상기 희생층의 선택적 제거 후에 남겨진 나노시트들을 지지하도록 상기 에피택시 결정질의 스택의 양단에 필라 구조들이 형성되도록 나노시트 장치들의 제조공정을 진행하고; 그리고
    상기 비희생층들에 대하여 상기 희생층을 선택적으로 제거하여, 상기 스택에 남겨진 상기 비희생층들이 상기 필라 구조들에 의하여 고정되도록 하여, 상기 희생층의 제거 후 상기 서브-스택들의 각각은 상기 비희생층들을 포함하는 나노시트 스택 구조를 제조하는 방법.
  2. 청구항 1에 있어서,
    상기 희생층의 상기 선택적 제거는 습식 식각 공정에 의하여 수행되는 나노시트 스택 구조를 제조하는 방법.
  3. 청구항 1에 있어서,
    상기 초기 스택의 모든 층들에 포함된 물질들의 이완된 격자 상수들은 서로 10% 이내인 나노시트 스택 구조를 제조하는 방법.
  4. 청구항 1에 있어서,
    상기 초기 스택의 모든 층들에 포함된 물질들의 이완된 격자 상수들은 서로 5% 이내인 나노시트 스택 구조를 제조하는 방법.
  5. 청구항 1에 있어서,
    상기 스택의 모든 층들은 상기 전체 제조공정에 걸쳐 실질적으로 동일한 격자 상수를 갖도록 유지되는 나노시트 스택 구조를 제조하는 방법.
  6. 청구항 5에 있어서,
    상기 희생층의 제거 후 각 서브-스택에 남겨진 상기 비희생층들은 이완된 상태일 때 서로 다른 격자 상수들을 갖는 물질들을 포함하는 나노시트 스택 구조를 제조하는 방법.
  7. 청구항 5에 있어서,
    상기 나노시트 구조는 MOSFET의 채널 영역의 일부로 사용되고, 상기 희생층의 제거 후에 각 서브-스택에 남겨진 상기 비희생층들은 상기 MOSFET에서의 주 캐리어들에 대하여 적어도 0.15eV의 밴드 에지 오프셋을 갖는 반도체 물질들을 포함하는 나노시트 스택 구조를 제조하는 방법.
  8. 청구항 5에 있어서,
    상기 나노시트 구조는 MOSFET의 채널 영역의 일부로 사용되고, 상기 희생층의 제거 후에 각 서브-스택에 남겨진 상기 비희생층들은 이완된 상태일 때 서로 다른 격자 상수들을 갖는 물질들을 포함하는 나노시트 스택 구조를 제조하는 방법.
  9. 청구항 8에 있어서,
    상기 희생층은 Si-Ge 합금을 포함하고, 상기 비희생층들은 상기 희생층 보다 낮은 Ge 함량을 갖는 Si-Ge 합금을 포함하고, 상기 비희생층들은 서로 다른 Ge 함량을 갖는 나노시트 스택 구조를 제조하는 방법.
  10. 청구항 9에 있어서,
    상기 희생층은 90% 이상의 Ge 함량을 갖는 Si-Ge 합금을 포함하고, 상기 제1 비희생층은 40-80%의 Ge 함량을 갖는 중간 Ge 농도의 Si-Ge 합금을 포함하고, 상기 제2 비희생층은 20% 이하의 Ge 함량을 갖는 Si-Ge 합금을 포함하는 나노시트 스택 구조를 제조하는 방법.
  11. 청구항 10에 있어서,
    상기 희생층의 제거 후에, 상기 서브-스택들의 각각은 상기 제1 비희생층의 하부층, 상기 제2 비희생층의 중간층, 및 상기 제1 비희생층의 상부층을 포함하는 나노시트 스택 구조를 제조하는 방법.
  12. 청구항 11에 있어서,
    상기 제2 비희생층은 3-4nm의 두께를 갖고, 상기 제1 비희생층은 2-3nm의 두께를 갖고, 상기 희생층은 10nm 이상의 두께를 갖는 나노시트 스택 구조를 제조하는 방법.
  13. 청구항 8에 있어서,
    상기 제2 비희생층은 제2-1 비희생층 및 제2-2 비희생층을 포함하고, 상기 희생층은 90% 이상의 Ge 함량을 갖는 Si-Ge 합금을 포함하고,
    상기 희생층의 제거 후의 적어도 하나의 서브-스택은:
    20% 이하의 Ge 함량을 갖는 Si-Ge 합금의 상기 제2-2 서브 비희생층; 40-80%의 Ge 함량을 갖는 Si-Ge 합금의 상기 제1 비희생층; 20% 이하의 Ge 함량을 갖는 Si-Ge 합금의 상기 제2-1 서브 비희생층; 40-80%의 Ge 함량을 갖는 Si-Ge 합금의 상기 제1 비희생층; 및 Si의 상부층을 포함하는 나노시트 스택 구조를 제조하는 방법.
  14. 청구항 13에 있어서,
    상기 제2-1 비희생층은 3-4nm의 두께를 갖고, 상기 제1 비희생층은 2-3nm의 두께를 갖고, 상기 제2-2 비희생층은 0.4-1nm의 두께를 갖고, 상기 희생층은 10nm의 두께를 갖는 나노시트 스택 구조를 제조하는 방법.
  15. 청구항 1에 있어서,
    상기 나노시트 스택 구조는 MOSFET의 채널 영역의 일부로 사용되고, 상기 희생층의 제거 후에 각 서브-스택에 남겨진 상기 비희생층들은 MOSFET에서의 주캐리어들에 대하여 적어도 0.15eV의 밴드 에지 오프셋을 갖는 반도체 물질들을 포함하는 나노시트 스택 구조를 제조하는 방법.
  16. 청구항 15에 있어서,
    상기 비희생층들은 III-V 족 합금들로 형성되는 나노시트 스택 구조를 제조하는 방법.
  17. 청구항 16에 있어서,
    상기 희생층의 제거 후에 각 서브-스택에 남겨진 상기 비희생층들은 InP 또는 InAlAs의 층들이 인접하여 배치된 InGaAs 합금의 중앙층을 포함하고, 상기 InGaAs 합금의 조성은 상기 InP 또는 InAlAs 합금들에 대하여 2% 이하의 격자 부정합을 갖도록 선택되는 나노시트 스택 구조를 제조하는 방법.
  18. 청구항 7에 있어서,
    상기 희생층의 제거 후에 각 서브-스택에 남겨진 상기 비희생층들은 90% 이상의 Ge 함량을 갖는 Ge-rich Si-Ge 합금의 코어층, 및 상기 코어층 위와 아래에 인접한 층들을 포함하고, 상기 인접한 층들은 이완된 상태에서 상기 코어층의 상기 Si-Ge 합금보다 더 큰 격자 상수를 갖는 II-VI 또는 III-V 합금들을 포함하고, 전도대 밴드 에지가 상기 코어층의 상기 Si-Ge 합금보다 0.15eV 이상 만큼 더 큰 전도대 밴드 오프셋을 갖는 나노시트 스택 구조를 제조하는 방법.
  19. 청구항 18에 있어서,
    상기 인접한 층들은 AlAsSb 합금으로 형성되는 나노시트 스택 구조를 제조하는 방법.
  20. 청구항 1에 있어서,
    상기 나노시트 스택 구조는 MOSFET의 채널 영역의 일부로 사용되고, 상기 희생층의 제거 후에 각 서브-스택에 남겨진 비희생층들은 반도체 물질들을 포함하고,
    상기 방법은:
    상기 희생층의 제거 후 컨포말한 증착방법으로 게이트 유전막 및 게이트 전극을 형성하는 것을 더 포함하는 나노시트 스택 구조를 제조하는 방법.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10026652B2 (en) 2016-08-17 2018-07-17 Samsung Electronics Co., Ltd. Horizontal nanosheet FETs and method of manufacturing the same
US9653537B1 (en) * 2016-09-26 2017-05-16 International Business Machines Corporation Controlling threshold voltage in nanosheet transistors
US9660028B1 (en) 2016-10-31 2017-05-23 International Business Machines Corporation Stacked transistors with different channel widths
US9881998B1 (en) 2017-02-02 2018-01-30 International Business Machines Corporation Stacked nanosheet field effect transistor device with substrate isolation
US10249739B2 (en) 2017-03-01 2019-04-02 International Business Machines Corporation Nanosheet MOSFET with partial release and source/drain epitaxy
US9847391B1 (en) * 2017-04-05 2017-12-19 Globalfoundries Inc. Stacked nanosheet field-effect transistor with diode isolation
US20190081155A1 (en) 2017-09-13 2019-03-14 Globalfoundries Inc. Nanosheet transistor with improved inner spacer
US10297667B1 (en) 2017-12-22 2019-05-21 International Business Machines Corporation Fin field-effect transistor for input/output device integrated with nanosheet field-effect transistor
US10304833B1 (en) * 2018-02-19 2019-05-28 Globalfoundries Inc. Method of forming complementary nano-sheet/wire transistor devices with same depth contacts
US10636811B1 (en) * 2018-11-02 2020-04-28 Nanya Technology Corporation Semiconductor structure and method for manufacturing the same
US10665669B1 (en) 2019-02-26 2020-05-26 Globalfoundries Inc. Insulative structure with diffusion break integral with isolation layer and methods to form same
US11527446B2 (en) 2019-05-13 2022-12-13 International Business Machines Corporation Transistor having strain-inducing anchors and a strain-enhancing suspended channel
US11329167B2 (en) 2020-01-08 2022-05-10 International Business Machines Corporation Fishbone long channel nanosheet device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110003451A1 (en) * 2008-02-08 2011-01-06 Freescale Semiconductor, Inc. Intermediate product for a multichannel fet and process for obtaining an intermediate product
US20130270512A1 (en) * 2011-12-19 2013-10-17 Marko Radosavljevic Cmos implementation of germanium and iii-v nanowires and nanoribbons in gate-all-around architecture
US20130277714A1 (en) * 2011-12-09 2013-10-24 Van H. Le Strain compensation in transistors

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0540235A3 (en) 1991-10-30 1993-09-29 American Telephone And Telegraph Company Article comprising a quantum well infrared photodetector
US5294808A (en) 1992-10-23 1994-03-15 Cornell Research Foundation, Inc. Pseudomorphic and dislocation free heteroepitaxial structures
US5357119A (en) 1993-02-19 1994-10-18 Board Of Regents Of The University Of California Field effect devices having short period superlattice structures using Si and Ge
US7145167B1 (en) 2000-03-11 2006-12-05 International Business Machines Corporation High speed Ge channel heterostructures for field effect devices
US6313486B1 (en) 2000-06-15 2001-11-06 Board Of Regents, The University Of Texas System Floating gate transistor having buried strained silicon germanium channel layer
US6403456B1 (en) * 2000-08-22 2002-06-11 Advanced Micro Devices, Inc. T or T/Y gate formation using trim etch processing
WO2002052652A1 (fr) 2000-12-26 2002-07-04 Matsushita Electric Industrial Co., Ltd. Composant a semi-conducteur et son procede de fabrication
EP1439570A1 (en) 2003-01-14 2004-07-21 Interuniversitair Microelektronica Centrum ( Imec) SiGe strain relaxed buffer for high mobility devices and a method of fabricating it
US6831350B1 (en) 2003-10-02 2004-12-14 Freescale Semiconductor, Inc. Semiconductor structure with different lattice constant materials and method for forming the same
FR2870043B1 (fr) 2004-05-07 2006-11-24 Commissariat Energie Atomique Fabrication de zones actives de natures differentes directement sur isolant et application au transistor mos a simple ou double grille
US20060046523A1 (en) * 2004-08-25 2006-03-02 Jack Kavalieros Facilitating removal of sacrificial layers to form replacement metal gates
US8530934B2 (en) 2005-11-07 2013-09-10 Atmel Corporation Integrated circuit structures containing a strain-compensated compound semiconductor layer and methods and systems related thereto
US20070148890A1 (en) 2005-12-27 2007-06-28 Enicks Darwin G Oxygen enhanced metastable silicon germanium film layer
US7485539B2 (en) 2006-01-13 2009-02-03 International Business Machines Corporation Strained semiconductor-on-insulator (sSOI) by a simox method
US8080833B2 (en) 2007-01-26 2011-12-20 Crystal Is, Inc. Thick pseudomorphic nitride epitaxial layers
KR20110136273A (ko) * 2010-06-14 2011-12-21 삼성전자주식회사 수직형 반도체 소자의 제조 방법
WO2012050007A1 (ja) 2010-10-13 2012-04-19 独立行政法人物質・材料研究機構 超格子構造を有する強誘電体薄膜とその製造方法、並びに強誘電体素子とその製造方法
US8361859B2 (en) 2010-11-09 2013-01-29 International Business Machines Corporation Stressed transistor with improved metastability
WO2012093360A1 (en) 2011-01-04 2012-07-12 Ecole Polytechnique Federale De Lausanne (Epfl) Semiconductor device
WO2012103528A2 (en) 2011-01-28 2012-08-02 Northwestern University Low-temperature fabrication of metal oxide thin films and nanomaterial-derived metal composite thin films
US8551833B2 (en) * 2011-06-15 2013-10-08 International Businesss Machines Corporation Double gate planar field effect transistors
US9202867B2 (en) 2011-10-04 2015-12-01 Arizona Board Of Regents Nanocrystals containing CdTe core with CdS and ZnS coatings
US8847281B2 (en) 2012-07-27 2014-09-30 Intel Corporation High mobility strained channels for fin-based transistors
US8906789B2 (en) 2013-03-13 2014-12-09 Taiwan Semiconductor Manufacturing Co., Ltd. Asymmetric cyclic desposition etch epitaxy
KR20140118285A (ko) 2013-03-28 2014-10-08 인텔렉추얼디스커버리 주식회사 환원된 그래핀 산화물을 이용한 변형 감지 소자 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110003451A1 (en) * 2008-02-08 2011-01-06 Freescale Semiconductor, Inc. Intermediate product for a multichannel fet and process for obtaining an intermediate product
US20130277714A1 (en) * 2011-12-09 2013-10-24 Van H. Le Strain compensation in transistors
US20130270512A1 (en) * 2011-12-19 2013-10-17 Marko Radosavljevic Cmos implementation of germanium and iii-v nanowires and nanoribbons in gate-all-around architecture

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TW201730916A (zh) 2017-09-01
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