KR20130079010A - 반도체 소자 제조 방법 - Google Patents

반도체 소자 제조 방법 Download PDF

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KR20130079010A
KR20130079010A KR1020120000240A KR20120000240A KR20130079010A KR 20130079010 A KR20130079010 A KR 20130079010A KR 1020120000240 A KR1020120000240 A KR 1020120000240A KR 20120000240 A KR20120000240 A KR 20120000240A KR 20130079010 A KR20130079010 A KR 20130079010A
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김동혁
정회성
김명선
신동석
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삼성전자주식회사
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Abstract

동일한 공정 조건에서 복수의 실리콘 소스 가스를 이용한 실리콘층을 폭이 서로 다른 리세스 구조에 성장시킴으로써, 로딩 효과를 향상시킨 반도체 소자 제조 방법을 제공하는 것이다. 상기 반도체 소자 제조 방법은 제1 개방비(open ratio)를 갖는 제1 영역과 제2 개방비를 갖는 제2 영역을 포함하는 기판을 제공하되, 상기 제1 개방비와 상기 제2 개방비는 서로 다르고, 상기 제1 영역에 정의된 제1 액티브 영역에 제1 게이트 패턴과, 상기 제2 영역에 정의된 제2 액티브 영역에 제2 게이트 패턴을 각각 형성하고, 상기 제1 게이트 패턴 양쪽의 상기 제1 액티브 영역을 식각하여 제1 트렌치를 형성하고, 상기 제2 게이트 패턴 양쪽의 상기 제2 액티브 영역을 식각하여 제2 트렌치를 형성하되, 상기 제1 트렌치의 폭과 상기 제2 트렌치의 폭은 서로 다르고, 제1 실리콘 소스 가스와 제2 실리콘 소스 가스를 이용하여, 상기 제1 트렌치와 상기 제2 트렌치에 각각 제1 반도체 패턴과 제2 반도체 패턴을 형성하되, 상기 제1 반도체 패턴의 상부막과 상기 제2 반도체 패턴의 상부막은 실리콘막으로 형성하는 것을 포함한다.

Description

반도체 소자 제조 방법{Method for fabricating semiconductor device}
본 발명은 반도체 소자 제조 방법에 관한 것이다.
전자기술의 발달로 인해, 최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있다. 이렇게 다운-스케일된 반도체 소자에 형성된 트랜지스터의 동작 특성을 향상시키기 위해, 소스 드레인 영역의 구조 및 물질을 변화시키기 위한 다양한 연구가 진행되고 있다.
다운-스케일링된 반도체 소자에서, 트랜지스터의 성능 향상시키기 위한 하나의 방법으로, 소스 드레인 영역을 리세스하여, 기판과는 다른 물질을 메워 사용을 한다. 예를 들어, 기판을 실리콘 기판을 사용하는 P 형태의 반도체 소자에서는 소스 드레인에 실리콘저머늄을 사용한다.
시스템 반도체 소자에서는 기능을 달리하는 트랜지스터마다 소스 드레인을 리세스하는 영역의 넓이가 달라지게 된다. 동일한 조건에서 폭이 다른 리세스 영역에 에피택셜 층을 형성하게 되면, 성장되는 영역의 넓이 차이로 인해 에피택셜층이 융기되는 높이 차이가 발생을 한다. 에피택셜층의 융기 높이 차이가 크게 되면, 이후 컨택 공정 등에서 일부 트랜지스터에서는 컨택이 형성되지 않는 문제가 발생을 한다.
본 발명이 해결하려는 과제는, 동일한 공정 조건에서 복수의 실리콘 소스 가스를 이용한 실리콘층을 폭이 서로 다른 리세스 구조에 성장시킴으로써, 로딩 효과를 향상시킨 반도체 소자 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자 제조 방법의 일 태양(aspect)은 제1 개방비(open ratio)를 갖는 제1 영역과 제2 개방비를 갖는 제2 영역을 포함하는 기판을 제공하되, 상기 제1 개방비와 상기 제2 개방비는 서로 다르고, 상기 제1 영역에 정의된 제1 액티브 영역에 제1 게이트 패턴과, 상기 제2 영역에 정의된 제2 액티브 영역에 제2 게이트 패턴을 각각 형성하고, 상기 제1 게이트 패턴 양쪽의 상기 제1 액티브 영역을 식각하여 제1 트렌치를 형성하고, 상기 제2 게이트 패턴 양쪽의 상기 제2 액티브 영역을 식각하여 제2 트렌치를 형성하되, 상기 제1 트렌치의 폭과 상기 제2 트렌치의 폭은 서로 다르고, 제1 실리콘 소스 가스와 제2 실리콘 소스 가스를 이용하여, 상기 제1 트렌치와 상기 제2 트렌치에 각각 제1 반도체 패턴과 제2 반도체 패턴을 형성하되, 상기 제1 반도체 패턴의 상부막과 상기 제2 반도체 패턴의 상부막은 실리콘막으로 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 4는 본 발명의 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 단계별 단면도이다.
도 5a 내지 도 6은 본 발명의 실시예들에 따른 반도체 소자 제조 방법에서 실리콘 소스 가스의 제공 방법에 따른 성장 메커니즘을 설명하기 위한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 5b를 참조하여, 본 발명의 실시예들에 따른 반도체 소자 제조 방법에 대해 설명한다.
먼저, 도 1을 참조하여, 기판(100)은 필드 영역(F)과 소자 영역(A)을 포함한다. 필드 영역(F)는 절연막 예를 들어, 실리콘 산화물이 형성되어 있는 곳이다. 필드 영역(F)은 반도체 소자가 형성되는 곳이 아니다. 자연적으로 형성된 자연 산화막(native oxide)를 제외하고, 소자 영역(A)는 기판(100) 상에 아무것도 형성되지 않은 베어 기판(bare wafer) 상태이다. 이후 공정에서, 소자 영역(A)는 예를 들어, 로직 트랜지스터, 에스램(SRAM) 등이 형성되는 곳이다.
도 1을 참조하여, 제1 영역(I)은 제1 개방비를 가지고 있고, 제2 영역(II)은 제2 개방비를 가지고 있다. 제1 개방비와 제2 개방비는 서로 다르다. 개방비(open ratio)는 전체 영역 즉, 필드 영역(F)과 소자 영역(A) 중 소자 영역(A)의 비율을 의미한다. 다시 말하면, 반도체 소자 공정을 진행하기 전에, 베어 기판 상태로 남겨진 부분의 비율을 의미한다. 개방비는 정해진 타일 사이즈(T)를 기준으로 구한다. 타일 사이즈(tile size, T)란 형성하고자 하는 반도체 소자의 특성 등에 따라 달라질 수 있다. 타일 사이즈(T)는 기준이 되는 가로 길이와 세로 길이를 곱한 넓이를 나타낸다. 타일 사이즈(T)는 예를 들어, 300 내지 4000 ㎛2 일 수 있으나, 이에 제한되는 것은 아니다. 개방비는 소자 영역(A)의 넓이를 타일 사이즈(T)로 나눠 구할 수 있다. 본 발명의 실시예들에 따른 반도체 소자 제조 방법에서, 개방비는 예를 들어, 0.05 내지 0.25 일 수 있으나, 이에 한정되는 것은 아니다. 도 1에서, 제1 영역(I)의 타일 사이즈(T) 내에는 소자 영역(A)이 하나 포함되고, 제2 영역(II)의 타일 사이즈(T)내에는 소자 영역(A)이 두 개 포함된다. 제1 영역(I)과 제2 영역(II)의 소자 영역(A)의 크기는 상이하지만, 소자 영역(A)의 넓이를 총합하여, 개방비를 구할 수 있다.
구체적으로, 기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄(SiGe), 안티몬화 인듐(InSb), 납 텔루르 화합물(PbTe), 인듐 비소(InAs), 인듐 인화물(InP), 갈륨 비소(GaAs) 또는 안티몬화 갈륨(GaSb)을 포함할 수 있으나, 이에 한정되는 것은 아니다. 본 발명의 실시예들에 따른 반도체 소자 제조 방법에서, 기판(100)은 실리콘 기판인 것으로 설명한다.
도 2를 참조하여, 제1 영역(I)은 제1 액티브 영역(AT1)과 소자 분리 영역(102)을 포함한다. 제2 영역(II)은 제2 액티브 영역(AT2)과 소자 분리 영역(102)을 포함한다. 제1 액티브 영역(AT1)과 제2 액티브 영역(AT2)에는 각각 제1 게이트 패턴(200)과 제2 게이트 패턴(300)이 형성된다. 제1 게이트 패턴(200) 및 제2 게이트 패턴(300)은 각각 게이트 절연막(202, 302), 게이트 금속막(204, 304), 게이트 전극(208, 308) 및 스페이서(206, 306)을 포함한다.
구체적으로, 게이트 절연막(202, 302)은 실리콘 산화물보다 유전율이 높은 고유전율 유전체로 이루어질 수 있으나 이에 한정되지 않으며 실리콘 산화물로 이루어질 수도 있다. 고유전율 유전체는 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함하여 사용할 수 있으나, 이에 제한되지 않는다. 이와 같은 게이트 절연막(202, 302)은 증착 방식 예컨대, 화학적 기상 증착법(CVD, Chemical Vapor Deposition), 물리적 기상 증착법(PVD, Physical Vapor Deposition), 또는 원자층 증착법(ALD, Atomic Layer Deposition) 등을 이용하여 형성할 수 있다.
게이트 금속막(204, 304)은 예를 들어, 티타늄(Ti), 란타늄(La), 탄탈륨(Ta), 알루미늄(Al), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 중에서 하나 이상을 포함하여 사용할 수 있으나, 이에 제한되는 것은 아니다. 게이트 금속막(204, 304)은 예를 들어, 화학적 기상 증착법, 물리적 기상 증착법, 스퍼터링(sputtering) 또는 원자층 증착법 등을 이용하여 형성될 수 있다.
게이트 전극(208, 308)은 예를 들어, 폴리 실리콘(poly-Si), 폴리 실리콘저머늄(poly-SiGe), 불순물이 도핑된 폴리 실리콘, 불순물이 도핑된 폴리 실리콘저머늄 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
스페이서(206, 306)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON) 또는 이들의 조합일 수 있으나, 이에 한정되지 않는다. 스페이서(206, 306)는 예를 들어, 화학 기상 증착법 등을 이용하여 형성할 수 있다.
도 3을 참조하여, 제1 게이트 패턴(200) 양쪽의 제1 액티브 영역(AT1)을 식각하여 폭이 w1인 제1 트렌치(210)가 형성된다. 제2 게이트 패턴(300) 양쪽의 제2 액티브 영역(AT2)을 식각하여 폭이 w2인 제2 트렌치(310)가 형성된다. 즉 제1 액티브 영역(AT1) 및 제2 액티브 영역(AT2)에서, 소스-드레인이 형성되는 영역에 제1 트렌치(210) 및 제2 트렌치(310)가 형성된다. 제1 트렌치의 폭 w1과 제2 트렌치의 폭 w2는 서로 다르다. 본 발명의 반도체 소자 제조 방법에서, 트렌치의 폭을 트렌치의 최상부의 폭으로 표시하였으나, 이는 설명을 위한 것일 뿐, 이에 제한되는 것은 아니다. 또한, 단면도 상에서 트렌치의 폭이 다른 것으로 도시되었으나, 소스-드레인이 형성되는 영역의 넓이가 다른 것을 의미할 수 있음은 물론이다.
구체적으로, 제1 액티브 영역(AT1) 중 제1 게이트 패턴(200)과 비오버랩되는 영역 전부 또는 일부를 식각하여, 제1 트렌치(210)를 형성할 수 있다. 제2 액티브 영역(AT2) 중 제2 게이트 패턴(300)과 비오버랩되는 영역 전부 또는 일부를 식각하여, 제2 트렌치(310)를 형성할 수 있다. 기판(100)을 식각하는 것은 건식 또는 습식 식각 공정에 의해 수행될 수 있다. 제1 트렌치(210) 및 제2 트렌치(310)는 기판(100)의 상면에서 하방으로 만입된 구조일 수 있다. 도 3에서, 채널 영역에 접하는 트렌치의 측벽을 직선으로 도시하였다. 하지만, 채널 영역에 접하는 트렌치의 측벽은 시그마(∑)형의 형상일 수도 있다. 따라서, 채널 영역에 접하는 트렌치의 측벽은 채널 영역에 압축 또는 인장 응력을 극대화시킬 수 있는 형상이면 어떤 형상이라도 무방하다.
도 4를 참조하여, 제1 트렌치(210) 및 제2 트렌치(310) 내에 각각 제1 반도체 패턴(220) 및 제2 반도체 패턴(320)을 형성한다. 제1 반도체 패턴(220) 및 제2 반도체 패턴(320)은 제1 실리콘 소스 가스와 제2 실리콘 소스 가스를 이용하여 형성할 수 있다. 제1 반도체 패턴(220)은 제1 반도체 패턴의 상부막(220b)과 제1 반도체 패턴의 하부막(220a)을 포함할 수 있다. 제2 반도체 패턴(320) 역시 제2 반도체 패턴의 상부막(320b)과 제2 반도체 패턴의 하부막(320a)을 포함할 수 있다. 제1 반도체 패턴의 상부막(220b) 및 제2 반도체 패턴의 상부막(320b)은 실리콘(Si)막으로 형성한다. 제1 반도체 패턴의 상부막(220b) 및 제2 반도체 패턴의 상부막(320b)은 예를 들어, 동시에 형성될 수 있다. 제1 반도체 패턴(220) 및 제2 반도체 패턴(320)은 예를 들어, 제1 액티브 영역(AT1) 및 제2 액티브 영역(AT2)에 형성되는 각각의 트랜지스터에서 소스와 드레인이 될 수 있다. 제1 반도체 패턴(220) 및 제2 반도체 패턴(320)은 에피택셜(epitaxial) 성장에 의해 형성될 수 있다. 도 4에서, 제1 및 제2 반도체 패턴의 상부막(220b, 320b)를 형성할 때, 예를 들어, 제1 실리콘 소스 가스와 제2 실리콘 소스 가스를 동시에 혼합하여 사용할 수 있다. 또는 제1 실리콘 소스 가스와 제2 실리콘 소스 가스를 교대로 사용하여, 사용할 수도 있다. 구체적인 설명은 도 5a 내지 도 6과 관련하여 설명한다.
구체적으로, 제1 반도체 패턴의 하부막(220a) 및 제2 반도체 패턴의 하부막(320a)은 채널 영역에 인장 또는 압축 응력을 주기 위해, 기판(100)과는 다른 물질일 수 있다. 또한, 제1 및 제2 반도체 패턴의 하부막(220a, 320a)는 제1 층과 제2 층으로 구분될 수 있다. 먼저, 제1 트렌치(210) 및 제2 트렌치(310)에 바로 접해 형성되는 층을 제1 층이라고 하자. 제1 층은 반도체 소자의 정션과 근접해 있으므로, 누설 전류의 문제가 야기될 수 있다. 따라서, 기판(100)과 다른 물질을 성장시키되, 도핑하는 불순물의 농도가 낮아야 한다. 제1 층 상에 형성되는 제2 층은 채널 영역에 응력을 유발시키기 위한 층이다. 따라서, 제2 층은 기판과 다른 물질을 성장시키고, 제1 층보다는 높은 불순물 농도를 갖도록 한다. 도 4에서, 제1 및 제2 반도체 패턴의 하부막(220a, 320a)은 게이트 레벨(gate level)과 일치하는 것으로 도시되었으나, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 게이트 레벨이란 제1 게이트 패턴(200) 및 제2 게이트 패턴(300)이 기판(100)과 접하는 곳을 의미한다. 구체적으로 도 4에서는 제1 게이트 절연막(도 2의 202)과 제2 게이트 절연막(도 2의 302)이 기판(100)과 만나는 곳이 각각의 게이트 레벨이 된다.
예를 들어, 반도체 소자가 p형의 MOS(PMOS) 트랜지스터인 경우, 정공(hall)에 의해서 반도체 소자가 동작이 되므로, 기판(100)에 압축 응력을 가하는 것이 좋을 수 있다. 제1 및 제2 반도체 패턴의 하부막(220a, 320a)은 기판(100)보다 격자 상수가 큰 물질로 형성될 수 있다. 즉, 기판(100)이 실리콘(Si)으로 이뤄진 경우, 제1 및 제2 반도체 패턴(220a, 320a)은 실리콘보다 격자 상수가 큰 실리콘저머늄(SiGe)으로 형성할 수 있다. 반도체 소자가 n형의 MOS(NMOS) 트랜지스터인 경우, 전자(electron)에 의해서 반도체 소자가 동작이 되므로, 기판(100)에 인장 응력을 가하는 것이 좋을 수 있다. 제1 및 제2 반도체 패턴의 하부막(220a, 320a)은 기판(100)보다 격자 상수가 작은 물질로 형성될 수 있다. 즉, 기판(100)이 실리콘(Si)으로 이뤄진 경우, 반도체 패턴의 하부막(220a, 320a)은 실리콘보다 격자 상수가 작은 실리콘카바이드(SiC)로 형성할 수 있다. 또한, 트렌치 주위의 기판(100)과 응력 문제를 줄여주기 위해, 격자 상수는 기판(100)과 제1 층과 제2 층이 순차적으로 변할 수 있다. 예를 들어, pMOS에서, 제1 층은 저머늄(Ge)농도가 낮고, 제2 층은 저머늄의 농도가 높은 실리콘저머늄을 형성할 수 있다.
도 4를 참조하여, 제1 반도체 패턴의 상부막(220b) 및 제2 반도체 패턴의 상부막(320b)은 예를 들어, 이후 공정에서 컨택과 접하는 영역일 수 있다. 제1 및 제2 반도체 패턴의 상부막(220b, 320b)은 예를 들어, 실리콘막일 수 있다. 제1 및 제2 반도체 패턴의 상부막(220b, 320b)은 예를 들어, 콘택을 위한 층일 수 있다. 콘택을 위한 층은 저항을 낮춰줄 필요가 있다. pMOS 반도체 소자의 경우, 제1 및 제2 반도체 소자의 상부막(220b, 320b)은 예를 들어, 보론(B)이 도핑될 수 있다. 보론의 전구체로는 예를 들어, 다이보레인(B2H6)을 사용할 수 있다. nMOS 반도체 소자의 경우, 제1 및 제2 반도체 소자의 상부막(220b, 320b)은 예를 들어, 비소(As) 또는 인(P) 등이 도핑될 수 있다. 비소의 전구체로는 예를 들어, 아신(AsH3)을 사용할 수 있고, 인의 전구체로는 예를 들어, 포스핀(PH3)을 사용할 수 있다.
도 4를 참조하여, 제1 반도체 패턴의 상부막(220b)은 t1의 두께를 가질 수 있다. 제2 반도체 패턴의 상부막(320b)은 t2의 두께를 가질 수 있다. 제1 반도체 패턴의 상부막(220b) 및 제2 반도체 패턴의 상부막(320b)의 두께는 예를 들어, 10 ㎚ 내지 10 ㎛일 수 있다. 본 발명의 실시예에 따라, 제1 반도체 패턴의 상부막(220b) 및 제2 반도체 패턴의 상부막(320b)은 로딩 효과를 향상시키기 위해, 복수개의 실리콘 소스 가스를 이용한다. 이에 통해, 제1 반도체 패턴의 상부막(220b)과 제2 반도체 패턴의 상부막(320b)의 두께 차이는 예를 들어, 5㎚ 이하일 수 있으나, 이에 한정되는 것은 아니다. 제1 및 제2 반도체 패턴의 상부막(220b, 320b)의 시작점은 게이트 레벨과 일치할 수 있다. 하지만, 이는 설명의 편의를 위한 것일 뿐이므로, 제1 및 제2 반도체 패턴의 상부막(220b, 320b)은 게이트 레벨보다 높은 곳에 위치할 수 있다.
도 4를 참조하여, 제1 및 제2 반도체 패턴의 상부막(220b, 320b)는 예를 들어, 제1 실리콘 소스 가스와 제2 실리콘 소스 가스를 이용하여 형성될 수 있다. 제1 실리콘 소스 가스는 예를 들어, 디클로로실란(SiH2Cl2) 일 수 있고, 제2 실리콘 소스 가스는 예를 들어, 실란(SiH4) 일 수 있다. 실리콘막인 제1 및 제2 반도체 패턴의 상부막(220b, 320b)의 선택비 향상을 위해, 제1 실리콘 소스 가스 및 제2 실리콘 소스 가스에 예를 들어, 염화 수소(HCl)을 혼합하여, 사용할 수 있다. 제1 실리콘 소스 가스와 제2 실리콘 소스 가스를 혼합하여 사용할 때의 비율은 예를 들어, 0.5 내지 1.3 일 수 있으나, 이에 한정되는 것은 아니다. 제1 및 제2 반도체 패턴의 상부막((220b, 320b)은 예를 들어, 450℃ 내지 900℃에서 성장시킬 수 있고, 예를 들어, 0.1 토르(torr) 내지 350 토르에서 성장시킬 수 있다.
도 5a 및 도 5b를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자 제조 방법에서, 반도체 패턴의 상부막인 실리콘막을 형성되는 메커니즘에 대해서 설명한다. 구체적으로, 서로 다른 폭을 갖는 트렌치에 에피택셜막을 성장시킬 때, 로딩효과를 향상시키는 방법에 관한 설명이다. 도 5a 및 도 5b는 제1 실리콘 소스 가스와 제2 실리콘 소스 가스를 교대로 사용한 경우를 설명한다. 제1 실리콘 소스 가스는 디클로로실란을 사용하여 설명하고, 제2 실리콘 소스 가스는 실란을 사용하여 설명한다.
도 5a를 참조하여, 두 게이트 패턴(400a, 400b)사이에 트렌치를 형성하고, 형성된 트렌치에 반도체 패턴을 메워준다. 하부 반도체 패턴(410)을 트렌치에 형성한 후, 제1 상부 반도체 패턴(420a)를 형성한다. 제1 상부 반도체 패턴(420a)는 실리콘 소스 가스로 디클로로실란을 사용한다. 상기 기재된 조건에서 디클로로실란에 의한 실리콘의 주성장 방향은 기판(100)의 법선 방향((100) 방향)이 아니다. 다시 말하면, 디클로로실란에 의한 실리콘은 {111} 또는 {311} 방향으로 성장하게 된다. 따라서, 도 5a에서 형성된 제1 상부 반도체 패턴(420a)는 패싯(facet)인 s를 갖게 된다. 그리고, 제1 상부 반도체 패턴(420a)의 중앙 부부보다 게이트 패턴과 접한 모서리 부분의 두께가 더 두껍다. 제1 상부 반도체 패턴(420a)를 형성한 후, 실리콘 소스 가스를 실란으로 교체한다. 상기 기재된 조건에서 실란에 의한 실리콘의 주성장 방향은 기판(100)의 법선 방향((100) 방향)과 동일하다. 따라서, 제1 상부 반도체 패턴(420a)에 나타났던 패싯(s)은 점점 (100)방향으로 성장하는 제2 상부 반도체 패턴(420b)에 묻히게 되고, 결과적으로 상부 반도체 패턴(420)에서는 패싯이 소멸할 수 있다. 이처럼 디클로로실란과 실란을 교대로 성장시킴으로써, 서로 다른 크기의 트렌치에서 성장하는 실리콘막의 두께 차이를 조절하고, 줄여줄 수 있다.
도 6을 참조하여, 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법에서, 반도체 패턴의 상부막인 실리콘막을 형성되는 메커니즘에 대해서 설명한다. 도 6은 제1 실리콘 소스 가스와 제2 실리콘 소스 가스를 동시에 사용한 경우를 설명한다. 제1 실리콘 소스 가스는 디클로로실란을 사용하여 설명하고, 제2 실리콘 소스 가스는 실란을 사용하여 설명한다.
도 6을 참조하여, 두 게이트 패턴(400a, 400b)사이에 트렌치를 형성하고, 형성된 트렌치에 반도체 패턴을 메워준다. 하부 반도체 패턴(410)을 트렌치에 형성한 후, 제1 상부 반도체 패턴(420a)를 형성한다. 제1 상부 반도체 패턴을 형성한 후, 제2 상부 반도체 패턴(420b)은 실리콘 소스 가스를 디클로로실란과 실란의 혼합 가스를 사용한다. 디클로로실란에 의한 실리콘막의 성장 방향은 제1 방향(x)이고, 실란에 의한 실리콘막의 성장 방향은 제2 방향(y)이다. 따라서, 디클로로실란과 실란의 혼합 가스를 사용을 하면, 상부 반도체 패턴(420)의 성장에 있어서, 디클로로실란에 의한 제1 방향(x)의 성장은 억제가 되고, 실란에 의한 제2 방향(y)의 성장은 유지가 된다. 따라서, 상부 반도체 패턴(420)은 패싯이 형성되지 않는 (100) 방향의 실리콘막으로 성장이 된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 200: 제1 게이트 패턴
210: 제1 트렌치 220b: 제1 반도체 패턴의 상부막
300: 제2 게이트 패턴 310: 제2 트렌치
320b: 제2 반도체 패턴의 상부막

Claims (10)

  1. 제1 개방비(open ratio)를 갖는 제1 영역과 제2 개방비를 갖는 제2 영역을 포함하는 기판을 제공하되, 상기 제1 개방비와 상기 제2 개방비는 서로 다르고,
    상기 제1 영역에 정의된 제1 액티브 영역에 제1 게이트 패턴과, 상기 제2 영역에 정의된 제2 액티브 영역에 제2 게이트 패턴을 각각 형성하고,
    상기 제1 게이트 패턴 양쪽의 상기 제1 액티브 영역을 식각하여 제1 트렌치를 형성하고, 상기 제2 게이트 패턴 양쪽의 상기 제2 액티브 영역을 식각하여 제2 트렌치를 형성하되, 상기 제1 트렌치의 폭과 상기 제2 트렌치의 폭은 서로 다르고,
    제1 실리콘 소스 가스와 제2 실리콘 소스 가스를 이용하여, 상기 제1 트렌치와 상기 제2 트렌치에 각각 제1 반도체 패턴과 제2 반도체 패턴을 형성하되,
    상기 제1 반도체 패턴의 상부막과 상기 제2 반도체 패턴의 상부막은 실리콘막으로 형성하는 것을 포함하는 반도체 소자 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 개방비 및 상기 제2 개방비는 0.05 내지 0.25인 값을 갖고,
    크기가 300 내지 4000 um2을 갖는 타일 사이즈(tile size)를 이용하여, 상기 제1 개방비 및 상기 제2 개방비를 구하는 반도체 소자 제조 방법.
  3. 제1 항에 있어서,
    상기 제1 및 제2 반도체 패턴은 상기 제1 및 제2 반도체 패턴의 상부막 아래에 각각 제1 및 제2 반도체 패턴의 하부막을 포함하고,
    상기 기판은 실리콘 기판이고,
    상기 제1 및 제2 반도체 패턴의 하부막은 실리콘저머늄(SiGe) 또는 실리콘카바이드(SiC) 중 하나인 반도체 소자 제조 방법.
  4. 제3 항에 있어서,
    상기 제1 및 제2 반도체 패턴의 하부막은 실리콘저머늄(SiGe)이고,
    상기 제1 및 제2 반도체 패턴의 상부막은 보론(B)이 도핑되는 반도체 소자 제조 방법.
  5. 제1 항에 있어서,
    상기 제1 및 제2 반도체 패턴의 상부막의 두께는 10nm 이상 10um 이하이고,
    상기 제1 반도체 패턴의 상부막의 두께와 상기 제2 반도체 패턴의 상부막의 두께의 차이는 5nm 이하인 반도체 소자 제조 방법.
  6. 제1 항에 있어서,
    상기 제1 및 제2 반도체 패턴의 상부막은 게이트 레벨보다 높은 곳에 위치하는 반도체 소자 제조 방법.
  7. 제1 항에 있어서,
    상기 제1 실리콘 소스 가스는 디클로로실란(SiH2Cl2)이고 상기 제2 실리콘 소스 가스는 실란(SiH4)인 반도체 소자 제조 방법.
  8. 제7 항에 있어서,
    상기 제1 실리콘 소스 가스와 상기 제2 실리콘 소스 가스를 동시에 사용하여, 상기 제1 및 제2 반도체 패턴의 상부막을 형성하는 반도체 소자 제조 방법.
  9. 제8 항에 있어서,
    상기 제1 실리콘 소스 가스와 상기 제2 실리콘 소스 가스의 비율은 0.5 내지 1.3인 반도체 소자 제조 방법.
  10. 제7 항에 있어서,
    상기 제1 실리콘 소스 가스와 상기 제2 실리콘 소스 가스를 교대로 사용하여, 상기 제1 및 제2 반도체 패턴의 상부막을 형성하는 반도체 소자 제조 방법.
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