CN109980012A - 半导体器件 - Google Patents

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朴台镇
李宽钦
卢昶佑
玛丽亚·托莱达诺卢克
朴洪培
李始炯
黄成万
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Samsung Electronics Co Ltd
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Sungkyunkwan University School Industry Cooperation
Samsung Electronics Co Ltd
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Abstract

一种半导体器件包括：衬底；衬底上的栅电极；栅电极的侧壁上的栅极间隔物；穿透栅电极和栅极间隔物的有源图案；以及外延图案，与有源图案和栅极间隔物接触。栅电极在第一方向上延伸。栅极间隔物包括半导体材料层。有源图案在与第一方向交叉的第二方向上延伸。

Description

半导体器件
相关申请的交叉引用
本申请要求于2017年12月27日向韩国知识产权局提交的韩国专利申请No.10-2017-0180511的优先权，其公开内容通过引用整体并入本文。
技术领域
本公开的示例实施例涉及一种半导体器件及其制造方法，更具体地，涉及一种具有栅极全围绕(all around)结构的半导体器件及其制造方法。
背景技术
为了增加集成电路器件的集成度，已经提出了多栅晶体管，其包括衬底上的鳍片状或纳米线状的硅主体以及硅主体上的栅极。
由于多栅晶体管可以利用三维沟道，因此可以缩小。此外，可以在不增加多栅晶体管的栅长的情况下提高多栅晶体管的电流控制能力。在多栅晶体管中可以有效地减小和/或抑制短沟道效应(SCE)，在短沟道效应中，沟道区的电位受漏极电压的影响。
发明内容
根据本发明构思的示例实施例，一种半导体器件可以包括：衬底；衬底上的栅电极；栅电极的侧壁上的栅极间隔物；穿透栅电极和栅极间隔物的有源图案；以及外延图案，与有源图案和栅极间隔物接触。栅电极可以在第一方向上延伸。栅极间隔物可以包括半导体材料层。有源图案可以在与第一方向交叉的第二方向上延伸。
根据本发明构思的示例实施例，一种半导体器件可以包括：衬底；衬底上的第一有源图案；围绕第一有源图案的栅电极；栅电极的侧壁上的内间隔物；以及外延图案，与第一有源图案和内间隔物接触。内间隔物可以在第一有源图案与衬底之间，并且包括半导体材料。
根据本发明构思的示例实施例，一种半导体器件可以包括：衬底，包括第一区域和第二区域；第一区域上的第一栅电极；第一栅电极的侧壁上的第一栅极间隔物；穿透第一栅电极和第一栅极间隔物的第一有源图案；第一栅极间隔物的侧壁上的第一外延图案；第二区域上的第二栅电极；以及第二栅电极的侧壁上的第二外延图案。第一栅电极可以在第一方向上延伸。第一栅极间隔物可以包括第一半导体材料。第一有源图案可以在与第一方向交叉的第二方向上延伸。第二栅电极在第三方向上延伸。第二有源图案可以在与第三方向交叉的第四方向上延伸。
根据本发明构思的示例实施例，一种制造半导体器件的方法可以包括：形成鳍片结构，该鳍片结构包括交替地堆叠在衬底上的至少一个牺牲图案和至少一个有源图案；选择性地使至少一个牺牲图案的侧壁凹陷；沿着至少一个有源图案的侧壁和至少一个牺牲图案的凹陷侧壁形成内间隔层；通过去除内间隔层在至少一个有源图案的侧壁上的部分来形成至少一个牺牲图案的凹陷侧壁上的内间隔物；以及形成与内间隔物和至少一个有源图案接触的外延图案。
附图说明
图1是根据示例实施例的半导体器件的透视图。
图2是沿着图1的线A-A’截取的截面图。
图3a和图3b是图2的部分R1的放大图。
图4是沿着图1的线B-B’截取的截面图。
图5是根据示例实施例的半导体器件的截面图。
图6是根据示例实施例的半导体器件的截面图。
图7是图6的部分R2的放大图。
图8是根据示例实施例的半导体器件的截面图。
图9是根据示例实施例的半导体器件的透视图。
图10是沿着图9的线C-C’和线D-D’截取的截面图。
图11是根据示例实施例的半导体器件的透视图。
图12是沿着图11的线E-E’和线F-F’截取的截面图。
图13是根据示例实施例的半导体器件的透视图。
图14和图15是沿着图13的线G-G’和线H-H’截取的截面图。
图16至图29是示出根据示例实施例的制造图像传感器的方法中的阶段的视图。
具体实施方式
现在将参照附图在下文中更全面地描述各种示例实施例。贯穿本申请，相同的附图标记可以指代相同的元件。
在下文中，将参照图1至图15描述根据示例实施例的半导体器件。为了便于说明，在附图中省略了诸如浅沟槽隔离(STI)之类的器件隔离层。
图1是根据示例实施例的半导体器件的透视图。图2是沿着图1的线A-A’截取的截面图。图3a和图3b是图2的部分R1的放大图。图4是沿着图1的线B-B’截取的截面图。为简洁起见，图1中未示出层间绝缘层160。
参照图1至图4，半导体器件包括衬底100、场绝缘层105、第一有源图案110、第二有源图案120、第一栅极结构150、第一栅极间隔物(spacer)130、第一外延图案140和层间绝缘层160。本文使用的术语“第一”、“第二”、“第三”等仅用于将方向、区域、部分或元件彼此区分。
衬底100可以包括体硅衬底或绝缘体上硅(SOI)衬底。在一些实施例中，衬底100可以包括例如硅锗、绝缘体上硅锗(SGOI)、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓中的至少一种。衬底100可以包括形成基底衬底上的外延层。在下文中，为了便于描述，将描述衬底100包括硅。
衬底100包括第一鳍片突起100P。第一鳍片突起100P可以从衬底100的上表面突出，并且在第一方向X1上纵长延伸。空间相对术语例如“之下”、“下方”、“下”、“上方”、“上”、“更高”等，旨在包括除了在附图中描绘的取向之外在使用或操作时器件的不同取向。第一鳍片突起100P可以通过蚀刻衬底100的一部分而形成，或者可以是从衬底100生长的外延层。
第一鳍片突起100P可以包括硅或锗。此外，第一鳍片突起100P可以包括化合物半导体，例如IV-IV族化合物半导体或III-V族化合物半导体。
IV-IV族化合物半导体可以包括二元化合物或三元化合物(每种化合物包括碳(C)、硅(Si)、锗(Ge)或锡(Sn)中的至少两种)或者掺杂有IV族元素的化合物。
III-V族化合物半导体可以包括二元化合物、三元化合物或四元化合物，其各自通过组合III族元素(例如铝(Al)、镓(Ga)或铟(In)中的至少一种)和V族元素(例如磷(P)、砷(As)或锑(Sb)中的至少一种)形成。
场绝缘层105可以形成在衬底100上。场绝缘膜105可以围绕第一鳍片突起100P的至少一部分侧壁。本文使用的术语“环绕”不需要完全或完整围绕。第一鳍片突起100P可以由场绝缘层105限定。
参照图4，第一鳍片突起100P的侧壁可以部分地或完全地被场绝缘层105围绕。然而，本发明构思不限于此。
场绝缘层105可以包括例如氧化硅层、氮化硅层、氮氧化硅层或其组合。
第一有源图案110可以形成在衬底100上。第一有源图案110可以与衬底100间隔开。第一有源图案110可以在第一方向X1上延伸。
第一有源图案110可以形成在第一鳍片突起100P上，并且与第一鳍片突起100P间隔开。第一有源图案110可以与第一鳍片突起100P竖直地重叠。例如，第一有源图案110可以与第一鳍片突起100P在第三方向Z1上重叠。因此，第一有源图案110可以不形成在场绝缘层105上，而是可以形成在第一鳍片突起100P上。
第二有源图案120可以形成在第一有源图案110上。第二有源图案120可以与第一有源图案110间隔开。第二有源图案120可以在第一方向X1上延伸。第二有源图案120可以与第一有源图案110竖直地重叠。例如，第二有源图案120可以与第一有源图案110在第三方向Z1上重叠。
第一有源图案110和第二有源图案120可以包括硅或锗。在一些实施例中，第一有源图案110和第二有源图案120可以包括化合物半导体，例如IV-IV族化合物半导体或III-V族化合物半导体。
第一有源图案110和第二有源图案120可以包括与第一鳍片突起100P相同的材料或不同的材料。
第一有源图案110和第二有源图案120中的每一个可以用作晶体管的沟道区。
尽管在附图中示出了包括两个有源图案的半导体器件，但是本发明构思不限于此。例如，半导体器件可以包括一个或三个或更多有源图案。
第一栅极结构150包括第一栅极绝缘膜152和第一栅电极154。
第一栅电极154可以形成在衬底100上。第一栅电极154可以与第一有源图案110和第二有源图案120交叉。例如，第一栅电极154可以在第二方向Y1上纵长延伸。
第一栅电极154可以围绕第一有源图案110和第二有源图案120。例如，第一有源图案110和第二有源图案120可以在第一方向X1上穿透或延伸穿过第一栅电极154。第一栅电极154可以完全围绕第一有源图案110的周边和第二有源图案120的周边，或以其他方式沿着第一有源图案110的周边和第二有源图案120的周边延伸。第一栅电极154可以设置在第一有源图案110和衬底100之间。
第一栅电极154可以包括导电材料。第一栅电极154可以由单层或多层形成。例如，第一栅电极154可以包括功函数控制导电层以及填充由功函数控制导电层形成的空间的填充导电层。
第一栅电极154可以包括例如TiN、WN、TaN、Ru、TiC、TaC、Ti、Ag、Al、TiAl、TiAlN、TiAlC、TaCN、的TaSiN、Mn、Zr、W、Al或其组合。在一些实施例中，第一栅电极154可以包括硅或硅锗。可以通过栅极替换工艺形成第一栅电极154，但是本发明构思不限于此。
第一栅极间隔物130可以形成在第一栅电极154的相对侧壁上，并且在第二方向Y1上延伸。第一栅极间隔物130可以限定与第一有源图案110和第二有源图案120交叉的第一沟槽TR1。
第一栅极间隔物130可以形成在第一有源图案110和第二有源图案120的相对端部上。例如，第一栅极间隔物130可以接触第一有源图案110和第二有源图案120的相对端部。术语“接触”可以表示在相接触的元件之间不存在中间元件(例如，层或衬底)。相反，当某一元件被称为在另一元件“上”或“相邻”时，该元件可以与该另一元件接触，或者也可以存在中间元件。在一些实施例中，第一有源图案110和/或第二有源图案120可以穿透或延伸穿过第一栅极间隔物130。
每个第一栅极间隔物130包括第一外间隔物132和第一内间隔物134。
第一内间隔物134可以形成在第一栅电极154围绕着第一有源图案110和第二有源图案120的部分的侧壁上。第一外间隔物132可以形成在第一内间隔物134上。第一外间隔物132可以设置在第二有源图案120上。例如，参考图2、图3a和图3b，第一内间隔物134可以设置在第一鳍片突起100P和第一有源图案110之间。第一内间隔物134还可以设置在第一有源图案110和第二有源图案120之间。
在一些实施例中，根据用于形成第一有源图案110和第二有源图案120的多层堆叠结构，第一内间隔物134和第一外间隔物132可以设置在第二有源图案120上。
参照图2，第一外间隔物132的宽度可以等于第一内间隔物134的宽度。这里，第一外间隔物132的宽度和第一内间隔物134的宽度分别指在第一方向X1上的第一外间隔物132的第一宽度W11和第一内间隔物134的第二宽度W12。在一些实施例中，第一外间隔物132的第一宽度W11可以小于或大于第一内间隔物134的第二宽度W12。
第一栅极间隔物130可以包括与第一有源图案110和第二有源图案120类似的材料。例如，第一栅极间隔物130可以包括半导体材料层。该半导体材料层可以包括半导体材料。半导体材料可以不包括绝缘材料，例如氧化物或氮化物。也就是说，第一栅极间隔物130可以不含氧化物、氮化物和/或其他绝缘材料。
在一些实施例中，每个第一栅极间隔物130的第一内间隔物134可以包括半导体材料层。
例如，当第一有源图案110和第二有源图案120包括硅时，第一内间隔物134可以包括硅(Si)或硅锗(SiGe)。在这种情况下，例如，第一内间隔物134中的硅浓度可以大于第一有源图案110和第二有源图案120的每一个中的硅浓度。在一些实施例中，当第一有源图案110和第二有源图案120包括锗(Ge)或硅锗(SiGe)时，第一内间隔物134可以包括锗(Ge)或硅锗(SiGe)。在这种情况下，例如，第一内间隔物134中的锗浓度可以大于第一有源图案110和第二有源图案120的每一个中的锗浓度。
第一外间隔物132可以是与第一内间隔物134相同的材料或不同的材料。
在一些实施例中，第一外间隔物132可以包括绝缘材料层。例如，第一外间隔物132可以包括氮化硅、氮氧化硅、氧化硅、碳氮氧化硅或其组合。
第一栅极绝缘层152可以设置在第一有源图案110与第一栅电极154之间以及第二有源图案120与第一栅电极154之间。因此，第一栅极绝缘层152可以沿着第一有源图案110和第二有源图案120的表面形成。第一栅极绝缘层152可以围绕第一有源图案110和第二有源图案120。另外，第一栅极绝缘层152可以形成在场绝缘层105的上表面上并且形成在第一鳍片突起100P的上表面上。
第一栅极绝缘层152可以沿着第一栅极间隔物130的内侧壁延伸。例如，第一栅极绝缘层152可以沿着第一沟槽TR1的侧壁和下表面延伸。
第一栅极绝缘层152可以包括高k介电材料，其介电常数大于氧化硅、氮化硅或氮氧化硅的介电常数。例如，第一栅极绝缘层152可以包括例如氧化铪、氧化铪硅、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化锆锆、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽或铌酸铅锌、或其组合，但不限于此。
即使未在图中示出，也可以在第一栅极绝缘层152与第一有源图案110之间，第一栅极绝缘层152与第二有源图案120之间以及第一栅极绝缘层152与第一鳍片突起100P之间形成界面层。根据形成界面层的方法，可以沿着第一栅极绝缘层152的轮廓或周边形成界面层。然而，本发明构思不限于此。
第一外延图案140可以形成在第一栅电极154的相对侧上。第一外延图案140可以接触第一有源图案110、第二有源图案120和第一栅极间隔物130。例如，第一外延图案140可以形成在第一有源图案110的侧壁、第二有源图案120的侧壁和相应的第一栅极间隔物130的外侧壁上。
每个第一外延图案140可以包括形成在第一鳍片突起100P上的外延层。第一外延图案140可以是抬升源/漏区，其上表面突出在衬底100的上表面上方。然而，本发明构思不限于此。例如，源/漏区可以是形成在衬底100中的杂质区。
在一些实施例中，每个第一外延图案140可以包括多层。例如，每个第一外延图案140包括依次形成在衬底100上的第一外延层142和第二外延层144。
第一外延层142可以形成在第一鳍片突起100P、第一有源图案110、第二有源图案120和第一内间隔物134上。可以通过外延生长工艺从第一鳍片突起100P、第一有源图案110、第二有源图案120和第一内间隔物134形成第一外延层142。第一外延层142可以沿着第一鳍片突起100P的上表面、第一有源图案110的侧壁、第二有源图案120的侧壁和第一内间隔物134的外侧壁延伸。
第一外延层142可以用作生长每个第一外延图案140的种子。然而，在一些实施例中，第一外延层142可以省略。
第二外延层144可以形成在第一外延层142上。可以形成第二外延层144以填充在衬底100上形成的沟槽。
第二外延层144可以具有菱形、五边形或六边形的截面。然而，本发明构思不限于此。第二外延层144可以具有各种形状的截面。
在一些实施例中，当半导体器件是PMOS晶体管时，第一外延图案140可以包括p型杂质或用于防止p型杂质扩散的杂质。例如，第一外延图案140可以包括B、C、In、Ga、Al或其组合。
在一些实施例中，当半导体器件是PMOS晶体管时，第一外延图案140可以包括压应力材料，即，被配置为引起压应力或应变的材料。例如，当第一有源图案110和第二有源图案120中的每一个是硅图案时，第一外延图案140可以包括晶格常数大于硅的晶格常数的材料。例如，第一外延图案140可以包括硅锗(SiGe)。压应力材料可以向第一有源图案110和第二有源图案120施加压应力，使得可以增加晶体管的沟道区(例如，第一有源图案110和第二有源图案120)中的载流子迁移率。
在一些实施例中，当半导体器件是NMOS晶体管时，第一外延图案140可以包括n型杂质或用于防止n型杂质扩散的杂质。例如，第一外延图案140可以包括P、Sb、As或其组合。
在一些实施例中，当半导体器件是NMOS晶体管时，第一外延图案140可以包括拉应力材料，即，被配置为引起拉应力或应变的材料。例如，当第一有源图案110和第二有源图案120中的每一个是硅图案时，第一外延图案140可以包括晶格常数小于硅的晶格常数的材料。例如，第一外延图案140可以包括碳化硅(SiC)。拉应力材料可以向第一有源图案110和第二有源图案120施加拉应力，使得可以增加晶体管的沟道区(例如，第一有源图案110和第二有源图案120)中的载流子迁移率。在一些实施例中，第一外延图案140可以不包括拉应力材料。
在一些实施例中，第一外延层142和第二外延层144可以包括不同浓度的第一半导体材料。例如，当半导体器件是PMOS晶体管时，第一外延层142可以包括作为压应力材料的第一浓度的第一半导体材料。当第一有源图案110和第二有源图案120包括硅(Si)时，第一半导体材料可以是例如锗(Ge)。
此时，第二外延层144可以包括不同于第一浓度的第二浓度的第一半导体材料。例如，第二外延层144中的锗浓度可以大于第一外延层142中的锗浓度。第一浓度可以为10％至30％，并且第二浓度可以为40％至65％。随着第一半导体材料的浓度增加，施加在晶体管的沟道区(例如，第一有源图案110和第二有源图案120)上的压应力可以增加。因此，包括大于第一浓度的第二浓度的第一半导体材料的第二外延层144可以用于增加载流子迁移率。
在一些实施方案中，第一浓度可以等于第二浓度。
在一些实施例中，每个第一外延图案140与第一有源图案110、第二有源图案120和第一栅极间隔物130相邻的部分可以包括高浓度的第一半导体材料。例如，第一外延层142的锗浓度可以大于30％。
层间绝缘层160可以形成在基片100上。层间绝缘层160可以围绕限定第一沟槽TR1的第一栅极间隔物130的外侧壁。
层间绝缘层160可以包括例如氧化硅、氮化硅、氮氧化硅和/或低k介电材料。术语“和/或”包括关联列出的一个或多个项目的任意和所有组合。例如，低k介电材料可以包括但不限于可流动氧化物(FOX)、多琳硅氮烷(TOSZ)、未掺杂硅玻璃(USG)、硼硅玻璃(BSG)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、等离子增强四乙基正硅酸盐(PETEOS)、氟化硅酸盐玻璃(FSG)、碳掺杂氧化硅(CDO)、干凝胶、气凝胶、无定形氟化碳、有机硅酸盐玻璃(OSG)、聚对二甲苯、双苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔聚合材料或其组合。
在一些实施例中，第一栅极间隔物130可以包括杂质。例如，每个第一栅极间隔物130的第一内间隔物134可以包括p型杂质或n型杂质。也就是说，第一内间隔物134可以是p型或n型。
第一栅极间隔物130可以包括与第一外延图案140相同类型或不同类型的杂质(例如，与第一外延图案140相同的导电类型或不同的导电类型)。
例如，第一外延图案140可以包括第一杂质，并且第一栅极间隔物130可以包括与第一杂质相同导电类型的第二杂质。例如，如图3a所示，第一外延图案140和第一内间隔物134中的每一个可以包括p型杂质。
在这种情况下，第一内间隔物134可以改善半导体器件的性能。例如，当第一外延图案140包括低浓度的第一杂质时，第一内间隔物134可以包括浓度高于第一杂质的浓度的第二杂质，从而可以改善半导体器件的性能。在一些实施例中，第二杂质的浓度可以基本上等于或低于第一杂质的浓度。
在一些实施例中，第一外延图案140可以包括第一杂质，并且第一栅极间隔物130可以包括与第一杂质不同类型的第二杂质。例如，如图3b所示，第一外延图案140可以包括p型杂质，并且第一内间隔物134可以包括n型杂质。
在这种情况下，第一内间隔物134可以有效地抑制短沟道效应(SCE)。例如，当第一外延图案140包括高浓度的第一杂质时，第一杂质可能扩散到沟道区域(例如，第一有源图案110和第二有源图案120)中，使得SCE可能增强。然而，与第一杂质不同导电类型的第二杂质可以扩散到与之相邻的第一有源图案110和第二有源图案120中，因此可以有效地抑制SCE。
在根据示例实施例的半导体器件中，可以减少或防止源/漏区中出现缺陷。例如，可以减少或防止源/漏区中发生堆垛层错。
源/漏区可以通过外延生长工艺从有源图案和栅极间隔物形成。然而，由于有源图案和栅极间隔物之间晶格常数的差异，源/漏区中可能包括堆垛层错。这可能使得难以改善半导体器件的性能。因此，可能减低或降低半导体器件的性能。
然而，在根据示例实施例的半导体器件中，可以使用包括与第一有源图案110和第二有源图案120类似的半导体材料层在内的第一栅极间隔物130，使得可以减少或防止在源/漏区(例如，第一外延图案140)中形成堆垛层错。另外，可以防止源/漏区(例如，第一外延图案140)被损坏或者可以减少损坏的可能性。
为了制造具有栅极全围绕(all around)(GAA)结构的半导体器件，可以使用相对于彼此具有蚀刻选择性的有源层(参见例如图16的2002)和牺牲层(参见例如图16的2001)。例如，包括锗(Ge)的牺牲层(参见例如图16的2001)相对于包括硅(Si)的有源层(参见例如图16的2002)可以具有蚀刻选择性。当半导体器件是PMOS晶体管时，第一外延图案140也可以包括锗(Ge)。因此，由于在牺牲层(参见例如图16的2001)的去除过程中的低蚀刻选择性，第一外延图案140可能被损坏。因此，可以减低或降低半导体器件的性能和可靠性。
然而，在根据示例实施例的半导体器件中，包括与第一有源图案110和第二有源图案120(第一有源图案110和第二有源图案120是沟道区)类似的半导体材料层在内的第一栅极间隔物130可以用于减少或防止对源/漏区(例如，第一外延图案140)的损坏。例如，第一栅极间隔物130可以包括与第一有源图案110和第二有源图案120类似的半导体材料层，从而保护第一外延图案140免于在牺牲层(参见例如图16的2001)的去除过程中被损坏，这是由于第一栅极间隔物130的蚀刻选择性。
图5是示出根据示例实施例的半导体器件的截面图。在图5中，相同的数字用于表示与图1至图4中所示相同的元件。
参照图5，在根据示例实施例的半导体器件中，第一内间隔物134可以由多个部分形成。例如，第一内间隔物134包括第一子间隔物134a和第二子间隔物134b。
第一子间隔物134a可以沿着第一栅极绝缘层152的表面的轮廓形成。第二子间隔物134b可以形成在第一子间隔物134a的侧壁上。
在一些实施例中，第一子间隔物134a和第二子间隔物134b可以包括不同浓度的半导体材料。
例如，当第一有源图案110和第二有源图案120包括硅(Si)时，第一子间隔物134a和第二子间隔物134b可以包括硅(Si)或硅锗(SiGe)。在这种情况下，第一子间隔物134a中的硅浓度可以高于第二子间隔物134b中的硅浓度。因此，在包括锗(Ge)的牺牲层(参见例如图16的2001)的去除过程中，可以保护第一外延图案140免于损坏，这是由于第一子间隔物134a的蚀刻选择性。
在一些实施例中，当第一有源图案110和第二有源图案120包括硅锗(SiGe)或锗(Ge)时，第一子间隔物134a和第二子间隔物134b可以包括硅锗(SiGe)或锗(Ge)。在这种情况下，第一子间隔物134a中的锗浓度可以高于第二子间隔物134b中的锗浓度。因此，在包括硅(Si)的牺牲层(参见例如图16的2001)的去除过程中，可以保护第一外延图案140免于损坏，这是由于第一子间隔物134a的蚀刻选择性。
在一些实施例中，第一子间隔物134a可以包括绝缘材料，并且第二子间隔物134b可以包括与第一有源图案110和第二有源图案120类似的半导体材料层。
例如，第一子间隔物134a可以包括低k介电材料、氮化硅、氮氧化硅、氧化硅、碳氮氧化硅或其组合。第一子间隔物134a的低k介电材料可以是介电常数小于氧化硅的介电常数的材料。第一子间隔物134a可以用于减小第一栅电极154和第一外延图案140之间的寄生电容。
例如，当第一有源图案110和第二有源图案120包括硅(Si)时，第二子间隔物134b可以包括硅(Si)或硅锗(SiGe)。例如，当第一有源图案110和第二有源图案120包括硅锗(SiGe)或锗(Ge)时，第二子间隔物134b可以包括硅锗(SiGe)或锗(Ge)。第二子间隔物134b可以用于减少或防止第一外延图案140中形成堆垛层错。
图6是根据示例实施例的半导体器件的截面图。图7是图6的部分R2的放大图。在图6和图7中，相同的数字用于表示与图1至图4中所示相同的元件。
参照图6和图7，在根据示例实施例的半导体器件中，第一内间隔物134的至少一个侧壁可以具有弯曲表面。例如，第一内间隔物134与第一栅电极154相邻的第一侧壁134S1可以具有朝向第一栅电极154的凸弯曲形状。
第一栅极绝缘层152可以沿着第一内间隔物134的第一侧壁134S1的轮廓延伸。因此，第一栅极绝缘层152与第一内间隔物134相邻的部分的表面可以朝向第一内间隔物134凹入地弯曲。同样地，第一栅电极154与第一内间隔物134相邻的侧壁可以凹入地弯曲。也就是说，第一内间隔物134的第一侧壁134S1可以沿着栅电极结构152、154的侧壁共形地延伸。
第一内间隔物134与每个第一外延图案140相邻的第二侧壁134S2可以是平坦的或平面的，但不限于此。在一些实施例中，第一内间隔物134的第二侧壁134S2可具有与第一侧壁134S1类似的轮廓。例如，第一内间隔物134的第二侧壁134S2可以具有凹弯曲形状。
在一些实施例中，第一内间隔物134在第一方向X1上的宽度可以改变。例如，第一内间隔物134与第一有源图案110或第二有源图案120相邻的部分的第三宽度W21可以小于第一内间隔物134的中间部分的第四宽度W22。
在一些实施例中，第一内间隔物134与第一有源图案110或第二有源图案120相邻的侧壁可以相对于第一有源图案110或第二有源图案120成钝角。例如，第一内间隔物134的第一侧壁134S1可以相对于第二有源图案120的下表面成钝角。
第一内间隔物134的形状可以通过稍后将参考图24至图26描述的制造半导体器件的工艺形成。
图8是示出根据示例实施例的半导体器件的截面图。在图8中，相同的数字用于表示与图1至图4、图6和图7中所示相同的元件。
参照图8，在半导体器件中，第一内间隔物134可以沿着第一鳍片突起100P的上表面、第一有源图案110的侧壁和第二有源图案120的侧壁(例如，连续地)延伸。
例如，第一内间隔物134可以沿着第一鳍片突起100P的轮廓、第一栅极绝缘层152的轮廓、第一有源图案110的轮廓和第二有源图案120的轮廓延伸。因此，第一内间隔物134可以介于第一有源图案110和每个第一外延图案140之间以及第二有源图案120和每个第一外延图案140之间。
在一些实施例中，每个第一外延图案140的第一外延层142可以沿着第一内间隔物134的轮廓延伸。在其他实施例中，可以省略第一外延层142。
在一些实施例中，第一内间隔物134可以包括杂质。例如，当半导体器件是PMOS晶体管时，第一内间隔物134可以包括p型杂质。在这种情况下，可以根据第一内间隔物134中的p型杂质的浓度来调节PMOS晶体管的结区。
图9是根据示例实施例的半导体器件的透视图。图10是沿着图9的线C-C’和线D-D’截取的截面图。在图9和图10中，相同的数字用于表示与图1至图4中所示相同的元件。
参照图9和图10，在根据示例实施例的半导体器件中，衬底100包括第一区域I和第二区域II。第一区域I和第二区域II可以彼此分离开，或者可以彼此连接。可以在第一区域I和第二区域II上形成相同导电类型的晶体管或不同导电类型的晶体管。
第一区域I和第二区域II均可以是例如逻辑区域、静态随机存取存储器(SRAM)区域或输入/输出(10)区域。例如，第一区域I和第二区域II可以是设置有用于执行相同功能或不同功能的半导体器件的区域。
在一些实施例中，第一区域I上的半导体器件与参照图1至图4描述的半导体器件相同，因此省略其详细描述。
第二区域II上的半导体器件包括第二鳍片突起200P、第三有源图案210、第四有源图案220、第二栅极结构250、第二栅极间隔物230和第二外延图案240。
第二鳍片突起200P可以从衬底100的上表面突出，并且在第四方向X2上纵长延伸。第二鳍片突起200P可以通过蚀刻衬底100的一部分而形成，或者可以包括从衬底100生长的外延层。
第三有源图案210可以形成在衬底100上。第三有源图案210可以与衬底100间隔开。第三有源图案210可以在第四方向X2上延伸。
第四有源图案220可以形成在第三有源图案210上，并且与第三有源图案210间隔开。第四有源图案220可以在第四方向Y2上延伸。
第三有源图案210和第四有源图案220可以包括与第一有源图案110和第二有源图案120相同的材料或不同的材料。
第二栅极结构250包括第二栅极绝缘层252和第二栅电极254。
第二栅电极254可以形成在衬底100上。第二栅电极254可以与第三有源图案210和第四有源图案220交叉。第二栅电极254可以在第五方向Y2上纵长延伸。
第二栅电极254可以围绕第三有源图案210和第四有源图案220。第三有源图案210和第四有源图案220可以穿透或延伸穿过第二栅电极254。
第二栅极间隔物230可以形成在第二栅电极254的侧壁上。第二栅极间隔物230可以限定与第三有源图案210和第四有源图案220交叉的第二沟槽TR2。
第二栅极间隔物230可以设置在第三有源图案210和/或第四有源图案220的相对端部上。在一些实施例中，第三有源图案210和第四有源图案220可以穿透或延伸穿过第二栅极间隔物230。在一些实施例中，第二栅极间隔物230可以不包括内间隔物。
第二栅极绝缘层252可以介于第三有源图案210与第二栅电极254之间以及第四有源图案220与第二栅电极254之间。第二栅极绝缘层252可以围绕第三有源图案210和第四有源图案220。第二栅极绝缘层252可以形成在场绝缘层105的上表面和第二鳍片突起200P的上表面上。
第二栅极绝缘层252可以沿着第二栅极间隔物230的内侧壁延伸。例如，第二栅极绝缘层252可以沿着第二沟槽TR2的侧壁和下表面延伸。
第二外延图案240可以形成在第二栅电极254的相对侧上。第二外延图案240可以接触第三有源图案210、第四有源图案220和第二栅极绝缘层252。例如，第二外延图案240可以形成在第三有源图案210的侧壁、第四有源图案220的侧壁和第二栅极绝缘层252的外表面上。
在一些实施例中，每个第二外延图案240可以包括多层。例如，每个第二外延图案240可以包括依次形成在衬底100上的第三外延层242和第四外延层244。
在一些实施例中，第一区域I和第二区域II上的晶体管可以是PMOS晶体管。例如，第一外延图案140和第二外延图案240中的每一个可以包括p型杂质。
在一些实施例中，第一外延图案140和第二外延图案240可以包括不同浓度的半导体材料。例如，第一外延图案140和第二外延图案240可以包括硅锗(SiGe)。在一些实施例中，每个第一外延图案140中的锗浓度可以高于每个第二外延图案240中的锗浓度。在一些实施例中，第一外延层142中的锗浓度可以高于第三外延层242中的锗浓度。
当半导体器件是PMOS晶体管时，在牺牲层(参见例如图16的2001)的去除过程期间可能损坏包括高浓度锗的源/漏区。在根据示例实施例的半导体器件中，可以通过使用包括类似于沟道区(例如，第一有源图案110和第二有源图案120)的半导体材料层在内的第一栅极间隔物130来防止第一外延图案140被损坏。
图11是根据示例实施例的半导体器件的透视图。图12是沿着图11的线E-E’和线F-F’截取的截面图。在图11和图12中，相同的数字用于表示与图1至图4、图9和图10中所示相同的元件。
参照图11和图12，在根据示例实施例的半导体器件中，每个第二栅极间隔物230可以包括第二外间隔物232和第二内间隔物234。
第二内间隔物234可以形成在第二栅电极254围绕着第三有源图案210和第四有源图案220的侧壁上。第二外间隔物232可以形成在第二内间隔物234上。第二外间隔物232可以形成在第四有源图案220上。
第二内间隔物234可以形成在第二鳍片突起200P与第三有源图案210之间以及第三有源图案210与第四有源图案220之间。
在一些实施例中，第一区域I和第二区域II上的晶体管可以是NMOS晶体管。例如，第一外延图案140和第二外延图案240中的每一个可以包括n型杂质。
在一些实施例中，第一内间隔物134可以包括与第一有源图案110和第二有源图案120类似的半导体材料层。第二内间隔物234可以包括绝缘材料层。
例如，当第一有源图案110和第二有源图案120包括硅(Si)时，第一内间隔物134可以包括硅(Si)或硅锗(SiGe)。例如，当第一有源图案110和第二有源图案120包括硅锗(SiGe)、锗(Ge)时，第一内间隔物134可以包括硅锗(SiGe)、锗(Ge)。
第二内间隔物234可以包括例如低k介电材料、氮化硅、氮氧化硅、氧化硅、碳氮氧化硅或其组合。低k介电材料可以具有比氧化硅的介电常数低的介电常数。
在根据示例实施例的半导体器件中，例如，可以减少或防止例如第一区域I上的晶体管的源/漏区中的堆垛层错，并且可以减少或防止例如第二区域II上的晶体管的栅电极与源/漏区之间的寄生电容。
图13是根据示例实施例的半导体器件的透视图。图14和图15是沿着图13的线G-G’和线H-H’截取的截面图。在图13至图15中，相同的数字用于表示与图1至图4和图9至图12中所示相同的元件。
参照图13和图14，在根据示例实施例的半导体器件中，第一区域I上的晶体管是PMOS晶体管，并且第二区域II上的晶体管是NMOS晶体管。例如，第一外延图案140可以包括p型杂质。第二外延图案240可以包括n型杂质。
在一些实施例中，第一内间隔物134可以包括与第一有源图案110和第二有源图案120类似的第一半导体材料层，并且第二内间隔物234可以包括与第三有源图案210和第四有源图案220类似的第二半导体材料层。
例如，当第一有源图案110和第二有源图案120包括硅(Si)时，第一内间隔物134可以包括硅(Si)或硅锗(SiGe)。例如，当第一有源图案110和第二有源图案120包括硅锗(SiGe)或锗(Ge)时，第一内间隔物134可以包括硅锗(SiGe)或锗(Ge)。
例如，当第三有源图案210和第四有源图案220包括硅(Si)时，第二内间隔物234可以包括硅(Si)或硅锗(SiGe)。例如，当第三有源图案210和第四有源图案220包括硅锗(SiGe)或锗(Ge)时，第二内间隔物234可以包括硅锗(SiGe)或锗(Ge)。
参照图13和图15，在根据示例实施例的半导体器件中，第一区域I上的晶体管是PMOS晶体管，并且第二区域II上的晶体管是NMOS晶体管。例如，第一外延图案140可以包括p型杂质。第二外延图案240可以包括n型杂质。
在一些实施例中，第一内间隔物134可以包括与第一有源图案110和第二有源图案120类似的第一半导体材料层，并且第二内间隔物234可以包括绝缘材料层。
例如，当第一有源图案110和第二有源图案120包括硅(Si)时，第一内间隔物134可以包括硅(Si)或硅锗(SiGe)。例如，当第一有源图案110和第二有源图案120包括硅锗(SiGe)或锗(Ge)时，第一内间隔物134可以包括硅锗(SiGe)或锗(Ge)。
例如，第二内间隔物234可以包括低k介电材料、氮化硅、氮氧化硅、氧化硅、碳氮氧化硅或其组合。低k介电材料可以具有比氧化硅的介电常数低的介电常数。
图16至图29是示出根据示例实施例的制造半导体器件的方法中的示例阶段或操作的视图。图17、图19、图21和图23至图28是沿着图16的线A-A’截取的截面图。图18、图20、图22和图29是沿着图16的线B-B’截取的截面图。在图16至图29中，相同的数字用于表示与图1至图15中所示相同的元件。
参照图16至图18，在衬底100上形成包括交替堆叠的牺牲层2001和有源层2002在内的半导体叠层2000。有源层2002可以包括相对于牺牲层2001具有蚀刻选择性的材料。牺牲层2001和有源层2002可以通过外延生长工艺形成。
参考图16和图18，在衬底100上形成两个牺牲层2001和两个有源层2002。然而，牺牲层2001的数量和有源层2002的数量不限于此。另外，牺牲层2001和有源层2002的堆叠次序可以改变。例如，在半导体叠层2000中，有源层2002之一可以设置在最上层，如图中所示。在一些实施例中，牺牲层2001之一可以设置在半导体叠层2000中的最上层。
可以在半导体叠层2000上形成第一掩模图案2101。第一掩模图案2101可以在第一方向X1上纵长延伸。
参考图19和图20，使用第一掩模图案2101作为蚀刻掩模来蚀刻半导体叠层2000和衬底100。因此，可以在衬底100上形成鳍片结构F1。
可以蚀刻牺牲层2001以形成在第一方向X1上纵长延伸的第一牺牲图案112和第二牺牲图案122。可以蚀刻有源层2002以形成在第一方向X1上纵长延伸的第一有源图案110和第二有源图案120。
鳍片结构F1包括依次堆叠的第一鳍片突起100P、第一牺牲图案112、第一有源图案110、第二牺牲图案122和第二有源图案120。
参照图21和图22，场绝缘层105形成在衬底100上并覆盖鳍片结构F1的至少一部分侧壁。在形成场绝缘层105的过程中，可以去除第一掩模图案2101。
在鳍片结构F1上形成假栅电极150D。假栅电极150D可以与鳍片结构F1交叉，并且在第二方向Y1上纵长延伸。可以使用第二掩模图案2102作为蚀刻掩模来形成假栅电极150D。即使未在图中示出，也可以在假栅电极150D和鳍片结构F1之间进一步形成假栅极绝缘层或鳍片结构保护层。
在假栅电极150D的侧壁上形成预备栅极间隔物130P。
参考图23，使用假栅电极150D和预备栅极间隔物130P作为蚀刻掩模来蚀刻鳍片结构F1。
因此，可以去除第一牺牲图案112的一部分、第一有源图案110的一部分、第二牺牲图案122的一部分和第二有源图案120的一部分。在一些实施例中，可以在鳍片结构F1中形成底切区域。例如，底切区域可以形成在假栅电极150D和预备栅极间隔物130P下方。
在一些实施例中，当蚀刻鳍片结构F1时，可以暴露第一鳍片突起100P的上表面。在一些实施例中，当蚀刻鳍片结构F1时，可以蚀刻第一鳍片突起100P的一部分。
参照图24，使第一牺牲图案112的侧壁和第二牺牲图案122的侧壁选择性地凹陷。
例如，当蚀刻鳍片结构F1时，可以暴露第一牺牲图案112的侧壁、第一有源图案110的侧壁、第二牺牲图案122的侧壁和第二有源图案120的侧壁。此时，使第一牺牲图案112的暴露侧壁和第二牺牲图案122的暴露侧壁选择性地凹陷。
由于第一有源图案110和第二有源图案120包括相对于第一牺牲图案112和第二牺牲图案122具有蚀刻选择性的材料，因此可以选择性地蚀刻第一牺牲图案112和第二牺牲图案122。
因此，在第一鳍片突起100P与第一有源图案110之间，在第一牺牲图案112的侧壁上形成第一凹槽RC1。另外，在第一有源图案110和第二有源图案120之间，在第二牺牲图案122的侧壁上形成第二凹槽RC2。如图所示，第一牺牲图案112的侧壁和第二牺牲图案122的侧壁(其上形成有第一凹槽RC1和第二凹槽RC2)可以是平坦的或平面的，但不限于此。例如，取决于凹陷工艺，第一牺牲图案112的侧壁和第二牺牲图案122的侧壁可以具有凹入或其他弯曲形状。
参照图25，在衬底100上形成包括与第一有源图案110和第二有源图案120类似的材料的内间隔层134L。例如，可以在衬底100上形成包括半导体材料的内间隔层134L。
例如，当第一有源图案110和第二有源图案120包括硅(Si)时，内间隔层134L可以包括硅(Si)或硅锗(SiGe)。在这种情况下，内间隔层134L中的硅浓度可以高于第一有源图案110和第二有源图案120的每一个中的硅浓度。在一些实施例中，内间隔层134L中的硅浓度可以高于第一牺牲图案112和第二牺牲图案122的每一个中的硅浓度。
例如，当第一有源图案110和第二有源图案120是硅锗(SiGe)或锗(Ge)时，内间隔层134L可以包括硅锗(SiGe)或锗(Ge)。在这种情况下，内间隔层134L中的锗浓度可以高于第一有源图案110和第二有源图案120的每一个中的锗浓度。在一些实施例中，内间隔层134L中的锗浓度可以高于第一牺牲图案112和第二牺牲图案122的每一个中的锗浓度。
内间隔层134L可以沿着第一鳍片突起100P的上表面、第一牺牲图案112的侧壁、第一有源图案110的侧壁、第二牺牲图案122的侧壁以及第二有源图案120的侧壁延伸。例如，内间隔层134L可以沿着第一鳍片突起100P、第一牺牲图案112、第一有源图案110、第二牺牲图案122和第二有源图案120的轮廓延伸。
内间隔层134L可以通过例如外延生长工艺形成，但不限于此。例如，内间隔层134L可以通过沉积工艺形成。内间隔层134L可以由单层形成，但不限于此。在一些实施例中，内间隔层134L可以由包括不同浓度的半导体材料的多层形成。在一些实施例中，内间隔层134L可以包括多层结构，其中依次堆叠至少一个绝缘材料层和至少一个半导体材料层。
参照图26，去除内间隔层134L在第一有源图案110和第二有源图案120的侧壁上的部分。因此，形成第一栅极间隔物130，每个栅极间隔物130包括第一外间隔物132和第一内间隔物134。
可以使用假栅电极150D和预备栅极间隔物130P作为蚀刻掩模通过蚀刻工艺来执行内间隔层134L在第一有源图案110和第二有源图案120的侧壁上的部分的去除过程。上述蚀刻工艺可以包括例如气相反应蚀刻工艺、等离子体蚀刻工艺和/或湿法蚀刻工艺。另外，通过上述蚀刻工艺，可以去除内间隔层134L在第一鳍片突起100P的上表面上的部分。
第一内间隔物134的相对侧壁可以是平坦的或平面的，但不限于此。例如，当包括第一凹槽RC1的第一牺牲图案112的侧壁具有凹弯曲形状时，第一内间隔物134与第一牺牲图案112相邻的侧壁可以具有凸弯曲形状。另外，当包括第二凹槽RC2的第二牺牲图案122的侧壁具有凹弯曲形状时，第一内间隔物134与第二牺牲图案122相邻的侧壁可以具有凸弯曲形状。
参照图27，在假栅电极150D的相对侧上形成第一外延图案140。
例如，可以通过使用外延生长工艺从第一鳍片突起100P、第一有源图案110、第二有源图案120和第一内间隔物134生长来形成每个第一外延图案140。因此，每个第一外延图案140可以接触第一有源图案110、第二有源图案120和第一内间隔物134。
在一些实施例中，每个第一外延图案140可以包括多层。例如，每个第一外延图案140可以包括第一外延层142和第二外延层144。
在衬底100上形成层间绝缘层160以覆盖第一外延图案140。假栅电极150D可以通过层间绝缘层160暴露。
例如，层间绝缘层160可以形成为覆盖第一外延图案140，然后可以被平坦化直到露出假栅电极150D的上表面。
可以在形成层间绝缘层160期间去除第二掩模图案2102。
参考图28和图29，去除假栅电极150D、第一牺牲图案112和第二牺牲图案122。因此，可以形成在第二方向Y1上纵长延伸的第一沟槽TR1。还可以暴露第一有源图案110和第二有源图案120。
第一有源图案110可以与第一鳍片突起100P间隔开。第二有源图案120可以与第一有源图案110间隔开。
再次参照图1至图4，在第一沟槽TR1中形成第一栅极绝缘层152和第一栅电极154。
第一栅电极154可以由单层形成，但不限于此。在一些实施例中，第一栅电极154可以由多层形成。例如，第一栅电极154可以包括功函数控制导电层以及位于由功函数控制导电层形成的空间中的填充导电层。
虽然已经参考本发明构思的示例实施例示出和描述了发明构思，但是本领域普通技术人员应理解，可以在不脱离如所附权利要求阐明的本发明构思的精神和范围的情况下，对其进行形式和细节上进行各种改变。

Claims (20)

1.一种半导体器件，包括：
衬底；
所述衬底上的栅电极，所述栅电极在第一方向上延伸；
所述栅电极的侧壁上的栅极间隔物，所述栅极间隔物包括半导体材料层；
穿透所述栅电极和所述栅极间隔物的有源图案，所述有源图案在与所述第一方向交叉的第二方向上延伸；以及
外延图案，与所述有源图案和所述栅极间隔物接触。
2.根据权利要求1所述的半导体器件，其中，所述有源图案以及所述栅极间隔物的半导体材料层包括硅。
3.根据权利要求2所述的半导体器件，其中，所述栅极间隔物的半导体材料层中的硅浓度高于所述有源图案中的硅浓度。
4.根据权利要求1所述的半导体器件，其中，所述有源图案以及所述栅极间隔物的半导体材料层包括锗。
5.根据权利要求4所述的半导体器件，其中，所述栅极间隔物的半导体材料层中的锗浓度高于所述有源图案中的锗浓度。
6.根据权利要求1所述的半导体器件，其中，所述外延图案接触所述栅极间隔物的半导体材料层，并且所述栅极间隔物的半导体材料层不含氧化物或氮化物。
7.根据权利要求1所述的半导体器件，其中，所述外延图案包括p型杂质和硅锗。
8.根据权利要求7所述的半导体器件，其中，所述外延图案包括第一外延图案以及所述第一外延图案上的第二外延图案，所述第一外延图案接触所述有源图案和所述栅极间隔物，并且所述第二外延图案中的锗浓度高于所述第一外延图案中的锗浓度。
9.根据权利要求1所述的半导体器件，其中，所述外延图案包括第一杂质，并且所述栅极间隔物的半导体材料层包括与所述第一杂质相同导电类型的第二杂质。
10.根据权利要求1所述的半导体器件，其中，所述外延图案包括第一杂质，并且所述栅极间隔物的半导体材料层包括与所述第一杂质不同导电类型的第二杂质。
11.一种半导体器件，包括：
衬底；
所述衬底上的第一有源图案；
围绕所述第一有源图案的栅电极；
所述栅电极的侧壁上的内间隔物，其中，所述内间隔物位于所述第一有源图案与所述衬底之间；以及
外延图案，与所述第一有源图案和所述内间隔物接触，
其中，所述内间隔物包括半导体材料。
12.根据权利要求11所述的半导体器件，其中，所述内间隔物与所述栅电极相邻的侧壁具有凸弯曲形状。
13.根据权利要求11所述的半导体器件，还包括：
所述栅电极的侧壁上的外间隔物，
其中，所述外间隔物设置在所述第一有源图案和所述内间隔物上。
14.根据权利要求13所述的半导体器件，其中，所述外间隔物包括绝缘材料，并且所述内间隔物不含氧化物或氮化物。
15.根据权利要求11所述的半导体器件，还包括：
所述第一有源图案上的第二有源图案，
其中，所述栅电极还围绕所述第二有源图案，所述内间隔物还设置在所述第一有源图案与所述第二有源图案之间，并且所述第一有源图案和所述第二有源图案延伸穿过所述内间隔物以与所述外延图案接触。
16.一种半导体器件，包括：
衬底，包括第一区域和第二区域；
所述第一区域上的第一栅电极，所述第一栅电极在第一方向上延伸；
所述第一栅电极的侧壁上的第一栅极间隔物，所述第一栅极间隔物包括第一半导体材料；
穿透所述第一栅电极和所述第一栅极间隔物的第一有源图案，所述第一有源图案在与所述第一方向交叉的第二方向上延伸；
所述第一栅极间隔物的侧壁上的第一外延图案；
所述第二区域上的第二栅电极，所述第二栅电极在第三方向上延伸；
穿透所述第二栅电极的第二有源图案，所述第二有源图案在与所述第三方向交叉的第四方向上延伸；以及
所述第二栅电极的侧壁上的第二外延图案。
17.根据权利要求16所述的半导体器件，还包括：
所述第二栅电极与所述第二外延图案之间的栅极绝缘层，所述栅极绝缘层与所述第二外延图案接触，
其中，所述第一外延图案和所述第二外延图案包括p型杂质。
18.根据权利要求16所述的半导体器件，还包括：
所述第二外延图案与所述第二栅电极之间的第二栅极间隔物，所述第二栅极间隔物与所述第二外延图案接触，
其中，所述第一外延图案和所述第二外延图案包括n型杂质，并且
所述第二栅极间隔物包括绝缘材料。
19.根据权利要求16所述的半导体器件，还包括：
所述第二外延图案与所述第二栅电极之间的第二栅极间隔物，所述第二栅极间隔物与所述第二外延图案接触，
其中，所述第一外延图案包括p型杂质，
所述第二外延图案包括n型杂质，并且
所述第二栅极间隔物包括绝缘材料。
20.根据权利要求16所述的半导体器件，还包括：
所述第二外延图案与所述第二栅电极之间的第二栅极间隔物，所述第二栅极间隔物与所述第二外延图案接触，
其中，所述第一外延图案包括p型杂质，
所述第二外延图案包括n型杂质，并且
所述第二栅极间隔物包括第二半导体材料。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113745238A (zh) * 2020-08-12 2021-12-03 台湾积体电路制造股份有限公司 三维存储器件和方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11527612B2 (en) * 2018-09-28 2022-12-13 Intel Corporation Gate-all-around integrated circuit structures having vertically discrete source or drain structures
US11462536B2 (en) * 2018-09-28 2022-10-04 Intel Corporation Integrated circuit structures having asymmetric source and drain structures
US11069579B2 (en) * 2018-10-19 2021-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10923598B2 (en) * 2018-11-27 2021-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around structure and methods of forming the same
US11476166B2 (en) * 2019-07-30 2022-10-18 Taiwan Semiconductor Manufacturing Co., Ltd. Nano-sheet-based complementary metal-oxide-semiconductor devices with asymmetric inner spacers
US11664420B2 (en) 2019-12-26 2023-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
DE102020119963A1 (de) 2020-01-30 2021-08-05 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und verfahren
US11444177B2 (en) * 2020-01-30 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11264502B2 (en) * 2020-02-27 2022-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11233149B2 (en) 2020-03-03 2022-01-25 Taiwan Semiconductor Manufacturing Co., . Ltd. Spacer structures for semiconductor devices
US11695055B2 (en) 2020-03-03 2023-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Passivation layers for semiconductor devices
US11626494B2 (en) * 2020-06-17 2023-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial backside contact
KR102459732B1 (ko) * 2021-05-13 2022-10-27 (재)한국나노기술원 게이트 올 어라운드 채널을 갖는 반도체 소자의 제조 방법
US20220416046A1 (en) * 2021-06-24 2022-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Device With Leakage Current Suppression And Method Of Forming The Same
US20230018480A1 (en) * 2021-07-16 2023-01-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and method for forming the same

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100585157B1 (ko) 2004-09-07 2006-05-30 삼성전자주식회사 다수의 와이어 브릿지 채널을 구비한 모스 트랜지스터 및그 제조방법
JP2011029503A (ja) * 2009-07-28 2011-02-10 Toshiba Corp 半導体装置
US8361847B2 (en) 2011-01-19 2013-01-29 International Business Machines Corporation Stressed channel FET with source/drain buffers
US8679902B1 (en) 2012-09-27 2014-03-25 International Business Machines Corporation Stacked nanowire field effect transistor
CN105051905B (zh) 2013-03-15 2018-10-23 英特尔公司 具有底层蚀刻停止的纳米线晶体管
US9570609B2 (en) 2013-11-01 2017-02-14 Samsung Electronics Co., Ltd. Crystalline multiple-nanosheet strained channel FETs and methods of fabricating the same
US9263580B2 (en) * 2014-03-24 2016-02-16 Globalfoundries Inc. Methods of forming isolated channel regions for a FinFET semiconductor device and the resulting device
US9577100B2 (en) 2014-06-16 2017-02-21 Globalfoundries Inc. FinFET and nanowire semiconductor devices with suspended channel regions and gate structures surrounding the suspended channel regions
US9502518B2 (en) 2014-06-23 2016-11-22 Stmicroelectronics, Inc. Multi-channel gate-all-around FET
US9647098B2 (en) 2014-07-21 2017-05-09 Samsung Electronics Co., Ltd. Thermionically-overdriven tunnel FETs and methods of fabricating the same
US9391176B2 (en) * 2014-10-23 2016-07-12 Globalfoundries Inc. Multi-gate FETs having corrugated semiconductor stacks and method of forming the same
US9425298B2 (en) 2015-01-22 2016-08-23 International Business Machines Corporation Lateral bipolar transistor
US9343300B1 (en) 2015-04-15 2016-05-17 Globalfoundries Inc. Methods of forming source/drain regions for a PMOS transistor device with a germanium-containing channel region
US10204985B2 (en) * 2015-11-16 2019-02-12 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure
US10164012B2 (en) * 2015-11-30 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10580882B2 (en) * 2015-12-21 2020-03-03 Intel Corporation Low band gap semiconductor devices having reduced gate induced drain leakage (GIDL)
KR102367408B1 (ko) 2016-01-04 2022-02-25 삼성전자주식회사 복수의 시트들로 구성된 채널 영역을 포함하는 sram 소자
KR102360333B1 (ko) * 2016-02-18 2022-02-08 삼성전자주식회사 반도체 장치
US10217817B2 (en) 2016-01-27 2019-02-26 International Business Machines Corporation Sacrificial layer for channel surface retention and inner spacer formation in stacked-channel FETs
US9755017B1 (en) * 2016-03-01 2017-09-05 International Business Machines Corporation Co-integration of silicon and silicon-germanium channels for nanosheet devices
US9653547B1 (en) 2016-03-17 2017-05-16 International Business Machines Corporation Integrated etch stop for capped gate and method for manufacturing the same
US9704863B1 (en) 2016-09-09 2017-07-11 International Business Machines Corporation Forming a hybrid channel nanosheet semiconductor structure
US10522359B2 (en) * 2016-11-29 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming
US10249739B2 (en) * 2017-03-01 2019-04-02 International Business Machines Corporation Nanosheet MOSFET with partial release and source/drain epitaxy
US10374059B2 (en) * 2017-08-31 2019-08-06 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure with nanowires

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113745238A (zh) * 2020-08-12 2021-12-03 台湾积体电路制造股份有限公司 三维存储器件和方法

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