CN111199884B - 一种半导体器件及其形成方法 - Google Patents

一种半导体器件及其形成方法 Download PDF

Info

Publication number
CN111199884B
CN111199884B CN201811378144.5A CN201811378144A CN111199884B CN 111199884 B CN111199884 B CN 111199884B CN 201811378144 A CN201811378144 A CN 201811378144A CN 111199884 B CN111199884 B CN 111199884B
Authority
CN
China
Prior art keywords
fin
material layer
fin material
etching
gate structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811378144.5A
Other languages
English (en)
Other versions
CN111199884A (zh
Inventor
王楠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Tianjin Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Tianjin Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Tianjin Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201811378144.5A priority Critical patent/CN111199884B/zh
Publication of CN111199884A publication Critical patent/CN111199884A/zh
Application granted granted Critical
Publication of CN111199884B publication Critical patent/CN111199884B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明实施例提供了一种半导体器件及其形成方法。本发明实施例通过形成交替堆叠的第一鳍部材料层和第二鳍部材料层，使得在刻蚀工艺中，第一鳍部材料层相对于第二鳍部材料层具有高的刻蚀选择比。由此形成的栅极结构具有不同的宽度，达到控制鳍部上电流分布的效果。解决半导体器件中电流分布不均的现象，并提高半导体器件的可靠性。

Description

一种半导体器件及其形成方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件及其形成方法。
背景技术
随着集成电路的发展，集成芯片的尺寸不断减小，对于器件的结构的要求也越来越高。在先进的集成电路中，传统的平面结构器件已经很难满足电路设计的需要。因此，非平面结构的器件应运而生，包括绝缘体上硅(SOI，Silicon On Insulator)、双栅、多栅以及鳍式场效应晶体管(Fin Field-Effect Transistor，Fin-FET)等。然而，现有的半导体器件容易出现电流分布不均的现象，由此影响半导体器件的可靠性。
发明内容
有鉴于此，本发明实施例提供了一种半导体器件及其形成方法，解决半导体器件中电流分布不均的现象，并提高半导体器件的可靠性。
根据本发明实施例的第一方面，提供一种半导体器件的形成方法，所述方法包括：
提供半导体衬底；
在所述半导体衬底上形成堆叠结构，所述堆叠结构包括交替堆叠的多个第一鳍部材料层与多个第二鳍部材料层；
图案化所述堆叠结构形成鳍部，所述鳍部中包括交替叠置的第一鳍部材料层和第二鳍部材料层；
形成横跨所述鳍部的伪栅结构；
回刻蚀所述伪栅结构两侧的鳍部，露出第一鳍部材料层的侧面；
选择性刻蚀鳍部中的第一鳍部材料层以使得鳍部中至少部分第一鳍部材料层具有不同的宽度；
形成覆盖所述第一鳍部材料层两侧的侧墙；
在所述鳍部的两侧生长源漏区；
形成覆盖所述源漏区、伪栅结构外壁以及所述半导体衬底的层间介质层；
移除所述伪栅结构；
通过选择性刻蚀去除所述第一鳍部材料层，以在所述鳍部中形成多个孔，所述多个孔中的至少部分具有不同的宽度；
在所述伪栅结构原来所在位置以及所述孔中形成栅极结构。
进一步地，所述选择性刻蚀鳍部中的第一鳍部材料层具体为：
选择性刻蚀所述第一鳍部材料层使得各第一鳍部材料层刻蚀后的宽度由下至上依次增大。
进一步地，所述选择性刻蚀鳍部中的第一鳍部材料层具体为：
选择性刻蚀所述第一鳍部材料层使得各第一鳍部材料层刻蚀后的宽度由下至上依次减小。
进一步地，所述形成覆盖第一鳍部材料层两侧的侧墙包括：
沉积侧墙材料填充鳍部中所述第二鳍部材料层之间的缝隙；
回刻蚀所述侧墙材料以露出第二鳍部材料层的侧面。
进一步地，所述第一鳍部材料层的材料为硅锗，所述第二鳍部材料层的材料为硅。
进一步地，每层第一鳍部材料层中锗的百分含量不同。
根据本发明实施例的第二方面，提供一种半导体器件，包括：
半导体衬底；
鳍部，所述鳍部在高度方向上间隔设置有多个第二鳍部材料层，所述第二鳍部材料层之间具有多个孔，至少部分所述孔具有不同的宽度；
侧墙，所述侧墙位于所述孔的两侧；
栅极结构，所述栅极结构横跨所述鳍部并填充所述鳍部中的孔中；
源漏区，所述源漏区位于所述鳍部的两侧。
进一步地，所述孔的宽度由下至上依次增大。
进一步地，所述孔的宽度由下至上依次减小。
进一步地，所述不同孔两侧的侧墙的宽度不同。
本发明实施例通过形成交替堆叠的第一鳍部材料层和第二鳍部材料层，使得在刻蚀工艺中，第一鳍部材料层相对于第二鳍部材料层具有高的刻蚀选择比。由此形成的栅极结构具有不同的宽度，达到控制鳍部上电流分布的效果。解决半导体器件中电流分布不均的现象，并提高半导体器件的可靠性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其它目的、特征和优点将更为清楚，在附图中：
图1是对比例的半导体器件的三维示意图；
图2-图3是对比例的半导体器件的剖面示意图；
图4是本发明实施例的半导体器件的形成方法的流程图；
图5-图31是本发明实施例的半导体器件的形成方法的各步骤形成的结构的示意性剖视图；
图32-图35是本发明实施例的半导体器件的结构的示意性剖视图。
具体实施方式
以下基于实施例对本发明进行描述，但是本发明并不仅仅限于这些实施例。在下文对本发明的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。为了避免混淆本发明的实质，公知的方法、过程、流程、元件和电路并没有详细叙述。
此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。
除非上下文明确要求，否则整个说明书和权利要求书中的“包括”、“包含”等类似词语应当解释为包含的含义而不是排他或穷举的含义；也就是说，是“包括但不限于”的含义。在本发明的描述中，除非另有说明，“多层”的含义是两层或两层以上。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。为便于描述这里可以使用诸如“在…之下”、“在...下面”、“下”、“在…之上”、“上”等空间关系术语以描述如附图所示的一个元件或特征与另一个(些)元件或特征之间的关系。应当理解，空间关系术语旨在概括除附图所示取向之外器件在使用或操作中的器件的不同取向。例如，如果附图中的器件翻转过来，被描述为“在”其他元件或特征“之下”或“下面”的元件将会在其他元件或特征的“上方”。因此，示范性术语“在...下面”就能够涵盖之上和之下两种取向。器件可以采取其他取向(旋转90度或在其他取向)，这里所用的空间关系描述符被相应地解释。
所述“侧壁”为除顶面和底面以外的表面，如“覆盖栅极结构的侧壁”表示覆盖栅极结构的正面、背面、左侧面和右侧面。
所述“横跨”是指，如伪栅结构横跨鳍部，表示所述伪栅结构覆盖鳍部的部分顶部表面和部分侧壁表面，并且伪栅结构和鳍部具有交叉的位置关系，伪栅结构的高度大于鳍部的高度。
图1是对比例的栅极结构的三维示意图，图2是图1沿AA’线的剖面示意图，图3是图1沿BB’线的剖面示意图，如图1-图3所示，半导体衬底100a上形成有鳍部10a，其中，所述鳍部10a中有垂直方向分布的三个孔11a，每个孔11a两侧有侧墙12a。栅极结构20a横跨所述鳍部10a，并且栅极结构20a填充所述鳍部10a中的孔11a，隔离墙21a覆盖栅极结构20a的侧壁。其中，所述栅极结构20a中包括栅介质层(图中未示出)和栅导电层(图中未示出)。在隔离墙21a两侧有与鳍部连接的源漏区13a。浅沟槽隔离结构14a覆盖半导体衬底100a。
在对比例中，每个孔11a的尺寸相同，鳍部10a可以看做是三条互不连接的纳米线，所述纳米线被栅极结构20a包围，所述纳米线作为半导体器件的电流沟道，电流经由纳米线在源漏区13a之间流动。但是，由于电流流经鳍部上端的纳米线时，电流的流通路径最短，且该过程中电阻较低，导致电流集中在鳍部上端，分布不均，会产生如自热效应(Self-heating Effect)以及热载流子注入(Hot Carrier Injection，HCI)效应等问题，进而影响半导体器件的稳定性。
本发明实施例提供一种半导体器件及其形成方法，能够克服对比例中出现的电流分布不均的现象，提高半导体器件的稳定性。本发明实施例的形成步骤可以用于鳍式场效应晶体管的形成工艺。特别适用于具有全包围栅极(Gate All Around，GAA)结构的半导体器件中。
根据本申请的一个方面，提供一种半导体器件的形成方法。图4是本发明实施例的半导体器件的形成方法的流程图，如图4所示，本发明实施例的形成方法包括如下步骤：
步骤S100、提供半导体衬底。
步骤S200、在所述半导体衬底上形成堆叠结构。所述堆叠结构包括交替堆叠的多个第一鳍部材料层与多个第二鳍部材料层。
步骤S300、图案化所述堆叠结构形成鳍部。所述鳍部中包括交替叠置的第一鳍部材料层和第二鳍部材料层。
步骤S400、形成横跨所述鳍部的伪栅结构。其中，所述伪栅结构的外壁形成有隔离墙。
步骤S500、回刻蚀所述伪栅结构两侧的鳍部。露出第一鳍部材料层的侧面。
步骤S600、刻蚀鳍部中的第一鳍部材料层以使得鳍部中至少部分第一鳍部材料层具有不同的宽度。
步骤S700、形成覆盖所述第一鳍部材料层两侧的侧墙。
步骤S800、在所述鳍部的两侧生长源漏区。
步骤S900、形成覆盖所述源漏区、隔离墙外壁以及所述半导体衬底的层间介质层。
步骤S1000、去除所述伪栅结构。
步骤S1100、通过选择性刻蚀去除所述第一鳍部材料层，以在所述鳍部中形成多个孔，所述多个孔中的至少部分具有不同的宽度。
步骤S1200、在所述伪栅结构原来所在位置以及所述孔中形成栅极结构。
图5-图31是本发明实施例的半导体器件的形成方法的各步骤形成的结构的示意图。在图5-图31中以形成鳍式场效应晶体管为例进行说明。应理解，本发明实施例的形成步骤也可以用于形成其它半导体器件。
图5是半导体衬底的剖面示意图，参考图5，在步骤S100中，提供半导体衬底100，在步骤S100中的半导体衬底100可为硅单晶衬底。可替换地，半导体衬底100还可为绝缘体上硅(SOI)衬底、绝缘体上层叠硅(SSOI)等硅上外延层结构的衬底或化合物半导体衬底。所述化合物半导体衬底包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、或镝化铟。优选地，所述半导体衬底100为硅单晶衬底。在所述半导体衬底100表面还可以形成若干外延界面层或应变层等结构以提高半导体器件的电学性能。
参考图6，在步骤S200中，在所述半导体衬底100上形成堆叠结构10。所述堆叠结构包括交替堆叠的多个第一鳍部材料层11与多个第二鳍部材料层12。
具体地，所述第一鳍部材料层11和所述第二鳍部材料层12的材料不同，进一步地，在特定的刻蚀工艺中，所述第一鳍部材料层11相对于所述第二鳍部材料层12具有高的刻蚀选择比。进一步地，部分不同层的第一鳍部材料层11可以具有不同的材质，在特定的刻蚀工艺中对第二鳍部材料层12具有不同的刻蚀选择比。
在一种可选的实施方式中，所述第一鳍部材料层11可以为硅锗(SiGe)，且每层第一鳍部材料层11中锗的百分含量不同。第二鳍部材料层12为硅。
可选的，每层第一鳍部材料层11中锗的百分含量可以依次递增；每层第一鳍部材料层11中锗的百分含量也可以依次递减。每层第一鳍部材料层11中锗的百分含量不同，可以在后续刻蚀所述第一鳍部材料层11的工艺中，使得每层的刻蚀速率不同，从而在一个工序中形成具有不同宽度的第一鳍部材料层11。
形成第一鳍部材料层11的工艺可以选用化学气相沉积法(Chemical VaporDeposition，CVD)，例如低温化学气相沉积(Low Temperature Chemical VaporDeposition，LTCVD)、等离子体化学气相沉积工艺(Plasma Chemical Vapor Deposition，PCVD)、低压化学气相沉积(Low Pressure Chemical Vapor Deposition，LPCVD)、快热化学气相沉积(Rapid Thermo Chemical Vapor Deposition，RTCVD)、等离子体增强化学气相沉积(Plasma Enhanced Chemical Vapor Deposition，PECVD)等。也可以选用外延生长的工艺，例如气相外延工艺(Vpor-Phase Epitaxy，VPE)，液相外延工艺(Liquid-PhaseEpitaxy)，分子束外延工艺(Molecular Beam Epitaxy，MBE)以及离子束外延工艺(IonBeam Epitaxy，IBE)等。
参考图7-图8，在步骤S300中，图案化所述堆叠结构10以形成鳍部20。所述鳍部20中包括交替叠置的第一鳍部材料层10和第二鳍部材料层12。
具体地，图案化所述堆叠结构10的同时还可以图案化部分所述半导体衬底100，形成鳍部20。应理解，在本步骤中也可以形成多个基本相互平行的鳍部，为了更好的说明本发明实施例，图中仅示出一个鳍部进行说明。
进一步地，在形成鳍部20后，形成浅沟槽隔离结构(Shallow Trench Isolation，STI)30，所述浅沟槽隔离结构30覆盖鳍部20之间半导体衬底100。在形成浅沟槽隔离结构30后，形成覆盖鳍部的氧化层。优选的，如图8所示，形成覆盖所述鳍部20表面以及半导体衬底的浅沟槽隔离结构30。所述浅沟槽隔离结构30的材料可以为氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、低K介质材料(介电常数大于或等于2.5且小于3.9)或超低K介质材料(介电常数小于2.5)。优选地，所述浅沟槽隔离结构30的材料为氧化硅(SiO2)。
在一个可选的实现方式中，形成浅沟槽隔离结构30的方法为：形成覆盖半导体衬底100和鳍部20的隔离材料层，隔离材料层的整个表面高于鳍部20的顶部表面；之后，回刻蚀隔离材料层，形成浅沟槽隔离结构30。形成隔离材料层的工艺可以选用化学气相沉积法，例如低温化学气相沉积、等离子体化学气相沉积工艺、低压化学气相沉积、快热化学气相沉积、等离子体增强化学气相沉积等。
所述浅沟槽隔离结构30用于相邻鳍部20之间的电隔离。浅沟槽隔离结构30可以在后续源漏区生长中避免掺杂离子注入到半导体衬底100中，并保护所述鳍部20。
参考图9-图12，在步骤S400中，形成横跨所述鳍部20的伪栅结构40。其中，所述伪栅结构40的外壁形成有隔离墙41。
在一个可选的实现方式中，形成伪栅结构40的方法为：如图9所示，形成覆盖半导体衬底100和鳍部20的伪栅材料层，伪栅材料层的整个表面高于鳍部20的顶部表面；之后，如图10所示，图案化所述伪栅材料层以形成伪栅结构40。所述伪栅结构40中还可以包括底部的伪栅氧化层，为了更清楚的展示本实施例的技术方案，图中未示出伪栅氧化层。
伪栅结构40的作用是为了限定后续工艺中栅极结构的尺寸和位置。
如图11所示，形成伪栅结构40后，在伪栅结构40的外部形成隔离墙41。
所述隔离墙41的材质可以为氮化硅(Si3N4)、氮氧化硅(SiON)或碳氮化硅，优选为氮化硅(Si3N4)。隔离墙41可以在后续离子注入的工艺过程中保护伪栅结构40的侧壁不会被注入损伤。此外，在后续去除伪栅结构，并形成栅极结构的工艺过程中，所述隔离墙起到限定所述栅极结构的作用。
进一步地，图12为图11沿XX’线的剖面示意图，如图12所示，所述伪栅结构40上形成有盖帽层42。具体地，回刻蚀伪栅结构40，形成覆盖伪栅结构40的盖帽层42。所述盖帽层42的材质可以为氮化硅(Si3N4)、氧化硅(SiO2)或碳氮化硅(SiCN)等。进一步地，还可以选用依次叠置的氮化硅(Si3N4)层和氧化硅(SiO2)层形成所述盖帽层42。所述盖帽层42阻止在后续工艺中保护所述伪栅结构。
所述伪栅材料层、隔离墙41以及盖帽层42的工艺可以选用化学气相沉积法，例如低温化学气相沉积、等离子体化学气相沉积工艺、低压化学气相沉积、快热化学气相沉积、等离子体增强化学气相沉积等。
图14为图13沿XX’线的剖面示意图，参考图13和图14，在步骤S500中，回刻蚀所述伪栅结构40两侧的鳍部20。露出第一鳍部材料层11的侧面。回刻蚀后所述鳍部20的宽度可以等于所述伪栅结构40的宽度，也可以大于所述伪栅结构40的宽度。
所述回刻蚀工艺可以选用湿法刻蚀或者干法刻蚀。如可以采用工艺温度为600℃～1500℃，利用刻蚀气体为氢气的干法刻蚀工艺实现。
在步骤S600中，刻蚀鳍部20中的第一鳍部材料层11以使得鳍部20中至少部分第一鳍部材料层11具有不同的宽度。
进一步地，在本实施例中，每个第一鳍部材料层11在刻蚀后具有不同的宽度。具体地，可以通过在鳍部20两侧多次形成掩膜来分别对各第一鳍部材料层11进行刻蚀。也可以用选择性刻蚀的方法同时对各第一鳍部材料层进行刻蚀。
图15为一种可选的实现方式中所述结构沿XX’线的剖面示意图，参考图15，在一种可选的实现方式中，各第一鳍部材料层刻蚀后的宽度由下至上依次增大。具体地，在步骤S200中，每层中锗的百分含量由下至上依次递减。由于锗的百分含量不同，导致每层第一鳍部材料层11具有不同的刻蚀速率。锗的百分含量越高，刻蚀速率越快，因此，当每层第一鳍部材料层11中锗的百分含量从下至上依次减小时，经过相同的刻蚀时间，可以得到如图15所示的各第一鳍部材料层11的宽度由下至上依次增大的结构。
图16为另一种可选的实现方式中所述结构沿XX’线的剖面示意图，参考图16，在另一种可选的实现方式中，各第一鳍部材料层11刻蚀后的宽度由下至上依次减小。具体地，在步骤S200中，每层第一鳍部材料层11中锗的百分含量依次递增。当每层第一鳍部材料层11中锗的百分含量从下至上依次增加时，经过相同的刻蚀时间，可以得到如图16所示的各第一鳍部材料层11的宽度由下至上依次减小的结构。
通过控制鳍部20中第一鳍部材料层11的材料成分，进而控制选择性刻蚀的速率，从而获得不同宽度的第一鳍部材料层11，且刻蚀的同时不会损伤第二鳍部材料层12，工艺简单，效率高。
本发明实施例中以第一鳍部材料层11的材料为硅锗为例进行说明，此外，每层第一鳍部材料层11的材料也可是对第二鳍部材料层12具有高选择比的不同材料，每层第一鳍部材料层11在特定的刻蚀工艺中刻蚀速率不同。
所述选择性刻蚀工艺可以选用湿法刻蚀或者干法刻蚀。如本步骤中以三氟化氯(ClF3)气体为刻蚀气体进行各向同性刻蚀，三氟化氯(ClF3)气体对SiGe与Si的刻蚀选择比可达1000:1以上。
在步骤S700中，形成覆盖所述第一鳍部材料层11两侧的侧墙50。
具体地，先沉积侧墙材料填充鳍部中所述第二鳍部材料层12之间的缝隙；然后回刻蚀所述侧墙材料以露出第二鳍部材料层12的侧面。
所述侧墙50的材质可以为氮化硅(Si3N4)、氮氧化硅(SiON)或碳氮化硅(SiCN)，优选为氮化硅(Si3N4)。
图17为一种可选的实现方式中所述结构沿XX’线的剖面示意图，参考图17，在一种可选的实现方式中，所述第一鳍部材料层11的宽度由下至上依次增大，所述侧墙50的宽度由下至上依次减小。
图18为另一种可选的实现方式中所述结构沿XX’线的剖面示意图，参考图18，在另一种可选的实现方式中，所述第一鳍部材料层11的宽度由下至上依次减小，所述侧墙50的宽度由下至上依次增大。
所述侧墙50可以起到隔离后续形成的栅极结构与源漏区的作用。
在步骤S800中，在所述鳍部20的两侧生长源漏区60。
在刻蚀后的鳍部20两侧外延生长，以在隔离墙41两侧的鳍部20的表面外延生长半导体材料，例如硅(Si)或硅锗(SiGe)，以形成抬升的源漏区60。对于N型半导体器件来说，可以在隔离墙41外侧的鳍部20的表面外延生长硅(Si)，以形成抬升的源漏区60。对于P型半导体器件来说，可以在隔离墙41外侧的鳍部20的上表面外延生长硅锗(SiGe)，以形成抬升的源区41和漏区42，以便于向器件引入应力。其中，在外延生长时可以进行原位掺杂，例如掺入磷(P)或硼(B)等。
所述外延生长的工艺可以选用本领域技术人员所熟知的刻蚀方法如气相外延工艺，液相外延工艺，分子束外延工艺以及离子束外延工艺等。
图19为一种可选的实现方式中所述结构沿XX’线的剖面示意图，在一种可选的实现方式中，如图19所示，采用外延生长工艺形成源漏区60。
在另一种可选的实现方式中，所述第一鳍部材料层11的宽度由下至上依次减小。
采用外延生长工艺形成源漏区，使得源漏区的厚度大于鳍部的厚度，可以减小串联电阻，提高驱动电流；同时能够抬高源区和漏区的位置，以减小寄生结电容，从而提高晶体管的性能。
在步骤S900中，形成覆盖所述源漏区60、隔离墙41外壁以及所述半导体衬底100的层间介质层(Inter Layer Dielectrie，ILD)70。
图20和图21分别为一种可选的实现方式中所述结构沿XX’线和YY’线的的剖面示意图，在一种可选的实现方式中，如图20和图21所示，沉积层间介质层材料覆盖所述伪栅结构40，经平坦化工艺，所述的层间介质层70高度与所述伪栅结构40的高度相同，并在平坦化工艺过程中去掉盖帽层42，露出所述栅极结构40。所述平坦化工艺可以采用化学机械抛光(Chemical Mechanical Polishing，CMP)的方法来实现
所述层间介质层70的材料可以为氧化硅(SiO2)、氮氧化硅(SiON)或碳氧化硅(SiOC)，优选为氧化硅(SiO2)。
在另一种可选的实现方式中，所述第一鳍部材料层11的宽度由下至上依次减小。
层间介质层70在后续的工艺过程中保护源区和漏区，隔离外部离子。
在步骤S1000中，去除所述伪栅结构40。并同时去除覆盖所述鳍部20部分的浅沟槽隔离结构30。
图22和图23分别为一种可选的实现方式中所述结构沿XX’线和YY’线的的剖面示意图，在一种可选的实现方式中，如图22和图23所示，去除所述伪栅结构40。并同时去除覆盖所述鳍部20部分的浅沟槽隔离结构30。
具体地，去除所述伪栅结构40可以选用干法刻蚀以及湿法刻蚀等工艺。
在另一种可选的实现方式中，所述第一鳍部材料层11的宽度由下至上依次减小。
在步骤S1100中，通过选择性刻蚀去除所述第一鳍部材料层，以在所述鳍部20中形成多个孔21，所述多个孔21中的至少部分具有不同的宽度。
所述选择性刻蚀可以采用湿法刻蚀，也可以采用干法刻蚀。如本步骤中以三氟化氯(ClF3)气体为刻蚀气体进行各向同性刻蚀，三氟化氯(ClF3)气体对SiGe与Si的刻蚀选择比可达1000:1以上。
图24和图25分别为一种可选的实现方式中所述结构沿XX’线和YY’线的的剖面示意图，在一种可选的实现方式中，如图24和图25所示，所述孔21的宽度由下至上依次增大。
图26和图27分别为另一种可选的实现方式中所述结构沿XX’线和YY’线的的剖面示意图，在另一种可选的实现方式中，如图26和图27所示，所述孔21宽度由下至上依次减小。
在步骤S1200中，在所述伪栅结构40原来所在位置以及所述孔中形成栅极结构80。
所述栅极结构80的材料可以为多晶硅或者金属，以下以高K金属栅极(High-KMetal Gate，HKMG)为示例进行说明，应理解所述方法同样适用于其他类型的栅极结构。
具体地，所述栅极结构80包括栅介质层81和栅电极层82。所述栅介质层81隔离所述鳍部20与所述栅电极层82。具体地，栅介质层81的材料可以为氧化硅(SiO2)或者相对介电常数大于氧化硅(SiO2)的相对介电常数的高K介质材料。所述高K介质材料包括：氧化铪(HfO2)、氧化镧(La2O3)、氧化锆(ZrO2)、氧化钽(Ta2O5)、氧化钛(TiO2)、钛酸锶钡(Ba1- xSrxTiO3，BST)、氧化钡钛(BaTiO3)、氧化锶钛(SrTiO3)、氧化钇(Y2O3)、氧化铝(Al2O3)中的至少一种。所述栅介质层81的材料优选为氧化铪(HfO2)。
所述栅介质层81起到隔离栅电极层和硅通道的作用。
所述栅电极层82的材料可以为金属及金属化合物，具体地，可以包括铝(Al)、铜(Cu)、银(Ag)、金(Au)、铂(Pt)、镍(Ni)、钛(Ti)、钴(Co)、铊(TI)、钽(Ta)、钨(W)、硅化钨(WSi2)、氮化钛(TiN)以及氮化铊(TI3N)中的一种或多种，优选为钨(W)。
具体地，先通过化学气相沉积法形成栅介质层81，所述栅介质层81覆盖所述孔的内壁以及鳍部20表面，再采用化学气相沉积法等工艺形成栅电极层82。
进一步地，所述栅极结构80包括栅介质层81和栅电极层82，所述栅介质层81的材料为氧化铪(HfO2)和所述栅电极层82的材料为钨(W)。
图28和图29分别为一种可选的实现方式中所述结构沿XX’线和YY’线的的剖面示意图，在一种可选的实现方式中，如图28和图29所示，所述栅极结构80包围所述鳍部中的第二鳍部材料层12，并且每层第二外延层12之间的栅极结构80的宽度由下至上依次增大。
所述栅极结构包围所述鳍部中的第二鳍部材料层，并且栅极结构上方的部分较宽，可以使得栅极结构对鳍部上部的硅通道具有更强的控制能力，同时减弱对下部的硅通道的控制能力减弱。使电流倾向于分布在鳍部的上部。由此，电流集中在鳍部的上部，电流的路径较短，电阻较低，能够提高半导体器件的导通效率。
图30和图31分别为另一种可选的实现方式中所述结构沿XX’线和YY’线的的剖面示意图，在另一种可选的实现方式中，如图30和图31所示，所述栅极结构80包围所述鳍部20中的第二鳍部材料层12，并且每层第二外延层12之间的栅极结构80的宽度由下至上依次减小。
所述栅极结构包围所述鳍部中的第二鳍部材料层，并且栅极结构下方的部分较宽，可以使得栅极结构对鳍部底部的硅通道具有更强的控制能力，同时减弱对上部的硅通道的控制能力减弱。使电流倾向于分布在鳍部的下部。由此，可以改善电流集中在鳍部上部而产生的自热效应以及热载流子注入效应。
此外，每层第二外延层12之间的栅极结构80的宽度也可以根据不同器件的需要，具有不同的宽度，以调节鳍部的电流分布。例如，每层第二外延层12之间的栅极结构80的宽度可以两端较窄，中间较宽。
所述半导体器件的形成方法还包括形成连接栅极结构以及源漏区的通孔以及金属互联结构等结构，直至形成完整的半导体器件。
本发明实施例通过形成交替堆叠的第一鳍部材料层和第二鳍部材料层，使得在刻蚀工艺中，第一鳍部材料层相对于第二鳍部材料层具有高的刻蚀选择比。并且，每层第一鳍部材料层的材料不同，以使得每层第一鳍部材料层在刻蚀工艺中具有不同的刻蚀速率，由此形成的栅极结构具有不同的宽度，达到控制鳍部上电流分布的效果。解决半导体器件中电流分布不均的现象，并提高半导体器件的可靠性。
在本发明的另一实施例中，提供一种半导体器件，所述半导体器件包括：半导体衬底、鳍部、侧墙、栅极结构以及源漏区。
所述鳍部在高度方向上间隔设置有多个第二鳍部材料层，所述第二鳍部材料层之间具有多个孔，所述多个孔中的至少部分具有不同的宽度。所述侧墙位于所述孔的两侧。所述栅极结构横跨所述鳍部并填充所述鳍部中的孔。所述源漏区位于所述鳍部的两侧。
图32和图33分别为一种可选的实现方式中所述结构沿XX’线和YY’线的的剖面示意图，在一种可选的实现方式中，如图32和图33所示，所述半导体衬底100’可为硅单晶衬底。可替换地，半导体衬底100还可为绝缘体上硅(SOI)衬底、绝缘体上层叠硅(SSOI)等硅上外延层结构的衬底或化合物半导体衬底等。
所述鳍部20’包括在高度方向上间隔设置有多个第二鳍部材料层12’，所述第二鳍部材料层12’之间具有多个孔，所述多个孔的宽度由下至上依次增大。所述第二鳍部材料层12’可以为硅等半导体材料。
所述栅极结构80’横跨所述鳍部20’并填充所述鳍部中的孔。进而所述栅极结构80’包围所述鳍部中的第二鳍部材料层，并且每层第二外延层12’之间的栅极结构80’的宽度由下至上依次增大。隔离墙42’覆盖所述栅极结构80’的外壁。
所述栅极结构80’包括栅介质层81’和栅电极层82’。所述栅介质层81’隔离所述鳍部20’与所述栅电极层82’。具体地，栅介质层81’的材料可以为氧化硅(SiO2)或者相对介电常数大于氧化硅(SiO2)的相对介电常数的高K介质材料。所述高K介质材料包括：氧化铪(HfO2)、氧化镧(La2O3)、氧化锆(ZrO2)、氧化钽(Ta2O5)、氧化钛(TiO2)、钛酸锶钡(Ba1- xSrxTiO3，BST)、氧化钡钛(BaTiO3)、氧化锶钛(SrTiO3)、氧化钇(Y2O3)、氧化铝(Al2O3)中的至少一种。所述栅介质层81’的材料优选为氧化铪(HfO2)。
所述栅介质层81’起到隔离栅极结构80’和硅通道的作用。
所述栅电极层82’的材料可以为金属及金属化合物，具体地，可以包括铝(Al)、铜(Cu)、银(Ag)、金(Au)、铂(Pt)、镍(Ni)、钛(Ti)、钴(Co)、铊(TI)、钽(Ta)、钨(W)、硅化钨(WSi2)、氮化钛(TiN)以及氮化铊(TI3N)中的一种或多种，优选为钨(W)。
所述侧墙50’位于所述孔21’的两侧。所述侧墙50’的材质可以为氮化硅(Si3N4)、氮氧化硅(SiON)或碳氮化硅(SiCN)，优选为氮化硅(Si3N4)。
所述侧墙50’可以起到隔离栅极结构与源漏区60’的作用。
所述源漏区60’位于所述鳍部20’的两侧。
所述半导体器件还包括层间介质层70’，所述层间介质层70’的材料可以为氧化硅(SiO2)、氮氧化硅(SiON)或碳氧化硅(SiOC)，优选为氧化硅(SiO2)。
层间介质层70’保护源漏区60’，隔离外部离子。
所述半导体器件还可以包括连接栅极结构以及源漏区的通孔以及金属互联结构。
所述栅极结构包围所述鳍部中的第二鳍部材料层，并且每层第二外延层之间的栅极结构的宽度由下至上依次增大，上方的栅极结构较宽，可以使得栅极结构对鳍部上部的硅通道具有更强的控制能力，同时减弱对下部的硅通道的控制能力。使电流倾向于分布在鳍部的上部。由此，电流集中在鳍部的上部，电流的路径较短，电阻较低，能够提高半导体器件的导通效率。
图34和图35分别为另一种可选的实现方式中所述结构沿XX’线和YY’线的的剖面示意图，在另一种可选的实现方式中，如图34和图35所示，所述半导体衬底100’可为硅单晶衬底。可替换地，半导体衬底100还可为绝缘体上硅(SOI)衬底、绝缘体上层叠硅(SSOI)等硅上外延层结构的衬底或化合物半导体衬底等。
所述鳍部20’包括在高度方向上间隔设置有多个第二鳍部材料层12’，所述第二鳍部材料层12’之间具有多个孔，所述多个孔的宽度由下至上依次减小。所述第二鳍部材料层12’可以为硅等半导体材料。
所述栅极结构80’横跨所述鳍部20’并填充所述鳍部中的孔。进而所述栅极结构80’包围所述鳍部中的第二鳍部材料层，并且每层第二外延层12’之间的栅极结构80’的宽度由下至上依次减小。隔离墙42’覆盖所述栅极结构80’的外壁。
所述栅极结构80’包括栅介质层81’和栅电极层82’。所述栅介质层81’隔离所述鳍部20’与所述栅电极层82’。具体地，栅介质层81’的材料可以为氧化硅(SiO2)或者相对介电常数大于氧化硅(SiO2)的相对介电常数的高K介质材料。所述高K介质材料包括：氧化铪(HfO2)、氧化镧(La2O3)、氧化锆(ZrO2)、氧化钽(Ta2O5)、氧化钛(TiO2)、钛酸锶钡(Ba1- xSrxTiO3，BST)、氧化钡钛(BaTiO3)、氧化锶钛(SrTiO3)、氧化钇(Y2O3)、氧化铝(Al2O3)中的至少一种。所述栅介质层81的材料优选为氧化铪(HfO2)。
所述栅介质层81’起到隔离栅极结构80’和硅通道的作用。
所述栅电极层82’的材料可以为金属及金属化合物，具体地，可以包括铝(Al)、铜(Cu)、银(Ag)、金(Au)、铂(Pt)、镍(Ni)、钛(Ti)、钴(Co)、铊(TI)、钽(Ta)、钨(W)、硅化钨(WSi2)、氮化钛(TiN)以及氮化铊(TI3N)中的一种或多种，优选为钨(W)。
所述侧墙50’位于所述孔21’的两侧。所述侧墙50’的材质可以为氮化硅(Si3N4)、氮氧化硅(SiON)或碳氮化硅(SiNC)，优选为氮化硅(Si3N4)。
所述侧墙50’可以起到隔离栅极结构与源漏区60’的作用。
所述源漏区60’位于所述鳍部20’的两侧。
所述半导体器件还包括层间介质层70’，所述层间介质层70’的材料可以为氧化硅(SiO2)、氮氧化硅(SiON)或碳氧化硅(SiOC)，优选为氧化硅(SiO2)。
层间介质层70’保护源漏区60’，隔离外部离子。
所述栅极结构包围所述鳍部中的第二鳍部材料层，并且栅极结构下方的部分较宽，可以使得栅极结构对鳍部底部的硅通道具有更强的控制能力，同时减弱对上部的硅通道的控制能力减弱。使电流倾向于分布在鳍部的下部。由此，可以改善电流集中在鳍部上部而产生的自热效应以及热载流子注入效应。
所述半导体器件还包括连接栅极结构以及源漏区的通孔以及金属互联结构。
本发明实施例的半导体器件的栅极结构具有不同的宽度，能够达到控制鳍部上电流分布的效果。解决半导体器件中电流分布不均的现象，并提高半导体器件的可靠性
此外，本发明实施例的每层第一鳍部材料层以及每层第二鳍部材料层都可以根据需要设置不同的厚度。本发明实施例中第一鳍部材料层的材料为硅锗(SiGe)，第二鳍部材料层的材料为硅，以此作为示例进行说明。应理解，所述第一鳍部材料层也可以是其他具有不同刻蚀速率的材料，如金属材料、金属硅化物等，所述第二鳍部材料层也可以是其他材料，如砷化镓、磷化镓、磷化铟以及砷化铟等。并根据不同的第一鳍部材料层和第二鳍部材料层选择不同的刻蚀工艺，同样能够实现本发明实施例所述的技术方案。
以上所述仅为本发明的优选实施例，并不用于限制本发明，对于本领域技术人员而言，本发明可以有各种改动和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底上形成堆叠结构，所述堆叠结构包括交替堆叠的多个第一鳍部材料层与多个第二鳍部材料层；
图案化所述堆叠结构以形成鳍部，所述鳍部中包括交替叠置的第一鳍部材料层和第二鳍部材料层；
形成横跨所述鳍部的伪栅结构；
回刻蚀所述伪栅结构两侧的鳍部，露出第一鳍部材料层的侧面；
刻蚀鳍部中的第一鳍部材料层以使得鳍部中至少部分第一鳍部材料层具有不同的宽度；
形成覆盖所述第一鳍部材料层两侧的侧墙；
在所述鳍部的两侧生长源漏区；
形成覆盖所述源漏区、伪栅结构外壁以及所述半导体衬底的层间介质层；
移除所述伪栅结构；
通过选择性刻蚀去除所述第一鳍部材料层，以在所述鳍部中形成多个孔，至少部分所述孔具有不同的宽度；
在所述伪栅结构原来所在位置以及所述孔中形成栅极结构；
其中，每一层第一鳍部材料层在特定的刻蚀工艺中具有不同的刻蚀速率，第一鳍部材料层的材料的刻蚀选择比高于第二鳍部材料层的材料的刻蚀选择比。
2.根据权利要求1所述的形成方法，其特征在于，所述刻蚀鳍部中的第一鳍部材料层具体为：
选择性刻蚀所述第一鳍部材料层使得各第一鳍部材料层刻蚀后的宽度由下至上依次增大；
第一鳍部材料层相对于第二鳍部材料层具有选择性，不同的第一鳍部材料层之间也具有选择性。
3.根据权利要求1所述的形成方法，其特征在于，所述选择性刻蚀鳍部中的第一鳍部材料层具体为：
选择性刻蚀所述第一鳍部材料层使得各第一鳍部材料层刻蚀后的宽度由下至上依次减小；
第一鳍部材料层相对于第二鳍部材料层具有选择性，不同的第一鳍部材料层之间也具有选择性。
4.根据权利要求1所述的形成方法，其特征在于，所述形成覆盖第一鳍部材料层两侧的侧墙包括：
沉积侧墙材料填充鳍部中所述第二鳍部材料层之间的缝隙；
回刻蚀所述侧墙材料以露出第二鳍部材料层的侧面。
5.根据权利要求1所述的形成方法，其特征在于，所述第一鳍部材料层的材料为硅锗，所述第二鳍部材料层的材料为硅。
6.根据权利要求5所述的形成方法，其特征在于，每一层第一鳍部材料层中锗的百分含量不同。
7.一种半导体器件，其特征在于，包括：
半导体衬底；
鳍部，所述鳍部在高度方向上间隔设置有多个第二鳍部材料层，所述第二鳍部材料层之间具有多个孔，所述多个孔中的至少部分具有不同的宽度；
侧墙，所述侧墙位于所述孔的两侧；
栅极结构，所述栅极结构横跨所述鳍部并填充所述鳍部中的孔；
源漏区，所述源漏区位于所述鳍部的两侧；
其中，所述孔通过如下步骤形成：
在所述半导体衬底上形成堆叠结构，所述堆叠结构包括交替堆叠的多个第一鳍部材料层与多个第二鳍部材料层；
图案化所述堆叠结构以形成鳍部，所述鳍部中包括交替叠置的第一鳍部材料层和第二鳍部材料层；
刻蚀鳍部中的第一鳍部材料层以使得鳍部中至少部分第一鳍部材料层具有不同的宽度；
形成覆盖所述第一鳍部材料层两侧的侧墙；
通过选择性刻蚀去除所述第一鳍部材料层，以在所述鳍部中形成多个孔，至少部分所述孔具有不同的宽度；
其中，每一层第一鳍部材料层在特定的刻蚀工艺中具有不同的刻蚀速率，第一鳍部材料层的材料的刻蚀选择比高于第二鳍部材料层的材料的刻蚀选择比。
8.根据权利要求7所述的半导体器件，其特征在于，所述孔的宽度由下至上依次增大。
9.根据权利要求7所述的半导体器件，其特征在于，所述孔的宽度由下至上依次减小。
10.根据权利要求7所述的半导体器件，其特征在于，不同的所述孔两侧的侧墙的宽度不同。
CN201811378144.5A 2018-11-19 2018-11-19 一种半导体器件及其形成方法 Active CN111199884B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811378144.5A CN111199884B (zh) 2018-11-19 2018-11-19 一种半导体器件及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811378144.5A CN111199884B (zh) 2018-11-19 2018-11-19 一种半导体器件及其形成方法

Publications (2)

Publication Number Publication Date
CN111199884A CN111199884A (zh) 2020-05-26
CN111199884B true CN111199884B (zh) 2023-08-22

Family

ID=70747409

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811378144.5A Active CN111199884B (zh) 2018-11-19 2018-11-19 一种半导体器件及其形成方法

Country Status (1)

Country Link
CN (1) CN111199884B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111653610A (zh) * 2020-06-24 2020-09-11 上海华力集成电路制造有限公司 一种gaa结构的形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107492568A (zh) * 2016-06-10 2017-12-19 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN108305897A (zh) * 2017-01-11 2018-07-20 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
CN110767549A (zh) * 2018-07-26 2020-02-07 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107492568A (zh) * 2016-06-10 2017-12-19 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN108305897A (zh) * 2017-01-11 2018-07-20 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
CN110767549A (zh) * 2018-07-26 2020-02-07 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法

Also Published As

Publication number Publication date
CN111199884A (zh) 2020-05-26

Similar Documents

Publication Publication Date Title
US10566430B2 (en) Field effect transistor devices having gate contacts formed in active region overlapping source/drain contacts
US10818792B2 (en) Nanosheet field-effect transistors formed with sacrificial spacers
US9859384B2 (en) Vertical field effect transistors with metallic source/drain regions
US10332880B2 (en) Vertical fin resistor devices
US20220052047A1 (en) Stacked field effect transistor with wrap-around contacts
CN108400137B (zh) 垂直场效应晶体管与鞍形鳍式场效应晶体管的集成
US11171220B2 (en) Structure and method for high-K metal gate
US20200075721A1 (en) Ifinfet
US9859301B1 (en) Methods for forming hybrid vertical transistors
US10679894B2 (en) Airgap spacers formed in conjunction with a late gate cut
TW202002022A (zh) 具改進的閘極－源／汲極金屬化隔離的半導體裝置
US10777468B1 (en) Stacked vertical field-effect transistors with sacrificial layer patterning
AU2020423612B2 (en) Nanosheet transistor with self-aligned dielectric pillar
US10367061B1 (en) Replacement metal gate and inner spacer formation in three dimensional structures using sacrificial silicon germanium
US20230335588A1 (en) Nanosheet metal-oxide semiconductor field effect transistor with asymmetric threshold voltage
US10777465B2 (en) Integration of vertical-transport transistors and planar transistors
US10050125B1 (en) Vertical-transport field-effect transistors with an etched-through source/drain cavity
US10211317B1 (en) Vertical-transport field-effect transistors with an etched-through source/drain cavity
CN111199884B (zh) 一种半导体器件及其形成方法
US20230187514A1 (en) Co-integrating gate-all-around nanosheet transistors and comb nanosheet transistors

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant