CN103779278A - Cmos管的形成方法 - Google Patents

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Abstract

一种CMOS管的形成方法，包括：提供半导体衬底，所述半导体衬底表面包括第一区域和与之相邻的第二区域，且所述第一区域形成有第一栅极结构，所述第二区域形成有第二栅极结构；在所述第一栅极结构和第二栅极结构两侧的半导体衬底表面形成第一应力层；形成阻挡层，所述阻挡层覆盖所述第二区域的第一应力层和第二栅极结构，但暴露出第一区域的第一栅极结构和第一应力层；以所述阻挡层为掩膜，去除第一区域的第一应力层，并刻蚀半导体衬底，形成沟槽；在所述沟槽内形成第二应力层。本发明实施例的形成方法工艺简单，工艺步骤少，且形成的CMOS管的各沟道区的应力大，载流子迁移率高。

Description

CMOS管的形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及CMOS管的形成方法。
背景技术
随着半导体制造技术的飞速发展，互补金属氧化物半导体（Complementary Metal Oxide Semiconductor，简称CMOS）晶体管的栅极变得越来越细且长度变得比以往更短。为了获得更好的电学性能，通常需要通过控制载流子迁移率来提高半导体器件性能，具体可通过控制晶体管沟道区中应力来控制载流子的迁移率。
应变记忆技术（Stress Memorizaiton Technique，简称SMT）和嵌入式锗硅（Embedded SiGe）技术是现有的提高晶体管载流子迁移率常采用的两种技术。其中，嵌入式锗硅技术是在需要形成扩散区的区域先形成应力层，然后再进行掺杂形成晶体管的源极和漏极，通过使沟道区的硅晶格排布发生改变，产生应力，从而提高沟道区中载流子的迁移率，使得晶体管的性能得到改善。
现有技术在形成CMOS晶体管时，包括以下步骤：
请参考图1，提供半导体衬底100，所述半导体衬底100包括与NMOS区域I和与PMOS区域II，所述NMOS区域I和与PMOS区域II通过浅沟槽隔离结构102隔离，且所述NMOS区域I表面形成有第一栅极结构101，所述PMOS区域II衬底表面形成第二栅极结构103。
请参考图2，形成覆盖所述PMOS区域II的第一光刻胶层105。
请参考图3，以所述第一光刻胶层105为掩膜，在NMOS区域I的半导体衬底100内形成碳化硅层107，所述碳化硅层107内掺杂有离子，用作形成NMOS管的源区和漏区。
请参考图4，在形成碳化硅层107后，去除第一光刻胶层105（如图3所示）；并形成覆盖所述NMOS区域I的第二光刻胶层109。
请参考图5，以所述第二光刻胶层109为掩膜刻蚀PMOS区域的半导体衬底100，形成沟槽（未标示）；形成位于所述沟槽内的锗硅层111，之后再去除所述第二光刻胶层109（如图4所示）。
现有技术的CMOS管的形成方法，虽然增加了CMOS沟道区的载流子迁移率，CMOS管的性能有所提高，但其工艺复杂，不利于节省工艺步骤。
更多关于CMOS管的形成方法，请参考公开号为“US2011/0201164A1”的美国专利。
发明内容
本发明解决的问题是提供一种CMOS管的形成方法，其工艺简单，有效节省了工艺步骤。
为解决上述问题，本发明的实施例提供了一种CMOS管的形成方法，包括：提供半导体衬底，所述半导体衬底表面包括第一区域和与之相邻的第二区域，且所述第一区域形成有第一栅极结构，所述第二区域形成有第二栅极结构；在所述第一栅极结构和第二栅极结构两侧的半导体衬底表面形成第一应力层；形成阻挡层，所述阻挡层覆盖所述第二区域的第一应力层和第二栅极结构，但暴露出第一区域的第一栅极结构和第一应力层；以所述阻挡层为掩膜，去除第一区域的第一应力层，并刻蚀半导体衬底，形成沟槽；在所述沟槽内形成第二应力层。
可选地，还包括：形成覆盖所述第一栅极结构和第二栅极结构表面的保护层。
可选地，还包括：形成第一应力层前，刻蚀部分厚度的半导体衬底形成浅开口，所述第一应力层位于所述浅开口内。
可选地，所述第一区域用于形成NMOS管，所述第一应力层的材料为硅或碳化硅，所述第二应力层的材料包含锗硅。
可选地，还包括：覆盖所述第二应力层表面的单晶硅层。
可选地，当所述第二应力层的材料为锗硅时，所述第二应力层中锗的浓度分布为：由第二应力层的上、下表面向中间逐渐升高。
可选地，所述第一应力层的形成工艺为选择性外延沉积工艺。
可选地，所述沟槽的形状为U形、多晶面形状或sigma形。
可选地，所述沟槽的形状为sigma形时，其形成步骤包括：首先在温度为40摄氏度-60摄氏度，功率为200瓦-400瓦，偏压为50伏-200伏的条件下，采用CF4和HBr刻蚀所述半导体衬底10秒-20秒，形成碗状凹槽；然后在温度为30摄氏度-60摄氏度，时间为100秒-300秒的条件下，采用体积百分比浓度为2%~20%的四甲基氢氧化铵溶液，湿法刻蚀所述碗状凹槽，最终形成sigma形的沟槽。
可选地，所述第二应力层的形成工艺为选择性外延沉积工艺，其工艺参数范围为：温度为550摄氏度-800摄氏度，压强为5托-20托，SiH4的流量为30标准毫升每分-300标准毫升每分，SiH4和SiH2Cl2的体积比至少为3:2，GeH4的流量为5标准毫升每分-500标准毫升每分，HCl的流量为50标准毫升每分-200标准毫升每分，H2的流量为5标准升每分-50标准升每分。
可选地，还包括：形成第二应力层后，去除所述阻挡层。
可选地，所述阻挡层的材料为二氧化硅或氮化硅。
可选地，所述第一应力层的上表面高于半导体衬底表面200埃-600埃。
可选地，所述第一应力层的下表面低于半导体衬底表面0埃-1000埃。
可选地，所述第二应力层的上表面高于半导体衬底表面200埃-600埃。
可选地，所述第二应力层的下表面低于半导体衬底表面400埃-2000埃。
可选地，所述CMOS管包含平面型CMOS管或三维结构的CMOS管。
可选地，所述阻挡层的材料为氮化硅。
可选地，所述阻挡层的形成工艺为等离子体沉积工艺，采用的反应气体为氨气、氮气和硅烷，且氨气占总的反应气体的体积百分比为10-15%，氮气占总的反应气体的体积百分比为2-6%，硅烷占总的反应气体的体积百分比为79-88%，且形成阻挡层时的工艺参数范围为：反应压强为0.08帕-0.2帕，反应温度为300摄氏度-400摄氏度，射频功率为50瓦-100瓦，射频频率为10兆赫兹-20兆赫兹。
可选地，所述阻挡层厚度为200埃-500埃。
与现有技术相比，本发明的技术方案具有以下优点：
首先形成第一应力层，所述第一应力层覆盖第一栅极结构和第二栅极结构两侧的半导体衬底表面；然后形成覆盖所述第二区域的第一应力层和第二栅极结构的阻挡层；以所述阻挡层为掩膜，去除第一区域的第一应力层，所述第二区域的第一应力层得以保留，以提高第二区域的半导体器件的沟道区的应力；随后以所述阻挡层为掩膜，刻蚀第一区域的半导体衬底，形成沟槽，并在沟槽内形成第二应力层，以提高第一区域的半导体器件的沟道区的应力。虽然要分别在第一区域形成第二应力层、在第二区域形成第一应力层，但本发明的实施例中仅通过阻挡层，即可实现上述目的，大大节省了工艺步骤。
进一步的，还包括：在形成第一应力层前，刻蚀部分厚度的半导体衬底形成浅开口，所述第一应力层位于所述浅开口内，所述第一应力层更加靠近第二区域的半导体器件的沟道区，有助于进一步提高第二区域的半导体器件的沟道区的应力，提高其载流子迁移率和器件性能。
附图说明
图1-图5是现有技术的CMOS管的形成过程的剖面结构示意图；
图6-图10是本发明实施例的CMOS管的形成过程的剖面结构示意图。
具体实施方式
正如背景技术所述，现有技术CMOS管的形成工艺复杂，不利于节省工艺步骤。
经过研究，发明人发现，现有技术在CMOS管的源区和漏区形成应力层时，需要分别在NMOS区域和PMOS区域形成光刻胶层，然后刻蚀半导体衬底，向刻蚀后的半导体衬底内填充应力材料。因此，形成光刻胶层的次数多，且后续还要对光刻胶层予以去除，工艺步骤多，工艺复杂。
经过进一步研究，发明人发现一种CMOS管的形成方法，只用形成一次光刻胶层，既可在NMOS区域和PMOS区域形成不同的应力层，待形成应力层后，也只需去除一层光刻胶层，大大节省了工艺步骤，节省了工艺时间。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图6-图10，图6-图10示出了本发明实施例的CMOS管的形成过程的剖面结构示意图，对本发明的具体实施方式做详细的说明。
请参考图6，提供半导体衬底200，所述半导体衬底200表面包括第一区域I’和与之相邻的第二区域II’，且所述第一区域I’形成有第一栅极结构201，所述第二区域II’形成有第二栅极结构211。
所述半导体衬底200用于为后续工艺提供平台。所述半导体衬底200为硅衬底（Si）或绝缘体上硅（SOI），所述半导体衬底200的晶向为<110>或<100>等。所述第一区域I’和第二区域II’分别用于形成NMOS管和PMOS管，且通过浅沟槽隔离结构202相隔离。在本发明的实施例中，所述半导体衬底200为硅衬底，所述第一区域I’用于形成PMOS管，所述第二区域II’用于形成NMOS管，所述浅沟槽隔离结构202的材料为氧化硅。
所述第一栅极结构201包括：形成于第一区域I’的半导体衬底200表面的第一栅介质层203和覆盖所述第一栅介质层203的第一栅电极层205。其中，所述第一栅介质层203的材料为氧化硅或高K介质材料，例如氧化铪、氧化硅铪、氮氧化硅铪、氧化铪钽、氧化铪钛、氧化铪锆等；所述第一栅电极层205的材料为多晶硅或金属材料，例如钨或铝。
本发明的实施例中，为防止后续刻蚀工艺时，对第一栅电极层205造成损害，所述第一栅极结构201还包括：覆盖所述第一栅电极层205表面的保护层207；位于所述第一栅介质层203、第一栅电极层205和第一保护层207侧壁的第一侧墙209。其中，所述第一保护层207的材料为氮化硅、氮氧化硅或氧化硅等，所述第一侧墙209的材料为氮化硅、氮氧化硅或氧化硅等。为便于后续去除，所述第一保护层207的材料不同于第一侧墙209的材料。例如，所述第一保护层207的材料为氮化硅，所述第一侧墙209的材料为氧化硅。
所述第二栅极结构211包括：形成于第二区域II’的半导体衬底200表面的第二栅介质层213和覆盖所述第二栅介质层213的第二栅电极层215。其中，所述第二栅介质层213的材料为氧化硅或高K介质材料，例如氧化铪、氧化硅铪、氮氧化硅铪、氧化铪钽、氧化铪钛、氧化铪锆等；所述第二栅电极层215的材料为多晶硅或金属材料，例如钨或铝。
本发明的实施例中，所述第二栅极结构211还包括：覆盖所述第二栅电极层215表面的第二保护层217；位于所述第二栅介质层213、第二栅电极层215和第二保护层217侧壁的第二侧墙219。其中，所述第二保护层217和第二侧墙219的材料为氮化硅、氮氧化硅或氧化硅等。本发明的实施例中，所述第二保护层217的材料为氮化硅，所述第二侧墙219的材料为氧化硅。
请参考图7，在所述第一栅极结构201和第二栅极结构211两侧的半导体衬底200表面形成第一应力层221。
发明人发现，首先在所述第一栅极结构201和第二栅极结构211两侧的半导体衬底200表面形成第一应力层221，后续再采用刻蚀工艺去除某一区域的第一应力层221，仅保留另一区域的第一应力层221，后续只需在去除第一应力层221后的区域形成第二应力层。此种方法只需形成一次掩膜，可大大节省工艺步骤。
所述第一应力层221用于后续增加第二区域II’的沟道区的应力。
所述第一应力层221的形成工艺为沉积工艺，例如化学气相沉积工艺。本发明的实施例中，所述第一应力层221采用选择性外延沉积工艺形成。例如，选择性外延沉积单晶硅时，其工艺参数为温度为550摄氏度-800摄氏度，压强为5托-20托，SiH4的流量为30标准毫升每分-300标准毫升每分，SiH4和SiH2Cl2的体积比至少为3:2，HCl的流量为50标准毫升每分-200标准毫升每分，H2的流量为5标准升每分-50标准升每分。所述采用选择性外延沉积工艺形成的第一应力层221只形成在半导体衬底200表面，而不会形成在第一栅极结构201和第二栅极结构211表面，无需采用额外的工艺去除，省略了工艺步骤。
所述第一应力层221的材料根据第二区域II’用于形成的半导体器件的种类确定。例如，当所述第二区域II’用于形成NMOS管时，所述第一应力层221的材料为单晶碳化硅或单晶硅；当所述第二区域II’用于形成PMOS管时，所述第一应力层221的材料为单晶锗硅。
本发明的实施例中，所述第二区域II’用于形成NMOS管，所述第一应力层221的材料为碳化硅，所述第一区域I’表面的第一应力层221后续会被去除，仅剩余第二区域II’表面的第一应力层221，用于后续提高第二区域II’的NMOS管的沟道区的拉应力，提高其载流子迁移率。为使第一区域I’的半导体器件的沟道区的应力较大，本发明的实施例中，所述第一应力层221的上表面高于半导体衬底200表面200埃-600埃，而所述第一应力层221的下表面与半导体衬底200表面齐平。
需要说明的是，在本发明的其他实施例中，还包括：形成第一应力层221前，刻蚀部分厚度的半导体衬底200形成浅开口（未示出），所述第一应力层221位于所述浅开口内，以提高第二区域II’的半导体器件的沟道区的应力。所述浅开口的深度小于等于1000埃时，即第一应力层221的下表面比半导体衬底200表面低的深度小于等于1000埃时，后续形成的CMOS管的器件性能好。
综上，当所述第一应力层221的下表面低于半导体衬底200表面0埃-1000埃时，后续形成的CMOS管的性能好。
请参考图8，形成阻挡层223，所述阻挡层223覆盖所述第二区域II’的第一应力层221和第二栅极结构211，但暴露出第一区域I’的第一栅极结构201和第一应力层221。
所述阻挡层223用于保护第二区域II’的第一应力层221，使其在后续刻蚀工艺中不受损害。所述阻挡层223的材料应选择刻蚀选择比较半导体衬底200高的材料，例如，二氧化硅或氮化硅。本发明的实施例中，所述阻挡层223的材料为氮化硅，一方面，氮化硅可以作为后续去除第一区域I’时的掩膜，另一方面，采用合适的工艺参数，形成的氮化硅还可以为第二区域II’的半导体器件的沟道区增加应力，进一步提高。
所述阻挡层221的形成工艺为等离子体沉积工艺，形成所述阻挡层223时采用的反应气体为氨气、氮气和硅烷，且氨气占总的反应气体的体积百分比为10-15%，氮气占总的反应气体的体积百分比为2-6%，硅烷占总的反应气体的体积百分比为79-88%。且形成阻挡层223时的工艺参数范围为：反应压强为0.08帕-0.2帕，反应温度为300摄氏度-400摄氏度，射频功率为50瓦-100瓦，射频频率为10兆赫兹-20兆赫兹。在上述工艺中形成的阻挡层223可以为NMOS管提供拉应力。
本发明的实施例中，为使阻挡层223保护第二区域II’的第一应力层221的效果好，所述阻挡层223的厚度为200埃-500A。
所述阻挡层223的形成步骤为：形成覆盖所述第一栅极结构201、第二栅极结构211和半导体衬底200的阻挡薄膜（未图示）；形成覆盖所述阻挡薄膜的光刻胶层（未图示），所述光刻胶层具有暴露出第一区域I’的开口；以所述光刻胶层为掩膜，去除第一区域I’的阻挡薄膜。
请参考图9，以所述阻挡层223为掩膜，去除第一区域I’的第一应力层221，并刻蚀半导体衬底200，形成沟槽225。
所述沟槽225用于使后续填充于其内部的第二应力层更接近沟道区，有助于提高第一区域I’的半导体器件的沟道区的应力。所述沟槽225的截面形状为U形、sigma形或多晶面形状。在本发明的实施例中，所述沟槽225为sigma形。
本发明的实施例中，形成上述sigma形的沟槽225的形成步骤包括：首先在温度为40摄氏度-60摄氏度，功率为200瓦-400瓦，偏压为50伏-200伏的条件下，采用CF4和HBr刻蚀所述半导体衬底10秒-20秒，形成碗状凹槽（未图示）；然后在温度为30摄氏度-60摄氏度，时间为100秒-300秒的条件下，采用体积百分比浓度为2%~20%的四甲基氢氧化铵（TMAH）溶液，湿法刻蚀所述碗状凹槽，最终形成sigma形的沟槽225。
由于四甲基氢氧化铵溶液具有较高的腐蚀速率、无毒无污染、便于操作，且TMAH的晶向选择性好，其在晶向<100>及<110>方向上的腐蚀速度较快，而在其它晶向方向，如晶向<111>上的腐蚀速率很缓慢，形成的沟槽225为sigma形，更加靠近第一区域I’的沟道区，有助于后续进一步提高第一区域I’的沟道区的应力。并且，经研究发现，当所述sigma形的沟槽225的深度为400埃-2000埃时，所述第一区域I’的半导体器件的沟道区的应力好。
需要说明的是，在本发明的其他实施例中，当形成第一应力层221前，形成有浅开口时，那么形成的沟槽225的尺寸应大于等于浅开口的尺寸，以完全去除浅开口内的第一应力层221，避免第一区域I’残留的第一应力层221影响该区域的半导体器件的沟道区的应力。
请参考图10，在所述沟槽225（如图9所示）内形成第二应力层227。
所述第二应力层227用于提高第一区域I’的半导体器件的沟道区的应力。所述第二应力层227的材料由第一区域I’的半导体器件的种类而定。当所述第一区域I’用于形成PMOS管时，所述第二应力层227的材料包含锗硅；当所述第一区域I’用于形成NMOS管时，所述第二应力层227的材料为碳化硅或硅。在本发明的实施例中，所述第二应力层227的材料为锗硅，其中第二应力层227中锗的浓度分布为：由第二应力层227的上、下表面向中间逐渐升高，以利于形成更大的应力。并且，本发明的实施例中，为提供更大的应力，所述第二应力层227的上表面高于所述半导体衬底200表面（Raised SiGe）200埃-600埃，所述第二应力层227的下表面低于所述半导体衬底200表面400埃-2000埃。
所述第二应力层227的形成工艺为沉积工艺。为节省工艺步骤，本发明的实施例中，所述第二应力层227的形成工艺为选择性外延沉积工艺，其工艺参数范围为：温度为550摄氏度-800摄氏度，压强为5托-20托，SiH4的流量为30标准毫升每分-300标准毫升每分，SiH4和SiH2Cl2的体积比至少为3:2，GeH4的流量为5标准毫升每分-500标准毫升每分，HCl的流量为50标准毫升每分-200标准毫升每分，H2的流量为5标准升每分-50标准升每分。
需要说明的是，为使得后续在第一区域I’形成的半导体器件的沟道区的应力进一步增大，在本发明的其他实施例中，还包括：形成覆盖所述第二应力层227表面的单晶硅层（未图示）。由于第二应力层227与单晶硅层的晶格排布不同，导致第二应力层227产生进一步的应力，从而提高该区域半导体器件的沟道区的应力。
需要说明的是，由于第二应力层227后续作为第二区域II’半导体器件的源区和漏区，还包括：向所述第二应力层227内掺杂离子。在此不再赘述。
需要说明的是，上述实施例中仅以平面结构的CMOS管为例进行说明。在本发明的其他实施例中，所述CMOS管还可以为三维结构的CMOS管，例如，鳍式场效应管。具体过程请参考前文的相关描述，在此不再赘述。
上述步骤完成之后，本发明实施例的CMOS管的制作完成。首先在第一区域和第二区域的半导体衬底表面均采用选择性外延沉积的方法形成第一应力层；然后在第二区域的第一应力层表面形成阻挡层；以阻挡层为掩膜，刻蚀第一区域的第一应力层，而保留的第二区域的第一应力层；再刻蚀第一区域的半导体衬底，形成沟槽，并在沟槽内形成第二应力层。本发明的形成方法，只需形成一次阻挡层，即可实现在第一区域的半导体衬底内或表面形成第一应力层，在第二区域的半导体衬底内形成第二应力层，大大节省了工艺步骤，并且形成的CMOS管的沟道区的应力大，载流子迁移率高，器件性能稳定。
综上，首先形成第一应力层，所述第一应力层覆盖第一栅极结构和第二栅极结构两侧的半导体衬底表面；然后形成覆盖所述第二区域的第一应力层和第二栅极结构的阻挡层；以所述阻挡层为掩膜，去除第一区域的第一应力层，所述第二区域的第一应力层得以保留，以提高第二区域的半导体器件的沟道区的应力；随后以所述阻挡层为掩膜，刻蚀第一区域的半导体衬底，形成沟槽，并在沟槽内形成第二应力层，以提高第一区域的半导体器件的沟道区的应力。虽然要分别在第一区域形成第二应力层、在第二区域形成第一应力层，但本发明的实施例中仅通过阻挡层，即可实现上述目的，大大节省了工艺步骤。
进一步的，还包括：在形成第一应力层前，刻蚀部分厚度的半导体衬底形成浅开口，所述第一应力层位于所述浅开口内，所述第一应力层更加靠近第二区域的半导体器件的沟道区，有助于进一步提高第二区域的半导体器件的沟道区的应力，提高其载流子迁移率和器件性能。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (20)

1.一种CMOS管的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底表面包括第一区域和与之相邻的第二区域，且所述第一区域形成有第一栅极结构，所述第二区域形成有第二栅极结构；
在所述第一栅极结构和第二栅极结构两侧的半导体衬底表面形成第一应力层；
形成阻挡层，所述阻挡层覆盖所述第二区域的第一应力层和第二栅极结构，但暴露出第一区域的第一栅极结构和第一应力层；
以所述阻挡层为掩膜，去除第一区域的第一应力层，并刻蚀半导体衬底，形成沟槽；
在所述沟槽内形成第二应力层。
2.如权利要求1所述的CMOS管的形成方法，其特征在于，还包括：形成覆盖所述第一栅极结构和第二栅极结构表面的保护层。
3.如权利要求1所述的CMOS管的形成方法，其特征在于，还包括：形成第一应力层前，刻蚀部分厚度的半导体衬底形成浅开口，所述第一应力层位于所述浅开口内。
4.如权利要求1所述的CMOS管的形成方法，其特征在于，所述第一区域用于形成NMOS管，所述第一应力层的材料为硅或碳化硅，所述第二应力层的材料包含锗硅。
5.如权利要求4所述的CMOS管的形成方法，其特征在于，还包括：覆盖所述第二应力层表面的单晶硅层。
6.如权利要求1所述的CMOS管的形成方法，其特征在于，当所述第二应力层的材料为锗硅时，所述第二应力层中锗的浓度分布为：由第二应力层的上、下表面向中间逐渐升高。
7.如权利要求1所述的CMOS管的形成方法，其特征在于，所述第一应力层的形成工艺为选择性外延沉积工艺。
8.如权利要求1所述的CMOS管的形成方法，其特征在于，所述沟槽的形状为U形、多晶面形状或sigma形。
9.如权利要求8所述的CMOS管的形成方法，其特征在于，所述沟槽的形状为sigma形时，其形成步骤包括：首先在温度为40摄氏度-60摄氏度，功率为200瓦-400瓦，偏压为50伏-200伏的条件下，采用CF4和HBr刻蚀所述半导体衬底10秒-20秒，形成碗状凹槽；然后在温度为30摄氏度-60摄氏度，时间为100秒-300秒的条件下，采用体积百分比浓度为2%~20%的四甲基氢氧化铵溶液，湿法刻蚀所述碗状凹槽，最终形成sigma形的沟槽。
10.如权利要求1所述的CMOS管的形成方法，其特征在于，所述第二应力层的形成工艺为选择性外延沉积工艺，其工艺参数范围为：温度为550摄氏度-800摄氏度，压强为5托-20托，SiH4的流量为30标准毫升每分-300标准毫升每分，SiH4和SiH2Cl2的体积比至少为3:2，GeH4的流量为5标准毫升每分-500标准毫升每分，HCl的流量为50标准毫升每分-200标准毫升每分，H2的流量为5标准升每分-50标准升每分。
11.如权利要求1所述的CMOS管的形成方法，其特征在于，还包括：形成第二应力层后，去除所述阻挡层。
12.如权利要求1所述的CMOS管的形成方法，其特征在于，所述阻挡层的材料为二氧化硅或氮化硅。
13.如权利要求1所述的CMOS管的形成方法，其特征在于，所述第一应力层的上表面高于半导体衬底表面200埃-600埃。
14.如权利要求1所述的CMOS管的形成方法，其特征在于，所述第一应力层的下表面低于半导体衬底表面0埃-1000埃。
15.如权利要求1所述的CMOS管的形成方法，其特征在于，所述第二应力层的上表面高于半导体衬底表面200埃-600埃。
16.如权利要求1所述的CMOS管的形成方法，其特征在于，所述第二应力层的下表面低于半导体衬底表面400埃-2000埃。
17.如权利要求1所述的CMOS管的形成方法，其特征在于，所述CMOS管包含平面型CMOS管或三维结构的CMOS管。
18.如权利要求1所述的CMOS管的形成方法，其特征在于，所述阻挡层的材料为氮化硅。
19.权利要求1所述的CMOS管的形成方法，其特征在于，所述阻挡层的形成工艺为等离子体沉积工艺，采用的反应气体为氨气、氮气和硅烷，且氨气占总的反应气体的体积百分比为10-15%，氮气占总的反应气体的体积百分比为2-6%，硅烷占总的反应气体的体积百分比为79-88%，且形成阻挡层时的工艺参数范围为：反应压强为0.08帕-0.2帕，反应温度为300摄氏度-400摄氏度，射频功率为50瓦-100瓦，射频频率为10兆赫兹-20兆赫兹。
20.如权利要求1所述的CMOS管的形成方法，其特征在于，所述阻挡层厚度为200埃-500埃。
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