TWI518906B - 應變矽通道半導體結構及其製作方法 - Google Patents

Description

應變矽通道半導體結構及其製作方法

本發明與一種應變矽通道半導體結構及其製作方法有關。更特定言之，其係關於一種具有較佳載子遷移率的應變矽通道半導體結構及其製作方法。

隨著現今半導體元件朝向微型化的尺寸發展，電晶體中閘極、源極、汲極的尺寸也隨著特徵尺寸的減小而跟著不斷地縮小。但由於材料先天物理性質的限制，閘極、源極、汲極的尺寸減小會造成電晶體元件中決定電流大小的載子量減少，進而影響電晶體的效能。因此，提升載子遷移率以增加電晶體之速度已成為目前半導體技術領域中之一大課題。

為了增加載子遷移率，目前習知的技術手段之一為形成應變矽通道。應變矽通道技術可在不改變閘極寬度的情況下增加電子團和電洞團的遷移率，進而改進其電晶體的運作速度。此作法不須增加電路製造或設計的複雜度即可改善半導體元件之效能，故為業界廣為採用。

在目前實作中，形成應變矽通道的方法之一即為使用選擇性磊晶成長(selective epitaxial growth,SEG)技術於一基底形成一晶格排列與基底相同之磊晶層來作為應力源。該些磊晶材會具有與矽基底不同的晶格常數，故會對鄰近矽通道的晶格造成應力，進而產生應變矽通道，達成遷移率提昇之效果。

舉例言之，對以電洞(h⁺)作為通道載子的PMOS電晶體而言，其矽基底上的源極/汲極區域可以形成一矽鍺(SiGe)磊晶層。由於矽鍺磊晶的晶格常數本質上比矽還大，故該矽鍺磊晶層會對鄰近通道的晶格造成應力，進而形成一壓縮性的應變通道(compressive strained channel)。該壓縮性應變通道的能帶結構係有利於電洞的遷移，故可增加PMOS元件作動的速度。

同樣地，對以電子(e^-)作為載子的NMOS電晶體而言，其矽基底上的源極/汲極區域可以形成一碳化矽(SiC)磊晶層。由於碳化矽磊晶的晶格常數本質上比矽還小，故該碳化矽磊晶層會對鄰近通道的晶格造成應力，進而形成一伸張性的應變通道(tensile strained channel)。該伸張性應變通道的能帶結構係有利於電子的遷移，故可增加NMOS元件作動的速度。

現在請參照第1圖，其為先前技術中一使用應變矽通道技術的CMOS電晶體結構的截面示意圖。如圖所示，一般的CMOS電晶體結構100中會具有一PMOS區域102與一NMOS區域104，其間以一淺溝槽隔離結構(STI) 105來分隔。該PMOS區域102與NMOS區域104中除了會具有一般習知的閘極106、源極/汲極區域(未示出)、間隙壁108等結構外，其源極/汲極區域中還會另外形成有凹槽110，以供對應的應力材(如SiGe或SiC)填入形成磊晶層112。形成在凹槽110中的磊晶層112會對PMOS區域102與NMOS區域104中源極/汲極間的矽通道區域114分別施加不同態樣的應力，因而形成應變矽通道，達成遷移率提昇之效果。

目前業界仍在致力於研究如何去提升半導體元件中的載子遷移率以及其電性表現，以因應未來半導體元件尺寸越來越小的趨勢。對此，就現有以應變矽通道為基礎的半導體技術而言，如何改良其結構以進一步提升其電性表現是為相關領域的技藝人士今後研究的重要課題。

為了進一步提升應變矽通道半導體結構的效能表現，本發明提出了一種改良的應變矽通道半導體結構及其製作方法，以此方法所製作出之應變矽通道半導體結構由於其作為應力源的磊晶層較接近矽通道區域之故，其會具有較佳的載子遷移率。

本發明的目的之一即在於提供一種應變矽通道半導體結構，該應變矽通道半導體結構包含一具有一上表面的基底、一設於該上表面的閘極結構、至少一形成於該閘極結構側邊基底中的凹槽，其中該凹槽具有至少一側壁，該側壁更具有一上側壁面與一下側壁面向該閘極結構方向凹入且該上側壁面係與水平面呈一介於54.5°～90°之間的夾角、以及一磊晶層填滿該凹槽作為應力源。

本發明的另一目的在於一種製作應變矽通道半導體結構的方法，其步驟包含提供一基底、於該基底上形成至少一閘極結構、進行一蝕刻製程以於該閘極結構側邊的該基底中形成至少一凹槽、進行一溫度介於700℃～1000℃的預烤製程、以及進行一磊晶成長製程以於該凹槽內形成磊晶層作為應力源。

無疑地，本發明的這類目的與其他目的在閱者讀過下文以多種圖示與繪圖來描述的較佳實施例細節說明後將變得更為顯見。

第2圖至第8圖為根據本發明一較佳實施例所繪示應變矽半導體結構之製作方法的流程示意圖，文中將依序參照該些圖示來說明本發明應變矽半導體結構之製作流程。為了方便說明之故，各圖示中定義了一與基底10面平行的水平方向H以及一與基底10面垂直的垂直方向V。

首先，請參照第2圖，方法中會提供一基底10，該基底10可為一半導體基底，其包含但不限定於一矽晶圓或是一絕緣材上覆矽(SOI)等基底。基底10上設置有複數個閘極結構12。每一閘極結構12係包含了一閘極導電層14、一設置在基底10表面和閘極導電層14之間的閘極介電層16、一設置在閘極導電層14周圍側壁上的間隙壁(spacer)18，該間隙壁18與閘極導電層14及基底10之間可選擇性的形成一襯墊層(liner)。在本實施例中，閘極介電層16可由二氧化矽材質或高介電常數(high-k)介電層構成，間隙壁18可由矽氧層或氮化矽層等單一材料層或複合材料層所構成，而閘極導電層14則可以摻雜過的多晶矽、金屬矽化物或是金屬等導體所構成。為簡明及避免模糊本發明重點之故，下文中將不再對上述已習知的閘極結構12各部件作進一步詳細的結構性或功能性描述。

在本發明其他的實施例中，閘極結構12亦可整合於前閘極(gate-first)製程或後(gate-last)閘極製程，其中後閘極製程更可為一前置高介電常數介電層的後閘極製程或一後置高介電常數介電層的後閘極製程。此些常用電晶體製程之步驟不再此贅述。

如第2圖所示，閘極結構12形成後，一犠牲材料層20會順著基底10面的起伏毯覆沈積在基底10與閘極結構12上。犠牲材料層20直接沈積在基底10面上的部分20a可能相對較薄，而沈積在間隙壁18面上的部分20b可能相對較厚。如此犠牲材料層20後續經過特定處理後，其可形成吾人所欲之圖形以作為蝕刻遮罩之用，此節將於後述實施例中將有細節說明。

接著請參照第3圖，在犠牲材料層20形成後，方法中會對整個基底10進行一第一乾蝕刻製程。此乾蝕刻製程會將前述直接覆蓋在基底10表面的犠牲材料層部位20a去除，而覆蓋在間隙壁18表面的犠牲材料層20部位20b會被蝕刻至剩下一薄層(後文中稱之為犧牲間隙壁22)。該殘留的犧牲間隙壁22將在後續的蝕刻製程中扮演蝕刻遮罩的角色。

接著請參照第4圖，在形成上述犧牲間隙壁22後，之後流程中將再以犠牲間隙壁22為蝕刻遮罩，對整個基底10進行一第一蝕刻製程。該第一蝕刻製程可包含一第一乾蝕刻製程與一第一濕蝕刻製程，其中第一乾蝕刻製程主要係向下蝕刻，而該第一濕蝕刻製程則包含了向下蝕刻與側向蝕刻。該第一乾蝕刻製程係使用以六氟化硫為主(SF₆-base)的蝕刻劑或是以三氟化氮為主(NF₃-base)的蝕刻劑，其對於基底10之材質具有蝕刻選擇性，故會在基底10中蝕刻出凹槽24結構。再者，在上述第一濕蝕刻過程中，蝕刻劑會同時向基底10的水平方向H和垂直方向V蝕刻，且其於水平方向H的蝕刻速率較之垂直方向V為快，故會在基底10中形成往閘極方向凹入的凹面24a特徵。

接著請參照第5圖，在形成上述第一乾蝕刻凹槽24後，流程中會再進行一道第二濕蝕刻製程。該第二濕蝕刻製程係使用以氨水(NH₄OH)為主的蝕刻劑或是以氫氧化四甲基銨(TMAH)為主的蝕刻劑，其對於基底10之材質具有蝕刻選擇性，故會繼續對前述所形成的第一乾蝕刻凹槽24之壁面作進一步的蝕刻。再者，由於該些蝕刻劑會沿著矽基底10的結晶面(110)和(111)進行蝕刻，故第一乾蝕刻凹槽24受此第二濕蝕刻製程後會轉變成具有特定蝕刻特徵面(圖中以上側壁面26b及下側壁面26c來表示)的鑽石形凹槽26，此鑽石形凹槽26的側壁上會具有由蝕刻特徵面所交會出的銳角(或端點)26a。

接著請參照第6圖，在完成前述鑽石形凹槽26之製作後，本實施例即對整個基底10進行一預烤製程(pre-bake)，該預烤製程會造成鑽石形凹槽26側壁的原子重新擴散排列，進而使原本凹槽26側壁的銳角26a鈍化，亦即使銳角26a的角度變大，進而使凹槽26的形狀從原先的鑽石形變成如圖所示具有較和緩壁面29的類鑽石形凹槽28。在本發明之一較佳實施例中，該預烤製程的參數係設定在溫度介於700℃～1000℃之間、壓力為10托耳(torr)以下至數百托耳的含H₂環境中，其施作時間可能介於數秒到數分鐘不等。上述類鑽石形凹槽28的細部結構將於後述實施例中有進一步詳細的描述。

在流程的最後，請參照第7圖，方法中會採用一選擇性磊晶製程(SEG)在前述的類鑽石形凹槽28中長出磊晶層30。磊晶層30係作為應變矽通道的應力源，其上表面30a最好高於基底10面，以增強其應力效果。在本實施例中，磊晶層30的材質可為矽鍺(SiGe，對PMOS電晶體而言)或碳化矽(SiC，對NMOS電晶體而言)，其會對鄰近的矽通道區域10a造成應力，進而達成提升載子遷移率的效果。須注意本步驟之磊晶製程可與先前的預烤製程在同一磊晶腔體中進行，其透過該磊晶腔體加熱達成預烤動作後即可接續進行磊晶的成長。

在本發明進一步的實施例中，如第8圖所示，其可選擇性地再對前述形成的磊晶層30進行一離子植入製程，該植入製程係利用光阻(未圖示)以及閘極結構12作為佈植遮罩，將N型摻質(如磷、砷或銻)、P型摻質(如硼、二氟化硼)並混合其他共同摻質(如碳、氮、氟、鍺、矽)分別植入相對應之NMOS或PMOS的磊晶層30中，以在閘極結構12側邊的磊晶層30中定義出源極/汲極區域32a/32b，完成電晶體整體架構。須注意在本發明其他實施例中，該形成源極/汲極區域之步驟亦可在蝕刻凹槽之前或是伴隨磊晶層的選擇性磊晶製程(SEG)一起進行，端視其所要製程所需而定。而在又一其他的實施例中，在進行上述離子植入製程定義源極/汲極區域32a/32b前，閘極結構12上可選擇性地形成其他額外的間隙壁(未圖示)，以定義所要形成的源極/汲極區域32a/32b之大小。

此外，先前步驟中所形成的犠牲間隙壁22亦可透過一額外的蝕刻製程來加以拔除。根據不同的實施例，此犠牲間隙壁22亦可保留下來作為間隙壁之用。

現在請同時參照第9圖與第10圖，其分別為根據本發明實施例方法中未經過預烤處理與經過預烤處理所形成之應變矽通道凹槽結構的部分截面放大示意圖。如第9圖所示，未經過預烤處理的凹槽26由於其形成時蝕刻劑係沿著矽基底10特定晶向蝕刻之故，其截面會呈現出完美的鑽石形狀。更具體言之，凹槽26係由至少一側壁及一底面27所構成。在本發明中由於側向蝕刻之故，該側壁係位於閘極結構12的間隙壁18下方，其中上側壁面26b會與間隙壁18下方的基底10面交會(如圖中A點所示)，而下側壁面26c與底面27的交會端(如圖中B點所示)則可能位於或不位於間隙壁18的下方。在實施例中，該每一側壁更具有一上側壁面26b與一下側壁面26c(即前述之蝕刻特徵面)向閘極結構12方向延伸凹入並在一交會端(或稱為端點)26a交會。如圖所示，鑽石形凹槽26的上側壁面26b會與基底水平面呈一固定的54.5°夾角θ₁。在本實施例中，上側壁面26b與基底面之交會點A至閘極導電層14的水平距離係定義為d₁，而端點26a與基底10面的垂直距離則以d₂來代表。上述距離d₁與d₂係關係到之後生成的磊晶層所產生之應力對矽通道的影響程度。如以32奈米(nm)閘極線寬的半導體元件實作為例，未經預烤處理的凹槽26結構中會具有約130埃()的d₁距離以及約200的d₂距離。

現在請參照第10圖，本實施例之凹槽26在經過一高溫、低壓的預烤處理後其形狀會轉變成如圖中所示凹槽28的類鑽石形狀，其具有一較和緩壁面(意即上壁面28b下壁面28c夾角較大)向閘極結構12方向凹入並延伸至間隙壁的下方，而更接近矽通道區域10a。在一實作中，樣品經過800℃的預烤處理後，其上側壁面28b與基底水平面所呈之夾角θ₂係變為75°，而上壁面28b與基底面之交會點至閘極導電層14的水平距離D₁則縮短為70，端點28a與基底10面的垂直距離D₂則縮短為172，此凹槽形狀的改變約能提升4%的載子遷移率。上述數據即表示出凹槽在經過預烤處理後其側壁會更接近矽通道區域(D₁與D₂變小)，因而使後續形成於凹槽中的磊晶層能施加給通道區域更多的應力，達成更佳的應變矽通道效果。

須注意本發明中最終凹槽的形狀會隨著不同的預烤製程條件而改變。一般而言，該預烤製程的溫度係控制在溫度介於700℃～1000℃之間、壓力為10 torr以下至數百torr不等的H₂環境中，其施作時間可能介於數秒到數分鐘不等。而之後所產生的類鑽石形凹槽結構其上壁面與水平面之夾角θ₂則介於54.5°～90°之間，其中以介於75°～90°之間為佳。在35 nm的閘極線寬設計下，該D₁係小於130 ，而該D₂係小於200 。

本領域之技藝人士將可輕易瞭解到在維持本發明教示之前提下，本發明之元件與方法可加以修改或變形成多種態樣。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10‧‧‧基底

10a‧‧‧通道區域

12‧‧‧閘極結構

14‧‧‧閘極導電層

16‧‧‧閘極介電層

18‧‧‧間隙壁

20‧‧‧犧牲材料層

20a‧‧‧部分

20b‧‧‧部分

22‧‧‧犧牲間隙壁

24‧‧‧凹槽

24a‧‧‧凹面

26‧‧‧凹槽

26a‧‧‧銳角(端點)

26b‧‧‧上壁面

26c‧‧‧下壁面

28‧‧‧凹槽

28a‧‧‧端點

28b‧‧‧上壁面

28c‧‧‧下壁面

30‧‧‧磊晶層

30a‧‧‧上表面

32a‧‧‧源極

32b‧‧‧汲極

100‧‧‧CMOS電晶體結構

102‧‧‧PMOS區域

104‧‧‧NMOS區域

106‧‧‧淺溝槽隔離結構

108‧‧‧間隙壁

110‧‧‧凹槽

112‧‧‧磊晶層

114‧‧‧通道區域

本說明書含有附圖併於文中構成了本說明書之一部分，俾使閱者對本發明實施例有進一步的瞭解。該些圖示係描繪了本發明一些實施例並連同本文描述一起說明了其原理。在該些圖示中：

第1圖為先前技術中一使用應變矽通道技術的CMOS電晶體結構之截面示意圖；

第2圖至第8圖為根據本發明較佳實施例一應變矽半導體結構之製作方法的流程示意圖；

第9圖為根據本發明方法未經過預烤處理之應變矽通道凹槽結構的部分截面放大示意圖；

第10圖為根據本發明方法經過預烤處理之應變矽通道凹槽結構的部分截面放大示意圖。

須注意本說明書中的所有圖示皆為圖例性質。為了清楚與方便圖示說明之故，圖示中的各部件在尺寸與比例上可能會被誇大或縮小地呈現。圖中相同的參考符號一般而言會用來標示修改後或不同實施例中對應或類似的特徵。

10．．．基底

10a．．．通道區域

12．．．閘極結構

14．．．閘極導電層

18．．．間隙壁

22．．．犧牲間隙壁

30．．．磊晶層

32a．．．源極

32b．．．汲極

Claims (16)

1. 一種應變矽通道半導體結構，包含：一基底，其具有一上表面；一閘極結構，其設於該上表面；至少一凹槽，分別形成於該閘極結構側邊的該基底中，其中該凹槽具有至少一側壁，該側壁更具有一上側壁面與一下側壁面向該閘極結構方向凹入且該上側壁面係與水平面呈一介於75°~90°之間的夾角；以及一磊晶層，填滿該凹槽。
2. 如申請專利範圍第1項所述之應變矽通道半導體結構，其中該閘極結構的周圍設有間隙壁，該上側壁面係位於該間隙壁下方。
3. 如申請專利範圍第1項所述之應變矽通道半導體結構，其中該凹槽的截面形狀呈類鑽石形。
4. 如申請專利範圍第1項所述之應變矽通道半導體結構，其中該上壁面與下壁面的交會端到該基底上表面的垂直距離係小於200Å。
5. 如申請專利範圍第1項所述之應變矽通道半導體結構，其 中該凹槽上壁面與該基底上表面的交會端到該閘極結構的水平距離小於130Å。
6. 如申請專利範圍第1項所述之應變矽通道半導體結構，其中該磊晶層的材質為矽鍺(SiGe)或碳化矽(SiC)。
7. 如申請專利範圍第1項所述之應變矽通道半導體結構，其中該磊晶層係作為應變矽通道之應力源。
8. 一種製作應變矽通道半導體結構的方法，包含有：提供一基底；於該基底上形成至少一閘極結構；進行一蝕刻製程，以於該閘極結構側邊的該基底中形成至少一凹槽，其中每一該凹槽具有一上側壁面與一下側壁面向該閘極結構方向凹入且該上側壁面係與水平面呈一夾角；進行一溫度介於700℃~1000℃的預烤製程，其中該預烤製程後，該夾角介於75°~90°之間；以及進行一磊晶成長製程以於該凹槽內形成磊晶層。
9. 如申請專利範圍第8項所述之方法，其中該進行一蝕刻製程之步驟包含進行一第一濕蝕刻製程以同時向該基底的水平方向和垂直方向蝕刻出一第一凹槽。
10. 如申請專利範圍第8項所述之方法，其中該進行一蝕刻製程之步驟包含進行一第一乾蝕刻製程，該第一乾蝕刻製程係使用以六氟化硫為主(SF₆-base)的蝕刻劑或是以三氟化氮為主(NF₃-base)的蝕刻劑。
11. 如申請專利範圍第8項所述之方法，更包含在該蝕刻製程之後再進行一第二濕蝕刻製程進一步蝕刻該第一凹槽，以形成一鑽石形的第二凹槽。
12. 如申請專利範圍第11項所述之方法，其中該第二濕蝕刻製程係使用以氨水(NH₄OH)為主的蝕刻劑或是以氫氧化四甲基銨(TMAH)為主的蝕刻劑。
13. 如申請專利範圍第11項所述之方法，其中該進行預烤製程之步驟係使該鑽石形的第二凹槽轉變成一類鑽石形的凹槽。
14. 如申請專利範圍第8項所述之方法，其中該進行預烤製程之步驟係使該夾角變大。
15. 如申請專利範圍第8項所述之方法，更包含於該閘極結構的兩側分別形成源極與汲極。
16. 如申請專利範圍第8項所述之方法，其中該磊晶層係作為應變矽通道之應力源。