KR20060134772A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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아키라 가타카미
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Abstract

본 발명은 쇼트 채널 효과를 억제하는 동시에 캐리어 이동도의 향상을 도모하는 반도체 장치 및 그 제조 방법을 제공하는 것을 과제로 한다.
실리콘 기판(11) 중, 소스 영역(11S) 및 드레인 영역(11D)에 대응하여 트렌치(11-1A, 11-1B)를 형성하고, 트렌치(11-1A, 11-1B)를 p형의 불순물 원소를 포함하는 SiGe 혼정층(19A, 19B)에 의해 에피택셜에 충전할 때, 트렌치(11-1A, 11-1B)의 측벽면(19b)을 파셋에 의해 획성하고, 또한 제 2 측벽 절연막(18A, 18B)의 바닥면 하측의 실리콘 기판(11) 표면이 SiGe 혼정층(19A, 19B)으로 이루어지는 연장 돌출부(19Aa, 19Ba)를 형성하고, 소스 익스텐션 영역(11EA) 및 드레인 익스텐션 영역(11EB)에 접촉시킨다.
반도체 장치, 반도체 혼정층, 쇼트 채널 효과, 캐리어 이동도

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND PRODUCTION METHOD THEREOF}
도 1은 SiGe 혼정층을 압축 응력원으로서 사용하는 반도체 장치의 원리를 나타내는 도면.
도 2는 종래의 SiGe 혼정층을 압축 응력원으로서 사용하는 반도체 장치의 구성을 나타내는 도면.
도 3은 본 발명의 실시예에 따른 제 1 예의 반도체 장치의 단면도.
도 4의 (a) 내지 (c)는 제 1 예의 반도체 장치의 제조 공정도(그 1).
도 5의 (a) 및 (b)는 제 1 예의 반도체 장치의 제조 공정도(그 2).
도 6은 본 발명의 실시예에 따른 제 2 예의 반도체 장치의 단면도.
도 7의 (a) 및 (b)는 제 2 예의 반도체 장치의 제조 공정도.
도 8은 본 발명의 실시예에 따른 제 3 예의 반도체 장치의 단면도.
도 9의 (a) 내지 (c)는 제 3 예의 반도체 장치의 제조 공정도.
도 10은 본 발명의 실시예에 따른 제 4 예의 반도체 장치의 단면도.
도 11의 (a) 내지 (c)는 제 4 예의 반도체 장치의 제조 공정도(그 1).
도 12의 (a) 내지 (c)는 제 4 예의 반도체 장치의 제조 공정도(그 2).
도 13은 제 4 예의 반도체 장치의 제조 공정도(그 3).
도 14는 본 발명의 실시예에 따른 제 5 예의 반도체 장치의 단면도.
도 15는 본 발명의 실시예에 따른 제 6 예의 반도체 장치의 단면도.
도 16은 본 발명의 실시예에 따른 제 7 예의 반도체 장치의 단면도.
도 17은 본 발명의 실시예에 따른 제 8 예의 반도체 장치의 단면도.
도 18은 본 발명의 실시예에 따른 제 9 예의 반도체 장치의 단면도.
도 19는 본 발명의 실시예에 따른 제 10 예의 반도체 장치의 단면도.
도 20은 본 발명의 실시예에 따른 제 11 예의 반도체 장치의 단면도.
도 21은 본 발명의 실시예에 따른 제 12 예의 반도체 장치의 단면도.
[도면의 주요 부분에 대한 부호의 설명]
10, 30, 40, 50, 60, 65, 70, 75, 80, 85, 90, 95 ; 반도체 장치
11 ; 실리콘 기판
11p ; p형 웰
11n ; n형 웰
11S, 11D ; 소스 / 드레인 영역
11Sp, 11Dp ; p형 확산 영역
11Sn, 11Dn ; n형 확산 영역
11EA, 11EB ; 소스 / 드레인 익스텐션 영역
11pc ; 포켓 주입 영역
11-1A, 11-1B ; 트렌치
11-2 ; 소자 분리 홈
12, 52 ; 소자 분리 구조
13 ; 게이트 절연막
14 ; 게이트 전극
16A, 16B ; 제 1 측벽 절연막
16A-1, 16B-1 ; 간극
16A-2, 16B-2 ; 개구부
18A, 18B ; 제 2 측벽 절연막
19A, 19B ; SiGe 혼정층 영역(SiGe 혼정층)
19Aa, 19Ba, 71Aa, 71Ba ; 연장 돌출부
20A, 20B, 20C ; 실리사이드층
52C, 55 ; HF 내성막
71A, 71B ; n형 SiC 혼정층 영역
본 발명은 일반적으로 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 응력 인가에 의해 동작 속도를 향상시킨 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치는 고속화·다기능화를 위해 미세화가 진행되고, 오늘날에는 1OO㎚를 밑도는 게이트 길이의 트랜지스터가 집적화된 대규모 집적 회로(LSI)가 제조 되고 있다. 트랜지스터는 스켈링 규칙(scaling rule)에 따라 미세화될 수록 고속화를 도모할 수 있지만, 게이트 길이가 극단적으로 짧아지면 임계값 전압이 저하하는, 소위 쇼트 채널(short channel) 효과가 생긴다. 쇼트 채널 효과를 억제하기 위하여 다양한 방책이 다루어지고 있지만, 이들도 한계에 직면하고 있다.
한편, 전자에 비해 홀(hole)은 실리콘 중의 이동도가 낮으므로 홀이 캐리어로 되는 p채널 M0S(금속 산화물 반도체) 트랜지스터의 동작 속도의 고속화가 종래부터 중요 과제로 되어 있었다. p채널 M0S 트랜지스터는 n채널 M0S 트랜지스터와 논리 회로의 기본이 되는 c-M0S(상보형 M0S) 인버터 회로를 구성한다. p채널 M0S 트랜지스터의 동작 속도의 고속화를 도모할 수 없는 경우, c-M0S 인버터 회로의 동작 속도의 고속화가 도모되지 않아 LSI의 동작 속도의 고속화가 충분히 도모되지 않는다.
그래서, 실리콘 기판의 채널 영역에 압축 응력을 인가함으로써 홀 이동도가 향상된다는 것이 알려져 있다. 그 일례로서, 도 1에 나타내는 개략 구성의 p채널 M0S 트랜지스터(100)가 제안되어 있다.
도 1을 참조하면, 실리콘 기판(101) 위에 게이트 절연막(102)을 통하여 게이트 전극(103)이 설치되어 있다. 게이트 전극(103)의 측벽 위에는 실리콘 기판(101) 표면도 덮도록 한 쌍의 측벽 절연막(104A, 104B)이 설치되어 있다.
또한, 실리콘 기판(101) 중에는 게이트 전극(103)의 하측에 채널 영역이 형성되어 있다. 또한, 실리콘 기판(101) 중에는 게이트 전극(103)의 양측에 p형 불순물 원소가 도입된 소스 익스텐션 영역(101A)(source extension region) 및 드레 인 익스텐션 영역(101B)(drain extension region)이 형성되어 있다. 또한, 소스 및 드레인 익스텐션 영역(101A, 101B)의 외측에는 p형 불순물이 도입된 소스 영역(101S) 및 드레인 영역(101D)이 형성되어 있다. 홀은 소스 영역(101S)으로부터 소스 익스텐션 영역(101A), 채널 영역 및 드레인 익스텐션 영역(101B)을 통하여 드레인 영역(101D)에 달한다. 홀 전류량은 채널 영역에서 게이트 전극(103)에 인가되는 게이트 전압에 의해 제어된다.
또한, p채널 M0S 트랜지스터(100)는 실리콘 기판(101) 중에 측벽 절연막(104A, 104B)의 외측 영역에 한 쌍의 SiGe 혼정층(105A, 105B)(混晶層)이 형성되어 있다. SiGe 혼정층(105A, 105B)은 실리콘 기판(101)의 표면에 에피택셜(epitaxial) 성장하여 형성되어 있다. SiGe 혼정층(105A, 105B)의 격자 정수는 실리콘 기판(101)의 실리콘의 격자 정수보다도 크므로, SiGe 혼정층(105A, 105B)에는 화살표 a로 나타내는 가로 방향의 압축 응력이 유도된다. 이 영향에 의해 화살표 b로 나타내는 세로 방향으로 격자가 연장되도록 왜곡이 유기(誘起)된다.
이 때문에, SiGe 혼정층(105A, 105B)에 삽입된 실리콘 기판(101)의 채널 영역에는 SiGe 혼정층(105A, 105B)의 세로 방향의 길이로 당겨져 화살표 c로 나타내는 세로 방향으로 격자가 연장되고, 그 결과 채널 영역에는 화살표 d로 나타내는 가로 방향의 일축성(一軸性)의 압축 응력이 유기된다.
도 1의 p채널 M0S 트랜지스터(100)에서는 채널 영역에 이러한 일축성의 압축 응력이 인가되는 결과, 채널 영역을 구성하는 Si 결정의 대칭성이 국소적으로 변조된다. 이러한 대칭성의 변화에 따라, 무거운 홀의 가전자대(價電子帶)와 가벼운 홀의 가전자대의 축퇴(縮退)가 제거되므로, 채널 영역에서의 홀 이동도가 증대하고, 트랜지스터의 동작 속도가 향상된다. 이러한 채널 영역에 국소적으로 유기된 응력에 의한 홀 이동도의 증대 및 이에 수반하는 트랜지스터의 동작 속도의 향상은 특히 게이트 길이가 1OO㎚ 이하의 트랜지스터에 현저히 나타난다.
[특허문헌 1] 미국특허 제6621131호 명세서
[비특허문헌 1] Thompson, S. E., et al., IEEE Transactions on Electron Devices, vo1. 51, No. 11, November, 2004, pp. 1790-1797
그런데, 채널 영역에 유도되는 압축 응력은 클수록 홀 이동도가 향상되고, 전류 구동 능력이 증가한다. 도 1에 나타내는 구성에서는 SiGe 혼정층(105A, 105B) 사이의 간극이 클 경우, 채널 영역의 중앙에서는 세로 방향의 길이가 줄어들므로, 충분히 압축 응력이 유기되지 않는다. 압축 응력을 증가시키는 하나의 수법으로서는 SiGe 혼정층(105A, 105B) 사이의 간극을 좁게 하는 것이 효과적이다.
그러나, 게이트 길이가 매우 짧은 트랜지스터에서는 채널 영역의 양측의 소스 익스텐션 영역(101A) 및 드레인 익스텐션 영역(101B)이나, 이들의 내측에 형성되는 포켓 영역(pocket region)(도시 생략)에 의해 쇼트 채널 효과를 억제하고 있다. SiGe 혼정층(105A, 105B)은 소스 및 드레인 익스텐션 영역(101S, 101D)이나 포켓 영역 등의 불순물 영역을 형성한 후에 형성하므로, 그 불순물 영역에 근접하여 트렌치를 설치할 필요가 있다. SiGe 혼정층(105A, 105B) 사이의 간극을 좁게 하려고 하면, 트렌치를 형성할 때에 불순물 프로파일이 흐트러지고, 임계값 전압의 롤 오프(roll off) 특성이 악화하여 누설 전류가 증가하는 등의 쇼트 채널 효과가 생긴다는 문제가 있다. 즉, 이러한 수법에 의해 압축 응력을 증가시켜 전류 구동 능력을 향상하는 것과, 쇼트 채널 효과를 억제하는 것은 트레이드 오프(trade-off)의 관계에 있다.
또한, 도 2는 비특허문헌 1에 기재된 MOS 트랜지스터의 구성을 나타내는 도면으로서, 도 1에서 설명한 바와 같은 기구에 입각한 것이다. 또한, 도면 중, 앞서 설명한 부분에는 동일한 참조 부호를 첨부하여 설명을 생략한다.
도 2를 참조하면, SiGe 혼정층(105A, 105B)은 실리콘 기판(101) 중에 형성된 각각의 트렌치(105Aa, 105Ba)를 충전하도록 에피택셜에, 도면 중에 점선으로 나타낸 실리콘 기판(101)과 게이트 절연막(102)의 계면보다도 높은 레벨(L)까지 재성장되어 있다.
SiGe 혼정층(105A, 105B) 위에는 실리사이드층(106)이 형성되어 있지만, 9O㎚ 노드 이후의 세대에서는 니켈 실리사이드층이 사용되고 있다. 니켈 실리사이드층을 형성할 때에 사전 처리로서 불산(HF) 처리에 의해 SiGe 혼정층(105A, 105B) 표면의 자연 산화막을 제거한다. 이때, SiGe 혼정층(105A, 105B)과 측벽 절연막(104A, 104B)의 외표면 사이에 SiGe 혼정층(105A, 105B)의 파셋(facet)에 의한 공극(空隙)이 생기면 게이트 절연막(102) 또는 실리콘 산화막으로 이루어지는 측벽 절연막(104A, 104B)을 HF가 용해하고, 실리콘 기판(101) 표면의 일부를 노출시켜 버린다. 이러한 상태에서, 실리사이드층(106)을 형성하면 실리사이드층(106)의 스파이크가 소스 및 드레인 익스텐션 영역(101A, 101B)과 n형의 실리콘 기판(101) 사 이에 형성된 pn 접합을 뚫어내고 실리콘 기판(101)의 n웰 영역에 달해 버린다. 그 결과, 접합 누설이 증대한다는 문제가 생긴다.
그래서, 본 발명은 상기 문제점에 감안하여 이루어진 것으로, 본 발명의 목적은 쇼트 채널 효과를 억제하는 동시에 캐리어 이동도의 향상을 도모하는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 일관점에 의하면, 채널 영역을 포함하는 실리콘 기판과, 상기 실리콘 기판 위에 상기 채널 영역에 대응하여 게이트 절연막을 통하여 형성되는 게이트 전극과, 상기 게이트 전극이 대향하는 한 쌍의 측벽면 위에 형성되는 제 1 측벽 절연막과, 상기 제 1 측벽 절연막의 외측 측벽면 위에 형성되는 한 쌍의 제 2 측벽 절연막과, 상기 실리콘 기판 중, 상기 게이트 전극의 양측에 상기 채널 영역을 사이에 두고 각각 형성된 하나의 도전형의 확산 영역으로 이루어지는 소스 익스텐션 영역 및 드레인 익스텐션 영역과, 상기 실리콘 기판 중, 상기 한 쌍의 제 2 측벽 절연막의 외측에 각각 상기 소스 익스텐션 영역 및 드레인 익스텐션 영역에 연속하여 형성된 상기 도전형의 확산 영역으로 이루어지는 소스 영역 및 드레인 영역과, 상기 실리콘 기판 중, 상기 한 쌍의 제 2 측벽 절연막의 외측에 상기 실리콘 기판에 대하여 에피택셜 형성된 한 쌍의 반도체 혼정층 영역으로 이루어지고, 상기 반도체 혼정층 영역은 상기 도전형이 p형의 경우는 SiGe 혼정층으로 이루어지고, n형의 경우는 SiC 혼정층으로 이루어지며, 상기 한 쌍의 반도체 혼정층 영역의 각각은 상기 도전형의 불순물 원소를 포함하고, 상기 게이트 절연막과 실리콘 기판의 게이 트 절연막 계면보다도 높은 레벨까지 성장하는 동시에, 상기 제 2 측벽 절연막의 바닥면과 실리콘 기판의 표면 사이에 소스 익스텐션 영역 및 드레인 익스텐션 영역 각각의 일부에 접촉하도록 형성된 연장 돌출부를 갖는 것을 특징으로 하는 반도체 장치가 제공된다.
본 발명에 의하면, 채널 영역의 양측에 하나의 도전형의 반도체 혼정층을 에피택셜 성장시킴으로써 채널 영역에 일축성의 응력이 유기되고, 상기 채널 영역을 수송하는 캐리어의 이동도가 대폭 향상된다.
또한, 한 쌍의 반도체 혼정층 영역의 각각은 제 2 측벽 절연막의 바닥면과 실리콘 기판의 표면 사이에 소스 익스텐션 영역 및 드레인 익스텐션 영역 각각의 일부에 접촉하도록 연장 돌출부가 형성되어 있다. 본원 발명자 등의 검토에 의하면, 연장 돌출부의 반도체 혼정층은 그 바로 아래의 실리콘 기판에 대하여 기판면 내에서 상기한 일축성의 응력과 반대 방향의 응력을 인가하므로, 채널 영역의 Si 결정에 간접적으로 상기한 일축성의 응력과 동일 방향의 응력을 발생시킨다. 이 응력은 일축성의 응력과 동일한 방향이므로 채널 영역의 응력을 더욱 증가시키는 방향으로 작용하여 캐리어의 이동도가 한층 더 향상될 것으로 생각된다.
예를 들면, 반도체 장치가 p채널 M0S 트랜지스터의 경우는 반도체 혼정층 영역이 SiGe 혼정층으로 이루어지고, 채널 영역의 양측 SiGe 혼정층으로부터 채널 영역에는 홀의 이동 방향을 따라 압축 응력이 인가된다. SiGe 혼정층으로 이루어지는 연장 돌출부가 채널 영역에 근접한 소스 및 드레인 익스텐션 영역 각각의 일부에 접촉하도록 형성됨으로써, 이 부분의 SiGe 혼정층이 소스 및 드레인 익스텐션 영역의 각각에 인장(引長) 응력을 인가한다. 이 경우, 소스 및 드레인 영역의 측벽면이 SiGe 혼정층으로 고정되어 있으므로 연장 돌출부에 형성된 SiGe 혼정층에 의해 그것에 접하는 소스 및 드레인 익스텐션부에 생기는 인장 왜곡은 SiGe 혼정층과 접하지 않는 채널 영역의 Si 결정에 각각으로부터 대향하는 방향으로 응력을 발생한다. 그 결과, 소스 및 드레인부에 매립한 SiGe 혼정층에 의한 왜곡과 함께, 효과적으로 채널 영역에 압축 응력을 인가할 수 있다. 이것에 의해, 채널 영역의 홀 이동도를 한층 더 향상할 수 있다.
또한, 반도체 장치가 n채널 M0S 트랜지스터의 경우는 반도체 혼정층 영역이 SiC 혼정층으로 이루어지고, 채널 영역에는 전자의 이동 방향을 따라 인장 응력이 유기된다. 이 경우도, SiC 혼정층으로 이루어지는 연장 돌출부를 설치함으로써, 채널 영역에 근접한 소스 및 드레인 익스텐션 영역의 각각에 압축 응력을 인가함으로써, 효과적으로 채널 영역에 인장 응력을 인가할 수 있다. 이것에 의해, 채널 영역의 전자 이동도를 한층 더 향상할 수 있다.
또한, 반도체 혼정층은 도전형 불순물 원소를 포함하고 있고, 소스 및 드레인 익스텐션 영역 각각의 일부에 접촉하고 있으므로, 기생 저항을 대폭 저감할 수 있고, 그 결과 반도체 장치의 전류 구동 능력을 향상할 수 있다.
본 발명의 다른 관점에 의하면, 채널 영역의 양측에 그 채널 영역에 응력을 유기하는 반도체 혼정층 영역을 갖는 반도체 장치의 제조 방법으로서, 실리콘 기판 위에 게이트 절연막을 형성하는 공정과, 상기 실리콘 기판 위에 상기 채널 영역에 대응하여 상기 게이트 절연막을 통하여 게이트 전극을 형성하는 공정과, 상기 실리 콘 기판 중, 상기 게이트 전극의 양측에 하나의 도전형인 한 쌍의 제 1 확산 영역을 형성하는 공정과, 상기 게이트 절연막 및 게이트 전극이 대향하는 측벽면 위에 그 일부가 실리콘 기판의 표면에 연장되는 한 쌍의 제 1 측벽 절연막을 형성하는 공정과, 상기 한 쌍의 제 1 측벽 절연막의 외측 표면에 한 쌍의 제 2 측벽 절연막을 형성하는 공정과, 상기 실리콘 기판 중, 각각의 제 2 측벽 절연막의 외측에 상기 도전형인 한 쌍의 제 2 확산 영역을 형성하는 공정과, 상기 실리콘 기판 중, 각각 소스 및 드레인 영역에 대응하여 에칭에 의해 한 쌍의 각각이 파셋으로 획성(劃成)된 측벽면을 갖는 트렌치를 그 트렌치의 측벽면과 바닥면이 상기 소스 영역 또는 드레인 영역을 구성하는 제 2 확산 영역에 의해 연속적으로 덮여지도록 형성하는 공정과, 상기 제 1 측벽 절연막의 일부를 제거하는 공정과, 상기 트렌치를 상기 도전형의 반도체 혼정층의 에피택셜 성장에 의해 충전하는 동시에, 게이트 절연막과 실리콘 기판의 게이트 절연막 계면보다도 높은 레벨까지 성장시키는 공정을 포함하고, 상기 제 1 측벽 절연막의 제거 공정은 제 2 측벽 절연막의 바닥면과 실리콘 기판의 표면 사이의 제 1 측벽 절연막의 일부를 제거하여 간극을 형성하고, 상기 반도체 혼정층의 충전 공정에서, 상기 간극에 반도체 혼정층을 충전하는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.
본 발명에 의하면, 트렌치를 형성하고, 또한 제 2 측벽 절연막의 바닥면과 실리콘 기판 표면 사이의 제 1 측벽 절연막의 일부를 제거하여 간극을 형성한 후에 트렌치 및 간극을 반도체 혼정층을 에피택셜 성장시켜 충전한다. 반도체 혼정층은 간극의 실리콘 기판의 표면으로부터도 에피택셜 성장하므로, 간극을 충전하고, 또 한 제 2 측벽 절연막을 따라 위쪽으로 성장한다. 이 때문에, 불산(HF) 처리에서 반도체 혼정층과 제 2 측벽 절연막이 밀착되어 있고, 또한 간극이 충전되어 있으므로 HF가 반도체 혼정층과 제 2 측벽 절연막 사이에 침입하여 제 1 측벽 절연막이 직접 HF에 노출되는 것이 회피된다. 그 때문에, 제 1 측벽 절연막이 후퇴하여 실리콘 기판 표면이 노출하고, 실리사이드화 공정에서 실리사이드층이 실리콘 기판에 스파이크 형상으로 함입(陷入)하는 것을 방지할 수 있다.
이하, 도면을 참조하면서 본 발명에 따른 실시예를 설명한다.
도 3은 본 발명의 실시예에 따른 제 1 예의 반도체 장치의 단면도이다. 도 3을 참조하면, 제 1 예의 반도체 장치는 p채널 M0S 트랜지스터(10)이다. p채널 M0S 트랜지스터(10)는 (100) 결정면을 주면으로 하는 단결정의 실리콘 기판(11)에 소자 분리 영역(12)에 의해 획성된 소자 영역(11A)에 형성되어 있다. 실리콘 기판(11)에는 소자 영역(11A)에 대응하여 n형 Si 웰 영역(11n)이 형성되어 있다.
n형 소자 영역(11A)의 실리콘 기판(11) 위에는 실리콘 기판(11) 중의 채널 영역에 대응하여 게이트 절연막(13)이 형성되어 있다. 게이트 절연막(13)은 예를 들어 열산화막, 실리콘 질화막, 실리콘 산질화막 등으로 이루어지고, 구체적으로는, 예를 들면, 막 두께 약 1.2㎚의 실리콘 산질화막으로 이루어진다.
게이트 절연막(13) 위에는 B(보론) 등의 p형 불순물 원소가 도입된 폴리실리콘막으로 이루어지는 게이트 전극(14)이 형성되어 있다. 게이트 절연막(13)과 게이트 전극(14)의 적층체의 한 쌍을 이루는 측벽 위에는 제 1 측벽 절연막(16A, 16B)이 형성되어 있다. 제 1 측벽 절연막(16A, 16B)은 예를 들어 CVD법에 의한 실 리콘 산화막으로 이루어진다. 제 1 측벽 절연막(16A, 16B)은 게이트 절연막(13)의 양측 실리콘 기판(11)의 표면을 덮고, 연속하여 게이트 절연막(13)과 게이트 전극(14)의 적층체의 측벽을 덮도록 형성되어 있다.
제 1 측벽 절연막(16A, 16B) 각각의 외표면에는 예를 들어 실리콘 질화막으로 이루어지는 제 2 측벽 절연막(18A, 18B)이 형성되어 있다. 제 2 측벽 절연막(18A, 18B)은 SiGe 혼정층(19A, 19B)의 일부를 덮고, 연속하여 제 1 측벽 절연막(16A, 16B)의 외표면을 덮도록 형성되어 있다.
실리콘 기판(11) 중에는 제 2 측벽 절연막(18A, 18B) 각각의 외측에 트렌치(11-1A, 11-1B)가 형성되어 있다. 그리고, 트렌치(11-1A, 11-1B)의 각각을 충전하도록 트렌치(11-1A, 11-1B)의 실리콘 기판(11) 표면에 p형 불순물 원소를 포함하는 SiGe 혼정층 영역(19A, 19B)이 에피택셜 성장되어 있다. 실리콘 기판(11)에 대하여 에피택셜 성장된 SiGe 혼정층 영역(19A, 19B)은 실리콘 기판(11)을 구성하는 Si 결정보다도 큰 격자 정수를 갖으므로, 상기한 도 1에서 설명한 바와 같은 기구에 의해 실리콘 기판(11) 중, 게이트 전극(14) 바로 아래의 채널 영역에 일축성의 압축 응력을 인가한다.
또한, 도 3의 p채널 MOS 트랜지스터(10)에서는 소자 영역(11A)에서 실리콘 기판(11) 중의 게이트 전극(13)의 양측 영역에 Sb 등의 n형 불순물 원소가 경사 이온 주입되어 n형 포켓 주입 영역(11pc)이 형성되어 있다. 또한, 포켓 주입 영역(11p)에 부분적으로 중첩되도록 p형의 소스 익스텐션 영역(11EA) 및 드레인 익스텐션 영역(11EA, 11EB)이 형성되어 있다.
p형의 소스 익스텐션 영역(11EA) 및 드레인 익스텐션 영역(11EB)은 p채널 MOS 트랜지스터(10) 각각의 소스 영역(11S) 및 드레인 영역(11D)을 구성하는 p형 확산 영역(11Sp, 11Dp)에 연속되어 있다. p형 확산 영역(11Sp, 11Dp)은 소스 영역(11S) 및 드레인 영역(11D)을 구성하는 SiGe 혼정층 영역(19A, 19B)을 감싸도록 형성되어 있다. 이것에 의해, 밴드 갭이 작은 p형의 SiGe 혼정 영역(19A 또는 19B)이 n형 Si 웰(11n)과 직접적으로 접하지 않고 Si/SiGe 계면의 pn 접합에서의 누설 전류의 발생이 억제된다.
또한, SiGe 혼정층(19A, 19B)의 표면에는 실리사이드층(20A, 20B)이 각각 형성되어 있다. 또한, 동일한 실리사이드층(20C)이 게이트 전극(13) 위에도 형성되어 있다. 실리사이드층(20A 내지 20C)은 실제로는 금속과 SiGe 혼정층의 반응물이므로, 금속의 저마노실리사이드층(metal-germano-silicide) 및 실리사이드층이 형성되어 있다. 이하에서는, 설명의 편의를 위하여 특별히 구애되지 않는 한 실리사이드층이라고 칭한다. 또한, SiGe 혼정층(19A, 19B)(도시 생략)의 표면에 p형 불순물을 포함하는 Si층을 형성하고, 그 Si층의 표면을 실리사이드화한 실리사이드층을 설치할 수도 있다. 이 Ge를 포함하지 않는 실리사이드층은 혼정층(19A, 19B)을 직접 소비함으로써 이루어지는 실리사이드층보다도 열적 내성에 우수하다는 점에서 바람직하다.
제 1 예의 p채널 MOS 트랜지스터(10)에서는, 도 3에 나타낸 바와 같이, SiGe 혼정층 영역(19A, 19B)의 각각은 측벽면(19b) 및 바닥면(19c)에 의해 획성되어 있고, 각각의 측벽면(19b) 및 바닥면(19c)은 평탄한 파셋을 구성하고 있다. 바닥면 (19c)은 실리콘 기판(11)의 주면에 평행한 (100) 면으로 구성되어 있고, 측벽면(19b)의 파셋은 바닥면(14c)에 대하여 대략 수직을 이루고 있다. 이것에 의해, SiGe 혼정층 영역(19A, 19B)이 대향하는 2개의 측벽면(19b)은 실리콘 기판(11)의 주면에 대략 수직인 파셋으로 구성되므로, 일축성 압축 응력을 채널 영역에 효과적으로 감금하는 것이 가능하다.
SiGe 혼정층(19A, 19B)은 Ge 농도가 20원자 내지 40원자 %의 범위로 설정되는 것이 Ge 농도가 20원자 % 미만의 농도의 SiGe 혼정층보다도 채널 영역에 의해 큰 압축 응력을 부여하고, 또한 실리콘 기판(11)과의 계면에서의 전위 등의 결함을 억제할 수 있는 점에서 바람직하다. 본 발명의 기초가 되는 실험의 결과, 반도체 장치의 소자 영역(11A)에 한정된 면적으로 형성되는 SiGe 혼정층(19A, 19B)에서는 이차원적으로 연속하여 에피택셜 성장이 이루어지는 모델과는 다르게 변형계를 구성하는 반도체층의 막 두께를 소위 임계 막 두께를 초월하여 증대시켜도, 성장하는 반도체층의 품질이 열화되지 않는 경우가 있다는 것을 알아냈다. 또한, 종래에는 전위 등의 결함이 발생한다고 생각하고 있던 농도를 넘어 Ge 농도를 증대시킨 경우에서도 성장하는 반도체층의 품질이 열화되지 않는 경우가 있다는 것을 알아냈다. 또한, 이 실효적인 임계 막 두께는 성장 온도가 낮을수록 두껍게 하는 것이 가능하므로, 본 발명에서는 국소적으로 저온 선택 성장한 SiGe 혼정 박막에 의해 더욱 효과적으로 채널에 왜곡을 인가할 수 있다. 이 실험에 의해, Ge 농도가 40원자 %까지는 SiGe 혼정층(19A, 19B)의 에피택셜 성장이 가능하다는 것이 확인되었다.
또한, 이와 같이 Ge 농도가 높은 SiGe 혼정층(19A, 19B)에서는 p형 불순물 원소로서 도입되는 B의 고용(固溶) 한계가 증대하고, 1 ×1022cm-3 정도의 불순물 원소 농도도 가능하다는 것이 알려져 있다. SiGe 혼정층(19A, 19B)의 불순물 원소 농도는 1×1019cm-3 내지 1×1021cm-3의 범위로 설정되어 있다. 이것에 의해, SiGe 혼정층(19A, 19B)의 저저항화가 가능해진다.
또한, SiGe 혼정층 영역(19A, 19B)은 제 1 측벽 절연막(16A, 16B) 각각의 외측에서, 제 2 측벽 절연막(18A, 18B)의 바닥면의 하측에 실리콘 기판(11)의 표면을 덮도록 형성된 연장 돌출부(19Aa, 19Ba)를 갖고 있다. 연장 돌출부(19Aa, 19Ba)는 각각 소스 익스텐션 영역(11EA) 및 드레인 익스텐션 영역(11EB)에 접촉하도록 형성되어 있다. SiGe 혼정층 영역(19A, 19B)은, 후에 설명하는 바와 같이, 활성도가 높은 p형 불순물 원소를 포함한 저저항의 CVD막이므로 연장 돌출부를 설치함으로써 기생 저항을 대폭 저감할 수 있다. 그 결과, 쇼트 채널 효과가 발생하지 않아 p채널 M0S 트랜지스터(10)의 전류 구동 능력을 향상할 수 있다.
또한, 연장 돌출부(19Aa, 19Ba)는 그 바로 아래의 실리콘 기판(11) 표면에 에피택셜 성장하고 있다. 본원 발명자 등은 본 발명의 기초적인 실험에서, 수속(收束) 전자선 회절법 및 그것에 의해 얻어진 고차(高次) 회절선에 의한 왜곡의 해석에 의해, SiGe 혼정층(19A, 19B) 바로 아래의 실리콘 기판(11)은 게이트 길이 방향의 인장 응력을 받는다는 것이 확인되어 있다. 이것에 의해, 연장 돌출부(19Aa, 19Ba)에 의해 그 바로 아래의 실리콘 기판(11)에 게이트 길이 방향을 따른 인장 응력이 유기되어 있을 것이 충분히 기대된다. 이 경우, 측벽면(19b)이 SiGe 혼정층 (19A, 19B)으로 고정되어 있으므로, 연장 돌출부(19Aa, 19Ba)의 SiGe 혼정층(19A, 19B)에 의해 소스 및 드레인 익스텐션 영역(11EA 및 11EB)에 발생하는 인장 왜곡은 채널 영역의 Si 결정에 각각으로부터 대향하는 방향으로 응력이 발생한다고 생각된다. 따라서, 제 1 예의 p채널 M0S 트랜지스터(10)는 소스 및 드레인 익스텐션 영역(11EA, 11EB)에 접하도록 형성한 연장 돌출부(19Aa, 19Ba)의 존재에 의해 홀 이동도가 한층 더 향상되어 있을 것이 기대된다.
또한, 연장 돌출부(19Aa, 19Ba)는 실리콘 기판(11) 표면과 제 2 측벽 절연막(18A, 18B)의 공극을 대략 충전하도록 형성된다. 또한, SiGe 혼정층 영역(19A, 19B)은 연장 돌출부(19Aa, 19Ba)를 설치함으로써, 연장 돌출부(19Aa, 19Ba)로부터 연속하여 제 2 측벽 절연막(18A, 18B)의 외표면을 따라 성장한다. 이것에 의해, SiGe 혼정층(19A, 19B)과 제 2 측벽 절연막(18A, 18B)은 밀착되어 있고, SiGe 혼정층(19A, 19B)으로 이루어지는 연장 돌출부(19Aa, 19Ba)가 제 1 측벽 절연막(16A, 16B)의 단면을 덮는다. 이것에 의해, 실리사이드화 공정에서 HF 처리를 행할 때에 제 1 측벽 절연막(16A, 16B)이 침식되는 일이 없고, 실리사이드의 스파이크가 실리콘 기판(11) 중에 형성되는 것을 방지할 수 있다. 특히, 실리사이드에 Ni를 사용한 경우, SiGe 상의 Ni 실리사이드화 반응은 Si 상의 반응과 비교하면 진행하기 어렵다. 그러나, 연장 돌출부(19Aa, 19Ba)의 존재에 의해 Ni가 소스 및 드레인 익스텐션 영역(11EA, 11EB)에 확산하는 것을 방지하는 효과가 있다. 이들의 결과, 실리사이드층(20A, 20B)이 n형 Si 웰(11n)과 직접 접촉하는 것을 방지하고, 누설 전류를 저감할 수 있다.
여기서, 연장 돌출부(19Aa, 19Ba)는 채널 영역 및 채널 영역 바로 위의 게이트 절연막(13)으로부터 이간되어 있는 것이 바람직하다. 그 이유는 연장 돌출부(19Aa, 19Ba)에 충전된 SiGe 혼정층(19A, 19B)이 채널 영역 및 채널 영역 바로 위의 게이트 절연막(13)에 근접하고 있는 경우, SiGe 혼정층(19A, 19B)의 Ge가 그 후의 제조 공정 중에 가열에 의해 채널 영역에 확산하여 채널 전류의 산란 인자(散亂因子)로 될 우려가 있기 때문이다. 또한, SiGe 혼정층(19A, 19B)의 Ge가 게이트 절연막(13) 중에 확산하여 게이트 절연막(13)의 신뢰성 저하를 야기하는 경우가 있기 때문이다. 연장 돌출부(19Aa, 19Ba)는 상기 기생 저항이나, 응력의 정도, 제 1 측벽 절연막(16A, 16B)의 HF 처리시의 보호 및 Ge 원소의 확산에 의한 소자 열화의 요소를 감안하여, 그 가로 방향의 길이나 게이트 절연막(13)으로부터의 거리 등이 최적화된다.
또한, SiGe 혼정층 영역(19A, 19B)은 게이트 절연막과 실리콘 기판의 계면(게이트 절연막 계면)보다도 5㎚부터 40㎚ 범위의 높이까지 형성된다. 이것에 의해, 채널 영역에 의해 효율적으로 압축 응력을 유기할 수 있다.
또한, 실리사이드층(20A, 20B)이 니켈 실리사이드층으로 이루어지는 경우, 니켈 실리사이드층은 일반적으로 채널에 인장 응력을 유기하므로 압축 응력을 상쇄하는 경향이 있다. 그러나, 실리사이드층(20A, 20B)이 SiGe 혼정층 영역(19A, 19B) 위에 형성되어 있고, 게이트 절연막 계면보다도 훨씬 위쪽에 위치하므로, 실리사이드층(20A, 20B) 중에 생기는 인장 응력이 채널 영역에서 발생하고 있는 압축 응력을 상쇄하는 효과가 억제된다.
또한, 게이트 전극(13)은 실리콘 기판(11)의 표면 위를 대략 <110> 방향으로 연장하는 것이 바람직하지만, 대략 <100> 방향으로 연장하는 것일 수도 있다. p채널 M0S 트랜지스터에서의 채널 영역으로의 압축 응력의 인가에 의한 홀 이동도의 증대 효과는 특히 실리콘 기판(11)이 소위 (100) 기판으로서, 실리콘 기판(11) 위에 게이트 길이 방향을 <100> 방향 또는 <110> 방향으로 형성한 경우에 현저하게 나타나고, 특히 <110> 방향으로 형성한 경우에 가장 현저하게 나타난다. 여기서, <100> 방향은 [100] 방향과, 다이아몬드 구조에서 이 방향으로 등가(等價)인 방향이 포함된다. <110> 의 경우도 마찬가지이다.
다음에, 제 1 예의 반도체 장치의 제조 방법을 도 4의 (a) 내지(c) 및 도 5의 (a) 및 (b)를 참조하면서 설명한다. 도 4의 (a) 내지 (c), 도 5의 (a) 및 (b)는 제 1 예의 반도체 장치의 제조 공정도이다.
도 4의 (a)의 공정에서는, p형의 실리콘 기판(11) 표면에는 소자 영역(11A)이 STI형의 소자 분리 구조(12)에 의해 획성되어 있고, 이러한 소자 영역(11A)에 n형 불순물 원소를 이온 주입함으로써, 소자 영역(11A)에 대응하여 n형 Si 웰(11n)이 형성된다.
이어서, 도 4의 (b)의 공정에서는, 실리콘 기판(11) 위에 소자 영역(11A)에 대응하여 게이트 절연막(13) 및 게이트 전극(14)이 실리콘 기판(11) 위에 균일하게 형성된 SiON막 및 폴리실리콘막의 패터닝에 의해 형성된다. 또한, 소자 영역(11A) 중에 게이트 전극(14)을 마스크로, Sb 등의 n형 불순물 원소를 경사 입사에 의해 이온 주입하여, 도 3에 나타내는 포켓 영역(11pc)을 형성한다. 또한, 도 4의 (b) 및 이후에 설명하는 도면에서 포켓 영역의 도시를 생략한다. 또한, 소자 영역(11A) 중에 게이트 전극(14)을 마스크로, B등의 p형 불순물 원소를 이온 주입함으로써, p형의 소스 익스텐션 영역(11EA) 및 드레인 익스텐션 영역(11EB)을 형성한다.
도 4의 (b)의 공정에서는 또한, 게이트 전극(14) 위에 제 1 측벽 절연막(16A, 16B) 및 제 2 측벽 절연막(18A, 18B)을 형성한다. 또한, B등의 p형 불순물 원소를 이온 주입함으로써, 실리콘 기판(11) 중, 소자 영역(11A) 안의 제 2 측벽 절연막(18A, 18B)의 외측 부분에 p형의 불순물 영역(11Sp, 11Dp)을 형성한다.
이어서, 도 4의 (c)의 공정에서는, 실리콘 기판(11) 중, 제 2 측벽 절연막(18A, 18B) 외측의 소자 영역(11A) 부분을 건식 에칭에 의해 10㎚ 내지 60㎚의 깊이까지 에칭한다. 이러한 건식 에칭에 의해 실리콘 기판(11) 중, 실리콘 기판(11)의 주면에 수직인 측벽면(19b)과, 실리콘 기판(11)의 주면에 평행한 바닥면(19c)으로 획성된 트렌치(11-1A, 11-1B)가 형성된다.
이어서, 도 5의 (a)의 공정에서는, 등방성 에칭에 의해 실리콘 산화막으로 이루어지는 제 1 측벽 절연막(16A, 16B)의 일부를 제거하고, 제 2 측벽 절연막(18A, 18B)의 바닥면 하측에 실리콘 기판(11)의 표면을 노출하는 간극(16A-1, 16B-1)을 형성한다. 간극(16A-1, 16B-1)은 게이트 폭 방향으로 긴 슬릿(slit) 형상으로 형성된다.
여기서, 등방성 에칭은 HF 수용액(예를 들어, HF 농도 5체적 %)이나 HF 증기를 사용한다. 또한, 등방성 에칭은 제 1 측벽 절연막(16A, 16B)을 선택적으로 에 칭 가능한 처리이면 특별히 한정되지 않는다. 또한, 등방성 에칭을 할 때, 게이트 전극(14) 상부의 제 1 측벽 절연막(16A, 16B)도 에칭되고, 개구부(16A-2, 16B-2)가 형성된다.
등방성 에칭은 간극(16A-1, 16B-1)이 소스 및 드레인 익스텐션 영역(11EA, 11EB)이 형성된 실리콘 기판(11)의 표면이 더욱 많이 노출되도록 형성하는 것이 바람직하다. 단, 간극(16A-1, 16B-1)이 게이트 절연막(13)에 도달하지 않도록 한다. 예를 들면, 도 5의 (a)에서는, 제 1 측벽 절연막(16A, 16B)은 L자형의 형상을 갖지만, 게이트 전극(14) 및 게이트 절연막(13)의 측면만을 덮도록 형성되어 있으면 된다. 등방성 에칭은 에칭량을 에칭 처리 시간 또는 HF 농도에 의해 제어하여 게이트 전극(14)이나 게이트 절연막(13)의 측면이 노출되지 않을 정도로 행한다. 또한, 등방성 에칭은 트렌치(11-1A, 11-1B) 표면의 자연 산화막도 제거한다.
이어서, 도 5의 (b)의 공정에서는, 도 5의 (a)의 구조가 형성된 기판을 수소 가스, 질소 가스, Ar 가스, He 가스 등의 불활성 가스가 충전되고, 5Pa 내지 1330Pa의 압력으로 유지된 감압 CVD 장치 중에 도입한다. 그 다음에, 수소 분위기 중에서 400℃ 내지 550℃의 온도까지 승온한 후, 5Pa 내지 1330Pa의 압력으로 최대 5분간 유지하여 기판의 수소 분위기 중 베이킹을 행한다. 그 다음에, 400℃ 내지 550℃의 기판 온도에서 수소, 질소, He 또는 Ar 등의 불활성 가스 분위기의 분압을 5Pa 내지 1330Pa로 유지한 채, 또한 실란(SiH4) 가스를 Si의 기상 원료로서 1Pa 내지 10Pa의 분압으로, 게르만(GeH4) 가스를 Ge의 기상 원료로서 0.1Pa 내지 10Pa의 분압으로, 또한 디보란(B2H6) 가스를 도펀트 가스로서 1×10-5 내지 1×10-3Pa의 분압으로, 또한 염화수소(HCl) 가스를 에칭 가스로서 1Pa 내지 10Pa의 분압으로, 1분 내지 40분간에 걸쳐 공급함으로써, 트렌치 중에 p형의 SiGe 혼정층 영역(19A, 19B)이 에피택셜 성장한다. 이와 동시에, 제 2 측벽 절연막(18A, 18B) 바닥면의 하측의 간극(16A-1, 16B-1)에 SiGe 혼정층(19A, 19B)으로 이루어지는 연장 돌출부(19Aa, 19Ba)가 형성된다. 또한, SiGe 혼정층(19A, 19B)은 제 2 측벽 절연막(18A, 18B)의 외표면에 밀착하도록 위쪽으로 성장한다.
이어서, 도 5의 (b)의 공정 후에, 도 5의 (b)의 구조체의 SiGe 혼정층(19A, 19B)의 표면을 실리사이드화한다. 구체적으로는, 우선, 도 5의 (b)의 구조체의 표면을 HF 처리하여 표면의 자연 산화막을 제거한다. 또한, 도 5의 (b)의 구조체의 표면을 덮는, 예를 들어 Ni막을 스퍼터링법에 의해 형성한다. 또한, RTP(Rapid Thermal Process) 장치를 사용하여 열처리(온도 400℃ 내지 500℃)를 행하고, 소스 영역(19A), 드레인 영역(19B) 및 게이트 전극(14) 위의 SiGe 혼정층(19C)의 표면과 반응시키고, 예를 들어 두께 20㎚의 Ni 실리사이드층(저마노 실리사이드층을 포함함)을 형성한다. 또한, 미반응의 Ni막을 암모니아와 과산화수소의 혼합액으로 습식 에칭(일차 처리)을 행하고, 또한 황산과 과산화수소의 혼합액으로 습식 에칭(이차 처리)을 행하여 제거한다. 이들의 습식 에칭은 필요에 따라 어느 하나를 생략할 수도 있다. 그 다음에, 필요에 따라 RTP 장치를 사용하여 열처리(온도 400℃ 내지 500℃)를 행한다. Ni 실리사이드층 외에, Co, Ta, Ti 및 Pt의 어느 것의 실 리사이드층을 형성할 수도 있다. 이상에 의해, 도 3에 나타내는 제 1 예의 p채널 MOS 트랜지스터(10)가 형성된다.
이 제조 방법에서는, SiGe 혼정층(19A, 19B)은 p형의 불순물 원소를 도펀트로서 포함하는 CVD법에 의해 형성되어 있으므로, 열처리를 실시하지 않아도 불순물 원소의 활성화율이 대략 100%이다. 이것은, 이온 주입에 의해 주입된 불순물 원소의 활성화율보다도 높다. 따라서, SiGe 혼정층(19A, 19B)은 저저항으로서, 또한 연장 돌출부(19Aa, 19Ba)가 소스 및 드레인 익스텐션 영역(11EA, 11EB)의 실리콘 기판(11) 표면에 접촉하여 형성되어 있으므로, 기생 저항을 대폭 저감할 수 있고, 그 결과 전류 구동 능력을 향상할 수 있다.
또한, 실리사이드화 공정에서, HF 처리에 의해 SiGe 혼정층(19A, 19B) 표면의 자연 산화막을 제거하지만, SiGe 혼정층(19A, 19B)으로 이루어지는 연장 돌출부(19Aa, 19Ba)가 제 1 측벽 절연막(16A, 16B)에 접촉하는 것을 방지한다. 따라서, 제 1 측벽 절연막(16A, 16B)이 침식되지 않고, 그 결과 실리콘 기판(11) 표면이 노출되는 일이 없다. 또한, Ni를 사용한 실리사이드 형성의 경우, SiGe는 Si보다도 실리사이드화 반응이 진행되기 어렵다. 이것에 의해, 실리사이드화할 때의 스파이크가 n형 웰(11n)에 형성되는 것을 방지할 수 있다.
또한, 도 5의 (b)의 공정에서, SiGe 혼정층(19A, 19B)의 성장 초기에 게르만(GeH4) 가스의 분압을 낮게 설정하고, SiGe 혼정층(19A, 19B)의 성장에 따라 GeH4 가스의 분압을 점차 상승시킬 수도 있다. 이것에 의해, 실리콘 기판(11)과 SiGe 혼정층(19A, 19B)의 바닥면의 Si/SiGe 계면(19c)에서의 전위 발생을 억제하고, 효율적으로 SiGe 혼정층(19A, 19B)의 내부에 가로 방향의 압축 왜곡을 형성할 수 있다.
또한, 도 5의 (b)의 공정 후에, 실리사이드화 공정에 앞서 SiGe 혼정층(19A, 19B) 위에 Si를 주로 하는 p형 반도체층을 형성할 수도 있다. Si를 주로 하는 p형 반도체층을 실리사이드화함으로써, SiGe 혼정층(19A, 19B)의 Ge 농도가 높은 경우에 생기기 쉬운 실리사이드화에 의한 내열성이나 모폴로지(morphology) 등의 열화를 억제할 수 있다. 구체적으로는, SiGe 혼정층(19A, 19B)과 동일, 또는 그 이하의 온도에서, 실란 가스를 1Pa 내지 10Pa의 분압으로, 또한 디보란(diborane) 가스를 1×10-4 내지 1×10-2Pa의 분압으로, 1Pa 내지 10Pa의 분압의 염화수소(HCl) 가스와 함께 공급함으로써, 0보다도 두껍게 20㎚ 이하의 두께로 형성하고, 이것에 의해, SiGe 혼정층(19A, 19B) 위에 p형 반도체층을 형성한다. p형 반도체층은 실리사이드화 공정을 염두에 두는 것으로, 실리사이드 형성이 용이한 p형 실리콘층인 것이 바람직하지만, SiGe 혼정층(19A, 19B)보다도 저농도의 Ge를 포함하고 있을 수도 있다. 또한, 원자 농도에서 2% 이하의 C(탄소)를 포함하는 SiGe C혼정층일 수도 있다. p형 반도체층에 Ge를 포함시키는 경우에는 p형 반도체층의 성장 공정을 할 때에 GeH4 가스를 0Pa 내지 0.4Pa의 분압으로 더 공급할 수도 있다.
이상 설명한 바와 같이, 제 1 예의 p채널 M0S 트랜지스터(10)는 채널 영역의 양측에 p형의 SiGe 혼정층(19A, 19B)을 에피택셜 성장시킴으로써, 채널 영역에 일 축성의 압축 응력이 인가되어 있다. 한 쌍의 p형 SiGe 혼정 영역(19A, 19B)의 각각을 서로 대향하는 측벽면(19b)이 실리콘 기판(11)의 주면에 대하여 수직인 파셋으로 형성되어 있으므로, 채널 영역에 효율적으로 압축 응력이 유기된다.
또한, 소스 및 드레인 익스텐션 영역(11EA, 11EB)에 접촉하도록 p형의 저저항 SiGe 혼정층(19A, 19B)으로 이루어지는 연장 돌출부(19Aa, 19Ba)가 형성되어 있고, 이것이 익스텐션 저항을 저감하고, 또한 상술한 바와 같이 연장 돌출부(19Aa, 19Ba)가 그 바로 아래의 실리콘 기판(11)에 게이트 길이 방향의 인장 응력을 인가하고 있다고 추찰된다. 이것에 의해, 간접적으로 채널 영역에 압축 응력을 인가하고, 채널 영역에 인가되는 압축 응력을 한층 더 크게 유기하고 있을 것을 기대할 수 있다. 이들에 의해, 효율적인 p채널 M0S 트랜지스터(10)의 전류 구동 능력을 향상할 수 있다.
도 6은 본 발명의 실시예에 따른 제 2 예의 반도체 장치의 단면도이다. 제 2 예의 반도체 장치는 제 1 예의 반도체 장치의 변형예이다. 도면 중, 앞서 설명한 부분에 대응하는 부분에는 동일한 참조 부호를 첨부하여 설명을 생략한다. 상기 도면 및 이후의 도면 설명에서 포켓 영역의 도시를 생략한다.
도 6을 참조하면, 제 2 예의 반도체 장치는 p채널 MOS 트랜지스터(30)이다. p채널 MOS 트랜지스터(30)는 실리콘 기판(11)의 트렌치(11-1A, 11-1B)의 측벽면(19d)이 Si (11l) 면의 파셋으로 형성되어 있는 이외는 도 3에 나타내는 제 1 예의 p채널 M0S 트랜지스터(10)가 동일한 구성으로 이루어진다.
p채널 MOS 트랜지스터(30)는 실리콘 기판(11)의 트렌치(11-1A, 11-1B)가 실 리콘 기판(11)의 주면에 대략 평행한 바닥면(19c)과, 그 바닥면(19c)으로부터 56도의 각도를 이루는 Si (111) 면의 파셋으로 이루어지는 측벽면(19d)이 형성되어 있다. p형의 SiGe 혼정층(19A, 19B)은 그 트렌치(11-1A, 11-1B)를 충전하도록 실리콘 기판(11)의 표면에 에피택셜 성장하고 있다. SiGe 혼정층(19A, 19B)은 제 1 예의 p채널 MOS 트랜지스터와 마찬가지로, 소스 및 드레인 익스텐션 영역(11EA, 11EB)이 형성된 실리콘 기판(11) 표면의 일부를 덮는 연장 돌출부(19Aa, 19Ba)가 형성되어 있다. SiGe 혼정층(19A, 19B)은 제 2 측벽 절연막(18A, 18B)의 외표면을 따라 위쪽으로 성장하여 형성되어 있다.
제 2 예의 p채널 MOS 트랜지스터(30)는 제 1 예의 효과와 동일한 효과를 갖는다. 또한, 제 2 예의 p채널 MOS 트랜지스터(30)는 Si (111) 면의 파셋은 소스 및 드레인 영역(11S, 11D)과, 소스 및 드레인 익스텐션 영역(11EA, 11EB)의 불순물 원소 농도 프로파일을 따라 형성되어 있으므로, 불순물 원소 농도 프로파일을 흐트러뜨리지 않고 채널 영역에 근접하여 SiGe 혼정층 영역(19A, 19B)을 형성할 수 있다. 이것에 의해, 채널 영역에 한층 더 효율적으로 압축 응력을 유기할 수 있다.
다음에, 제 2 예의 반도체 장치의 제조 방법을 도 7의 (a) 및 (b)를 참조하면서 설명한다. 도 7의 (a) 및 (b)는 제 2 예의 반도체 장치의 제조 공정도이다.
도 7의 (a)의 공정에서는, 앞서 나타낸 제 1 예의 도 4의 (a) 내지 도 4의 (c) 및 도 5의 (a)의 공정을 행한다. 이와 같이 하여 형성된 구조체는 바닥면(19c)과, 바닥면(19c)에 대하여 수직인 수직 측벽면(19b)으로 이루어지는 트렌치(11-1A, 11-1B)를 갖고, 또한 실리콘 기판(11)의 표면과 제 2 측벽 절연막(18A, 18B)의 바닥면 사이에 실리콘 기판(11)을 노출하는 간극(16A-1, 16B-1)과, 게이트 전극(14) 상부의 측부에 개구부(16A-2, 16B-2)가 형성된다.
도 7의 (a)의 공정에서는 또한, 수직 측벽면(19b)을 에칭함으로써, Si (111) 면으로 이루어지는 파셋을 실리콘 기판(11)의 주면에 대하여 56도의 각도로 형성한다. 이 에칭은 유기 알칼리 에천트(etchant)(수산화테트라메틸암모늄:TMAH, 콜린)나 수산화암모늄을 사용한 습식 에칭에 의해 행한다. 또는, 수소 가스와 HCl 분위기 중, 800℃의 열처리에 의해 행할 수도 있다.
측벽면(19d)의 상단부가 게이트 절연막에 달하지 않는 위치에 파셋이 형성된다. 그 때문에, 측벽면(19d)은 트렌치(11-1A, 11-1B)의 바닥면(19c)과 수직 측벽면(19b)이 교차하는 위치(교선)(19e)로부터 바닥면(19c)에 대하여 56도의 각도로 위쪽 경사 방향으로 연장되어 형성된다. 따라서, 도 4의 (c)의 공정에서, 수직 측벽면(19b)이 형성되는 위치가 적절하게 선택된다.
또한, 측벽면(19d)은 소스 및 드레인 영역(11S, 11D), 소스 및 드레인 익스텐션 영역(11EA, 11EB)에 둘러싸이는 위치에 형성되고, n형 Si 웰(11n)에 관통하지 않도록 형성된다.
이어서, 도 7의 (b)의 공정에서는 SiGe 혼정층(19A, 19B)을 형성한다. SiGe 혼정층(19A, 19B)의 형성은 앞서 나타낸 도 5의 (b)의 공정과 동일하게 행한다. 또한, 실리사이드화 공정을 도 5의 (b)의 공정 후의 공정과 동일하게 행하여, 도 6에 나타내는 p채널 MOS 트랜지스터(30)가 형성된다.
이 제조 방법에서도, SiGe 혼정층(19A, 19B)은 트렌치(11-1A, 11-1B)를 충전 하는 동시에 연장 돌출부(19Aa, 19Ba)를 형성하고, 또한 위쪽으로 성장한 SiGe 혼정층(19A, 19B)은 제 2 측벽 절연막(18A, 18B)의 외표면에 밀착되어 있으므로, 실리사이드화 공정에서의 HF 처리에 의한 실리콘 기판(11) 표면의 노출을 회피할 수 있고, 실리사이드화일 때의 스파이크가 n형 웰(11n)에 형성되는 것을 방지할 수 있다. 특히, 실리사이드에 Ni를 사용한 경우는 실리사이드 반응은 Si보다도 SiGe 상에서 반응이 진행되기 어려우므로, 연장 돌출부(19Aa, 19Ba)에 의한 실리사이드 스파이크의 형성 저지 효과가 크다.
도 8은 본 발명의 실시예에 따른 제 3 예의 반도체 장치의 단면도이다. 제 3 예의 반도체 장치는 제 1 예의 반도체 장치의 변형예이다. 도면 중, 앞서 설명한 부분에 대응하는 부분에는 동일한 참조 부호를 첨부하여 설명을 생략한다.
도 8을 참조하면, 제 3 예의 반도체 장치는 p채널 MOS 트랜지스터(40)이다. p채널 MOS 트랜지스터(40)는 실리콘 기판(11)의 트렌치의 측벽면(19d, 19f)이 2개의 방향이 다른 Si (111) 면의 파셋으로 형성되어 있는 이외는 도 3에 나타내는 제 1 예의 p채널 MOS 트랜지스터가 동일한 구성으로 이루어진다.
p채널 MOS 트랜지스터(40)는 실리콘 기판(11)의 트렌치(11-1A, 11-1B)가 실리콘 기판(11)의 주면에 대략 평행한 바닥면(19c)과, 그 바닥면(19c)으로부터 56도의 각도를 이루는 Si (111) 면의 파셋으로 이루어지는 측벽면(19c)이 내측을 향하여 연장된다. 한편, 바닥면(19c)에 대하여 124도를 이루는 Si (111) 면의 파셋의 측벽면(19d)이 게이트 절연막(13)과 계면을 이루는 실리콘 기판(11)의 표면으로부터 내측을 향하여 연장된다. 이들 2개의 측벽면(19d, 19f)은 서로 교차하여 내측 을 향하여 볼록한 쐐기형(楔形)의 형상을 갖는다.
p형의 SiGe 혼정층(19A, 19B)은 그 트렌치(11-1A, 11-1B)를 충전하도록 실리콘 기판(11)의 표면에 에피택셜 성장하고 있다. SiGe 혼정층(19A, 19B)은 제 1 예의 p채널 MOS 트랜지스터와 마찬가지로, 소스 및 드레인 익스텐션 영역(11EA, 11EB)이 형성된 실리콘 기판(11) 표면의 일부를 덮는 연장 돌출부(19Aa, 19Ba)가 형성되어 있다. SiGe 혼정층(19A, 19B)은 제 2 측벽 절연막(18A, 18B)의 바닥면에 접촉하고, 또한 제 2 측벽 절연막(18A, 18B)의 외표면을 따라 위쪽으로 성장하여 형성되어 있다.
SiGe 혼정층(19A, 19B)은 2개의 측벽면(19d, 19f)의 교선의 쐐기 형상의 선단부(19g)가 제 2 측벽 절연막(18A, 18B)의 외측 표면보다도 내측에 형성되고, 게이트 전극(14) 바로 아래에 형성되는 채널 영역의 근방에 위치하고 있다. 단, 쐐기 형상의 선단부(19g)는 소스 및 드레인 영역(11S, 11D)으로부터 내측의 n형 웰(11n)로 통과하지 않도록 형성되어 있다. 따라서, SiGe 혼정층(19A, 19B) 사이의 간극은 제 1 예 및 제 2 예의 p채널 MOS 트랜지스터보다도 좁힐 수 있다.
제 3 예의 p채널 MOS 트랜지스터(40)는 제 1 예의 효과와 동일한 효과에 부가되어 제 1 예 및 제 2 예의 p채널 MOS 트랜지스터보다도 채널 영역에 더욱 큰 압축 응력을 유기할 수 있다. 따라서, 홀 이동도를 더욱 높일 수 있어 p채널 M0S 트랜지스터(40)의 전류 구동 능력을 향상할 수 있다.
다음에, 제 3 예의 반도체 장치의 제조 방법을 도 9의 (a) 내지 (c)를 참조하면서 설명한다. 도 9의 (a) 내지 (c)는 제 3 예의 반도체 장치의 제조 공정도이 다.
도 9의 (a)의 공정에서는, 우선, 앞서 나타낸 제 1 예의 도 4의 (a) 내지 도 4의 (c)의 공정과 동일한 공정을 행한다. 이와 같이 하여 형성된 구조체는 도 4의 (c)에 나타낸 바와 같이, 제 2 측벽 절연막(18A, 18B)의 외측 소자 영역에 바닥면(19c)과, 바닥면(19c)에 대하여 수직인 측벽면(19b)으로 이루어지는 트랜치(11-1A, 11-1B)를 갖는다. 이때, 트랜치(11-1A, 11-1B)의 측벽면(19b)은 바닥면(19c)과의 교선 및 제 1 측벽 절연막(16A, 16B) 단부(19h)의 각각의 위치를 규정한다. 이들 2개의 위치는 다음 공정으로 형성되는 2개의 Si (111) 파셋의 기점을 규정하므로, 원하는 측벽면이 다음 공정으로 형성되는 바와 같이, 측벽면(19b) 및 바닥면(19c)을 형성한다. 또한, 측벽면(19b)은 바닥면(19c)에 대하여 반드시 수직이 아닐 수도 있다. 이것에 의해, Si (111) 파셋의 기점을 유연하게 설정할 수 있다.
도 9의 (a)의 공정에서는 또한, 측벽면(19b)을 에칭하여 2개의 파셋으로 이루어지는 측벽면(19d, 19f)을 형성한다. 에칭은 상기한 도 7의 (a)와 마찬가지로, 유기 알칼리 에천트(수산화테트라메틸암모늄:TMAH, 콜린)나 수산화암모늄을 사용한 습식 에칭에 의해 행한다. 또는, 수소 가스와 HCl 분위기 중, 800℃의 열처리에 의해 행할 수도 있다. 이것에 의해, 어떤 것의 측벽면(19d, 19f)도 Si (111) 파셋으로 이루어지고, 측벽면(19d)은 실리콘 기판(11)의 주면에 대하여 56도, 실리콘 기판(11)의 표면으로부터 연장되는 측벽면(19f)은 실리콘 기판(11)의 주면에 대하여 124도를 이룬다.
측벽면(19d)은 Si (111) 파셋으로 이루어지므로, 수직인 측벽면(19b)(도 4의 (c)에 나타내는 19b)과 바닥면(19c)의 교선(19e) 위치만을 규정하면 제어성 있게 형성할 수 있다. 한편, 측벽면(19f)도 Si (111) 파셋으로 이루어지고, 제 1 측벽 절연막(16A, 16B) 단부(19h)의 위치만을 규정하면 제어성 있게 형성할 수 있다. 따라서, 측벽면(19d, 19f)의 교선인 쐐기 형상의 선단부(19g)를 제어성 있게 형성할 수 있으므로, 트렌치가 소스 및 드레인 영역(11S, 11D)으로부터 내측의 n형 웰(11n)로 통과하거나, 불순물 원소 프로파일을 흐트러뜨리는 바와 같은 문제를 회피할 수 있다.
이어서, 도 9의 (b)의 공정에서는 등방성 에칭에 의해 제 1 측벽 절연막(16A, 16B)의 일부를 제거한다. 이 등방성 에칭은 앞서 나타낸 도 5의 (a)의 공정과 동일하게 행한다.
이어서, 도 9의 (c)의 공정에서는 SiGe 혼정층(19A, 19B)의 형성을 행한다. SiGe 혼정층(19A, 19B)의 형성은 앞서 나타낸 도 5의 (b)의 공정과 동일하게 행한다. SiGe 혼정층(19A, 19B)은 트렌치(11-1A, 11-1B)를 충전하는 동시에 제 1 예와 마찬가지로 제 2 측벽 절연막(18A, 18B)의 바닥면과 실리콘 기판(11) 표면의 간극(16A-1, 16B-1)을 대략 충전하여 제 2 측벽 절연막(18A, 18B)의 외표면을 따라 성장한다. 그 다음에, 실리사이드층(20A 내지 20C)의 형성을 도 5의 (b) 공정 후의 공정과 동일하게 행하여, 도 8에 나타내는 p채널 MOS 트랜지스터(40)가 형성된다.
이 제조 방법에서는, 바닥면(19c)과 수직 측벽면(19b)으로 이루어지는 트렌치(11-1A, 11-1B)를 에칭의 기점을 규정하도록 형성하고, Si (111) 면이 선택적으로 노출되는 에칭을 행함으로써 제어성 있게 내측을 향하여 볼록한 쐐기 형상의 측 벽면을 형성할 수 있다. 따라서, 쇼트 채널 효과를 억제하면서 압축 응력을 증가시킬 수 있으므로 채널 영역의 홀 이동도를 향상하고, p채널 M0S 트랜지스터(10)의 전류 구동 능력을 향상할 수 있다.
도 10은 본 발명의 실시예에 따른 제 4 예의 반도체 장치의 단면도이다. 제 4 예의 반도체 장치는 제 1 예의 반도체 장치의 변형예이다. 도면 중, 앞서 설명한 부분에 대응하는 부분에는 동일한 참조 부호를 첨부하여 설명을 생략한다.
도 10을 참조하면, 제 4 예의 반도체 장치는 p채널 M0S 트랜지스터(50)이다. p채널 MOS 트랜지스터(50)는 소자 분리 영역의 구조가 다른 이외에는 도 3에 나타내는 제 1 예의 p채널 MOS 트랜지스터와 동일한 구성으로 이루어진다.
소자 분리 영역(52)은 소자 분리 홈(11-2)의 표면을 따라 형성된 HF 내성막(52C)과, 그 HF 내성막(52C)을 덮어 소자 분리 홈(11-2)을 충전하는 CVD 산화막(52B)과, CVD 산화막(52B)의 표면을 덮는 HF 내성막(55)으로 이루어진다. HF 내성막(52C, 55)으로서는 SiN막, SiOCN막, SiCN막을 들 수 있고, 특히 HF 내성이 뛰어난 점에서, SiOCN막 또는 SiCN막이 바람직하다. 소자 분리 영역(52)은 자연 산화막 제거의 CVD 산화막(52B) 전체를 HF 내성막(52C, 55)으로 덮도록 형성함으로써 , 실리콘 기판(11)의 자연 산화막 제거를 위하여 반복하여 행해지는 HF 처리에 의해 소자 분리 영역의 침식을 회피할 수 있다.
또한, 상기한 제 1 예 내지 제 3 예의 반도체 장치의 제조 방법에서 설명한 바와 같이, 제 1 측벽 절연막(16A, 16B)의 일부를 HF 처리에 의해 에칭하는 공정에서, HF 처리를 과잉으로 행하는 경우가 있다. 그러한 경우라도 p채널 MOS 트랜지 스터(50)는 소자 분리 영역(52)의 침식을 회피할 수 있다. 그 결과, 소스 또는 드레인의 실리사이드층이 실리콘 기판의 n형 Si 웰(11n)에 달할 우려를 회피하고, 접합 누설을 억제할 수 있다.
다음에, 소자 분리 영역(52)의 형성 방법을 중심으로, 도 11, 도 12 및 도 13을 참조하면서 제 4 예의 반도체 장치의 제조 방법을 설명한다.
도 11의 (a) 내지 (c), 도 12의 (a) 내지 (c) 및 도 13의 (a) 내지 (c)는 제 4 예의 반도체 장치의 제조 공정도이다. 단, 도면 중, 앞서 설명한 부분에 대응하는 부분에는 동일한 참조 부호를 첨부하여 설명을 생략한다. 또한, 여기서는 HF 내성막으로서, SiOCN막 또는 SiCN막을 형성하는 예에 대해서 설명한다.
도 11의 (a)의 공정에서는, 실리콘 기판(11) 위에 두께가 약 10㎚의 희생 산화막(53)을 통하여 SiN막을 기판 온도가 775℃의 열 CVD법에 의해 105㎚의 두께로 형성한다. 이러한 SiN막(54)을 패터닝하여 형성된 SiN 패턴(54)을 마스크로, 실리콘 기판(11) 중에 소자 분리 홈(11-2)을, 소자 영역(11A)을 획성하도록 형성한다.
이어서, 도 11의 (b)의 공정에서는 소자 분리 홈(11-2)의 측벽면 및 바닥면에 열산화막(52A)을 약 3㎚의 두께로 형성한다. 또한, 소자 분리 홈(11-2)의 측벽면 및 바닥면의 열산화막(21A)을 덮도록 SiOCN막 또는 SiCN막을 HF 내성막(52C)으로서, 비스(t-부틸아미노실란)(BTBAS:bis(tertiary-butylamino)silane)을 원료로 하는 감압 CVD법에 의해 20㎚의 두께로 형성한다.
비스(t-부틸아미노실란)은, 화학식
[화학식 1]
Figure 112005056240107-PAT00001
을 갖고, 감압 CVD법에서는 O2 또는 N2O와 이하의 반응식의 반응이 생기고,
[화학식 2]
SiH2[NH(C4H9)]2+O2 또는 N2O → SiOxCyNz
SiOxCyNz으로 나타나는 SiOCN막을 얻을 수 있다. 이와 같이 하여 형성된 SiOCN막은 C를 도펀트 농도 레벨을 초과하는 농도로 포함하고 있다. 예를 들면, 얻어진 SiOCN막의 분석 결과, 막 중의 Si, O, N, C의 비율은 2:2:2:1로 되어 있는 것이 있다는 것이 확인되어 있다.
또한, 상기 반응에서, O2 또는 N2O 대신에 암모니아를 사용하면, 이하의 반응식의 반응이 생기고,
[화학식 3]
SiH2[NH(C4H9)]2+NH3 → SiCxNy
SiCxNy로 나타나는 SiCN막을 얻을 수 있다.
도 11의 (b)의 공정에서는 또한, 고밀도 플라즈마 CVD법에 의해 HF 내성막(52C) 위에 소자 분리 홈(11-2)을 충전하도록 CVD 산화막(52B)을 퇴적한다. 또한, SiN 패턴(54) 위에 퇴적한 CVD 산화막(52B)을 SiN 패턴(54)이 노출될 때까지, CMP법에 의해 연마·제거함으로써, CVD 산화막(52B)의 표면 높이가 SiN막(54)의 표면높이에 일치한 구조를 얻을 수 있다.
이어서, 도 11의 (c)의 공정에서는 CVD 산화막(52B)을 HF 처리의 습식 에칭에 의해, 예를 들어 80㎚ 내지 120㎚의 깊이만큼 후퇴시킨다.
이어서, 도 12의 (a)의 공정에서는, 이와 같이 하여 얻어진 도 11의 (c)의 구조상에 SiOCN막 또는 SiCN막을 HF 내성막(55)으로서 비스(t-부틸아미노실란)을 원료로 하는 감압 CVD법에 의해 실리콘 기판(11) 표면의 높이에 대략 일치하는 듯한 두께로 형성한다.
이어서, 도 12의 (b)의 공정에서는, 도 12의 (a)의 구조상에 고밀도 플라즈마 CVD법에 의해 실리콘 산화막을 퇴적하고, 이것을 HF 내성막(55)이 노출될 때까지 CMP법에 의해 연마·제거하여 HF 내성막(55) 위에 소자 분리 홈(11-2)에 대응하여 실리콘 산화막 패턴(56)을 형성한다.
이어서, 도 12의 (c)의 공정에서는 실리콘 산화막 패턴(56)을 마스크로, HF 내성막(55) 및 그 아래의 SiN 패턴(54)을 열인산 처리에 의해 용해 제거한다. 또한, 실리콘 산화막 패턴(56)을 HF에 의한 습식 에칭 처리에 의해 제거한다. 여기서, SiOCN막 또는 SiCN막은 열인산에 가용(可溶)하고, SiN과 동등하든지 조금 작은 에칭 속도를 나타내므로, 열인산 처리에서 SiN 패턴이 제거되어도 그것보다 먼저 HF 내성막(52C, 55)이 소자 분리 홈(11-2) 중에서 제거되어 버려 실리콘 산화막(52B)이 노출되는 상황이 생기는 일은 없다. 또한, HF 내성막(55)의 일부가 열인 산 처리 후에 돌출하여 돌기(55a)를 형성하는 경우가 있다. 이러한 경우는 CMP법에 의해 HF 내성막(55) 표면을 평탄화할 수도 있다. 이상에 의해, CVD 산화막(52B)의 전체가 HF 내성막(52C, 55)으로 덮인 소자 분리 영역(52)이 형성된다.
이어서, 도 13의 공정에서는 도 12의 (c)의 소자 영역(11A)에 앞서 나타낸 도 4의 (a)의 n형 불순물 원소의 이온 주입 공정으로부터 도 4의 (c)의 트렌치 형성 공정까지를 행한다. 또한, 앞서 나타낸 도 5의 (a)와 마찬가지로, HF를 사용한 등방성 에칭에 의해 실리콘 산화막으로 이루어지는 제 1 측벽 절연막(16A, 16B)의 일부를 제거하여, 제 2 측벽 절연막(18A, 18B)의 바닥면 하측에 실리콘 기판(11)의 표면을 노출하는 간극(16A-1, 16B-1)을 형성한다.
도 13의 공정 후에는 앞서 나타낸 도 5의 (b) 및 실리사이드층의 형성을 행하여, 도 10에 나타내는 p채널 MOS 트랜지스터(50)가 형성된다.
이 제조 방법에서는, 도 13의 공정에서 제 1 측벽 절연막(16A, 16B)의 일부를 제거하기 위하여 HF 처리를 과잉으로 행한 경우에도 소자 분리 영역(52)은 그 전체가 HF 내성막(52C, 55)으로 덮여 있으므로 HF에 의해 용해되는 것을 방지할 수 있다. 따라서, 소자 분리 영역(52)의 침식에 의한 악영향, 예를 들어 접합 누설을 억제할 수 있다.
도 14는 본 발명의 실시예에 따른 제 5 예의 반도체 장치의 단면도, 도 15는 본 발명의 실시예에 따른 제 6 예의 반도체 장치의 단면도이다. 도면 중, 앞서 설명한 부분에 대응하는 부분에는 동일한 참조 부호를 첨부하여 설명을 생략한다.
도 14를 참조하면, 제 5 예의 반도체 장치는 p채널 MOS 트랜지스터(60)이다.
p채널 MOS 트랜지스터(60)는 상기한 도 6에 나타내는 제 2 예의 p채널 MOS 트랜지스터(30)에서 소자 분리 영역(12) 대신에, 도 13에 나타내는 소자 분리 영역(52)을 채용한 것이다.
또한, 도 15를 참조하면, 제 6 예의 반도체 장치는 p채널 MOS 트랜지스터(65)이다. p채널 MOS 트랜지스터(65)는 상기한 도 8에 나타내는 제 3 예의 p채널 MOS 트랜지스터(40)에서 소자 분리 영역(12) 대신에, 도 13에 나타내는 소자 분리 영역(52)을 채용한 것이다. 이것에 의해, 제 5 예 및 제 6 예의 p채널 MOS 트랜지스터(70, 75)의 어느 것이든지 도 10에 나타내는 p채널 MOS 트랜지스터(50)와 동일한 효과를 갖는다.
도 16은 본 발명의 실시예에 따른 제 7 예의 반도체 장치의 단면도이다. 도면 중, 앞서 설명한 부분에 대응하는 부분에는 동일한 참조 부호를 첨부하여 설명을 생략한다.
도 16을 참조하면, 제 7 예의 반도체 장치는 n채널 MOS 트랜지스터(70)이다. n채널 MOS 트랜지스터(70)는 상기한 도 3에 나타내는 p채널 MOS 트랜지스터에서 SiGe 혼정층 영역(19A, 19B) 대신에, 채널 영역에 인장 응력을 유기하는 SiC 혼정층 영역(71A, 71B)이 채용되어 있다.
또한, n채널 MOS 트랜지스터(70)에 도입된 불순물 원소는 상기한 도 3에 나타내는 p채널 M0S 트랜지스터의 불순물 원소에 대하여 반대 도전형의 불순물 원소가 도입되어 있다. 즉, SiC 혼정층 영역(71A, 71B)에는 n형 불순물 원소가 포함되어 있다. 또한, n채널 MOS 트랜지스터(70)에서는 소자 영역(11A), 포켓 영역 (11pc) 및 Si 웰 영역에는 p형의 불순물 원소가 도입되고, 소스 및 드레인 익스텐션 영역(11EA, 11EB), 소스 및 n형 확산 영역(11Sn, 11Dn)에는 n형의 불순물 원소가 도입되어 있다. n채널 MOS 트랜지스터(70)는 이들 이외에는 도 3에 나타내는 p채널 MOS 트랜지스터와 대략 동일하다.
실리콘 기판 중에는 제 2 측벽 절연막(18A, 18B)의 각각 외측에 트렌치(11-1A, 11-1B)가 형성되어 있다. 그리고, 트렌치(11-1A, 11-1B)의 각각을 충전하도록 그 바닥면(19c)의 실리콘 기판(11) 표면에 n형 불순물 원소를 포함하는 SiC 혼정층 영역(71A, 71B)이 에피택셜 성장되어 있다. SiC 혼정층 영역(71A, 71B)은 실리콘 기판(11)을 구성하는 Si 결정보다도 작은 격자 정수를 갖으므로, 앞서 도 1에서 설명한 바와 같은 기구에서, 또한 응력의 방향이 화살표 a 내지 d와 각각 반대 방향의 응력이 작용한다. 그 결과, 실리콘 기판(11) 중 게이트 전극(14) 바로 아래의 채널 영역에 일축성의 인장 응력이 유기된다. 이 인장 응력에 의해 채널 영역에서 전자 이동도가 증가하고, n채널 M0S 트랜지스터의 전류 구동 능력을 향상할 수 있다.
SiC 혼정층(71A, 71B)은 상기한 도 3에 나타내는 SiGe 혼정층(19A, 19B)과 마찬가지로, 실리콘 기판(11)의 표면에 접하는 제 1 측벽 절연막(16A, 16B) 각각의 외측에서 제 2 측벽 절연막(18A, 18B)의 바닥면 하측에 실리콘 기판(11)의 표면을 덮도록 형성된 연장 돌출부(71Aa, 71Ba)를 갖고 있다. 연장 돌출부(71Aa, 71Ba)는 각각 소스 익스텐션 영역(11EA) 및 드레인 익스텐션 영역(11EB)에 접촉하도록 형성되어 있다. SiC 혼정층 영역(71Aa, 71Ba)은 활성도가 높은 n형 불순물 원소를 포 함한 저저항의 CVD막이므로 기생 저항을 대폭 저감할 수 있고, 그 결과 쇼트 채널 효과를 발생시키지 않고 n채널 M0S 트랜지스터(70)의 전류 구동 능력을 향상할 수 있다.
또한, 연장 돌출부(71Aa, 71Ba)의 SiC 혼정층(71A, 71B)은 그 바로 아래의 실리콘 기판(11)에 게이트 길이 방향을 따른 압축 응력을 인가하고 있을 것이 충분히 기대된다. 이 경우, 측벽면(19b)이 SiC 혼정층(71A, 71B)으로 고정되어 있으므로, 연장 돌출부(19Aa, 19Ba)의 SiC 혼정층(71A, 71B)에 의해 소스 및 드레인 익스텐션 영역(11EA 및 11EB)에 생기는 압축 왜곡은 채널 영역의 Si 결정에 각각으로부터 대향하는 방향으로 인장 응력을 발생한다고 생각된다. 그 결과, 채널 영역의 전자 이동도가 한층 더 높아져 있을 것이 기대된다.
SiC 혼정층(71A, 71B)은 그 결정성(結晶性)이 양호한 점에서, C농도가 SiC 전체에 대하여 0.1원자 % 내지 2.0원자 %인 것이 바람직하다.
또한, SiC 혼정층(19A, 19B)의 n형 불순물 원소는 예를 들어 P 또는 As로 이루어지고, 불순물 원소 농도는 1×1O19cm-3 내지 1×1O20cm-3의 범위로 설정되어 있다.
SiC 혼정층(71Aa, 71Ba)은 예를 들어 감압 CVD 장치를 사용하여 형성할 수 있지만, 그 형성 방법은 이하와 동일하다. 제 1 예의 도 4의 (a) 내지 (c) 및 도 5의 (a)의 공정과 대략 동일한 공정을 행한 후, 트렌치를 형성한 기판을 수소 가스, 질소 가스, Ar 가스, He 가스 등의 불활성 가스가 충전되고, 5Pa 내지 1330Pa 의 압력으로 유지된 감압 CVD 장치 중에 도입한다. 그 다음에, 수소 분위기 중에서 400℃ 내지 550℃의 온도까지 승온한 후, 5Pa 내지 1330Pa의 압력으로 최대 5분간 유지하여 기판의 수소 분위기 중 베이킹을 행한다. 그 다음에, 400℃ 내지 550℃의 기판 온도에서 수소, 질소, He 또는 Ar 등의 불활성 가스 분위기의 분압을 5Pa 내지 1330Pa로 유지한 채, 또한 실란(SiH4) 가스를 Si의 기상 원료로서 1Pa 내지 10Pa의 분압으로, 모노메틸실란(SiH3CH3) 가스를 C의 기상 원료로서 0.01 내지 1Pa의 분압으로, 또한 포스핀(PH3) 가스를 도펀트 가스로서 1×10-5 내지 1×10-2Pa의 분압으로, 또한 염화수소(HCl) 가스를 에칭 가스로서 1Pa 내지 10Pa의 분압으로, 1분 내지 40분간에 걸쳐 공급함으로써 트렌치 중에 n형의 SiC 혼정층 영역을 에피택셜 성장시킨다. 이것에 의해, 제 2 측벽 절연막(18A, 18B)의 바닥면 하측에 형성된 간극의 실리콘 기판(11) 표면에도 n형의 SiC 혼정층(71A, 71B)이 성장하고, 연장 돌출부(71Aa, 71Ba)가 형성된다. 또한, SiC 혼정층(71A, 71B)은 제 2 측벽 절연막(18A, 18B)의 외표면에 접하도록 하여 위쪽으로 성장하여 형성된다.
또한, 제 7 예의 n채널 MOS 트랜지스터(70)는 SiC 혼정층을 충전하는 실리콘 기판(11)의 트렌치(11-1A, 11-1B) 측벽면의 형상을 앞서 설명한 p채널 MOS 트랜지스터와 동일하게 하여, 다음의 도 17 또는 도 18에 나타내는 n채널 MOS 트랜지스터를 구성할 수도 있다.
도 17은 본 발명의 실시예에 따른 제 8 예의 반도체 장치의 단면도, 도 18은 본 발명의 실시예에 따른 제 9 예의 반도체 장치의 단면도이다.
도 17 및 도 18을 참조하면, 제 8 예 및 제 9 예의 n채널 MOS 트랜지스터(75, 80)는 SiC 혼정층(71A, 71B)의 측벽면(19d, 19f)이 각각 도 6에 나타내는 제 2 예, 도 8에 나타내는 제 3 예의 p채널 MOS 트랜지스터와 동일하게 되어 있다. 제 8 예 및 제 9 예의 n채널 MOS 트랜지스터(75, 80)는 각각 제 2 예 및 제 3 예의 p채널 MOS 트랜지스터와 응력의 방향이 반대인 이외에는 동일한 작용을 갖고, 전류 구동 능력을 한층 더 향상할 수 있다.
도 19 내지 도 21은 본 발명의 실시예에 따른 제 10 예 내지 제 12 예의 반도체 장치의 단면도이다. 도면 중, 앞서 설명한 부분에 대응하는 부분에는 동일한 참조 부호를 첨부하여 설명을 생략한다.
도 19 내지 도 21을 참조하면, 제 10 예 내지 제 12 예의 반도체 장치는 n채널 MOS 트랜지스터(85, 90, 95)로서, 상술한 제 7 예 내지 제 9 예의 n채널 MOS 트랜지스터에, 도 10에 나타내는 소자 분리 영역(52)을 채용한 것이다. 소자 분리 영역(52)은 CVD 산화막(52B) 전체를 HF 내성막(52C, 55)으로 덮도록 형성되어 있으므로, 제 1 측벽 절연막(16A, 16B)을 일부 제거할 때의 HF 처리에 의한 소자 분리 영역(52)의 침식을 회피할 수 있다. 또한, HF 처리는 자연 산화막의 제거에 사용되지만, 그 경우도 소자 분리 영역의 침식을 회피할 수 있다. 그 결과, 소스 또는 드레인의 실리사이드층이 실리콘 기판(11)의 n형 Si 웰 영역(11p)에 달할 우려를 회피하고, 접합 누설을 억제할 수 있다.
이상 본 발명의 바람직한 실시예에 대해서 상세히 설명했지만, 본 발명은 이러한 특정 실시예에 한정되는 것은 아니고 특허청구범위에 기재된 본 발명의 범위 내에서 다양한 변형·변경이 가능하다.
또한, 이상의 설명에 관하여 이하의 부기를 더 개시한다.
(부기 1)
채널 영역을 포함하는 실리콘 기판과,
상기 실리콘 기판 위에 상기 채널 영역에 대응하여 게이트 절연막을 통하여 형성되는 게이트 전극과,
상기 게이트 전극이 대향하는 한 쌍의 측벽면 위에 형성되는 제 1 측벽 절연막과,
상기 제 1 측벽 절연막의 외측 측벽면 위에 형성되는 한 쌍의 제 2 측벽 절연막과,
상기 실리콘 기판 중, 상기 게이트 전극의 양측에 상기 채널 영역을 사이에 두고 각각 형성된 하나의 도전형의 확산 영역으로 이루어지는 소스 익스텐션 영역 및 드레인 익스텐션 영역과,
상기 실리콘 기판 중, 상기 한 쌍의 제 2 측벽 절연막의 외측에 각각 상기 소스 익스텐션 영역 및 드레인 익스텐션 영역에 연속하여 형성된 상기 도전형의 확산 영역으로 이루어지는 소스 영역 및 드레인 영역과,
상기 실리콘 기판 중, 상기 한 쌍의 제 2 측벽 절연막의 외측에 상기 실리콘 기판에 대하여 에피택셜 형성된 한 쌍의 반도체 혼정층 영역으로 이루어지고,
상기 반도체 혼정층 영역은 상기 도전형이 p형의 경우는 SiC 혼정층으로 이루어지고, n형의 경우는 SiC 혼정층으로 이루어지며,
상기 한 쌍의 반도체 혼정층 영역의 각각은,
상기 도전형의 불순물 원소를 포함하여 상기 게이트 절연막과 실리콘 기판의 게이트 절연막 계면보다도 높은 레벨까지 성장하는 동시에,
상기 제 2 측벽 절연막의 바닥면과 실리콘 기판의 표면 사이에 소스 익스텐션 영역 및 드레인 익스텐션 영역 각각의 일부에 접촉하도록 형성된 연장 돌출부를 갖는 것을 특징으로 하는 반도체 장치.
(부기 2)
상기 실리콘 기판은 (100) 면을 주면으로서 갖고, 상기 게이트 전극은 상기 실리콘 기판 위를 대략 <110> 방향 또는 대략 <100> 방향으로 연장되는 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 3)
상기 반도체 혼정층 영역은 제 2 측벽 절연막의 외측 표면에 접하여 형성되어 이루어지는 것을 특징으로 하는 부기 1 또는 부기 2에 기재된 반도체 장치.
(부기 4)
상기 한 쌍의 반도체 혼정층 영역의 각각은 상기 게이트 절연막 계면보다도 하측에서, 서로 대향하는 측벽면이 실리콘 기판의 주면에 대하여 소정의 각도를 이루는 파셋으로 구성되어 이루어지는 것을 특징으로 하는 부기 1 내지 부기 3 중 어느 한 항에 기재된 반도체 장치.
(부기 5)
상기 파셋은 상기 주면에 대하여 수직 방향으로 연장되는 수직 파셋을 포함 하는 것을 특징으로 하는 부기 4에 기재된 반도체 장치.
(부기 6)
상기 파셋은 서로 대향하는 반도체 혼정층 영역의 측벽면 간의 거리가 위쪽을 향하여 감소하도록 형성되어 이루어지는 것을 특징으로 하는 부기 4에 기재된 반도체 장치.
(부기 7)
상기 파셋은 하부 파셋과 상부 파셋으로 이루어지고,
상기 하부 파셋은 서로 대향하는 반도체 혼정층 영역의 측벽면 간의 거리가 위쪽을 향하여 감소하도록 형성되어 이루어지고,
상기 상부 파셋은 서로 대향하는 반도체 혼정층 영역의 측벽면 간의 거리가 위쪽을 향하여 증가하도록 형성되어 이루어지는 것을 특징으로 하는 부기 4에 기재된 반도체 장치.
(부기 8)
상기 파셋은 평탄면으로 이루어지는 것을 특징으로 하는 부기 4 내지 부기 7 중 어느 한 항에 기재된 반도체 장치.
(부기 9)
상기 파셋은 결정면으로 이루어지는 것을 특징으로 하는 부기 8에 기재된 반도체 장치.
(부기 10)
상기 제 1 측벽 절연막 및 제 2 측벽 절연막은 서로 다른 에칭 선택성을 갖 는 절연성 재료로 이루어지는 것을 특징으로 하는 부기 1 내지 부기 9 중 어느 한 항에 기재된 반도체 장치.
(부기 11)
상기 실리콘 기판 위에 소자 영역을 획성하는 소자 분리 영역을 더 갖고,
상기 소자 분리 영역은 그 전체를 덮는 HF 내성막을 갖는 것을 특징으로 하는 부기 1 내지 부기 10 중 어느 한 항에 기재된 반도체 장치.
(부기 12)
상기 반도체 장치는 상기 도전형이 p형으로, 반도체 혼정층 영역이 p형 불순물 원소를 포함하는 SiGe 혼정층으로 이루어지는 p채널 MOS 트랜지스터로서,
상기 SiGe 혼정층은 Ge 농도가 40% 이하인 것을 특징으로 하는 부기 1 내지 부기 11 중 어느 한 항에 기재된 반도체 장치.
(부기 13)
상기 SiGe 혼정층은 p형 불순물로서 B를 포함하고, B농도가 1×1019cm-3 내지 1×1O21cm-3의 범위로 설정되어 이루어지는 것을 특징으로 하는 부기 12에 기재된 반도체 장치.
(부기 14)
채널 영역의 양측에 그 채널 영역에 응력을 유기하는 반도체 혼정층 영역을 갖는 반도체 장치의 제조 방법으로서,
실리콘 기판 위에 게이트 절연막을 형성하는 공정과,
상기 실리콘 기판 위에 상기 채널 영역에 대응하여 상기 게이트 절연막을 통하여 게이트 전극을 형성하는 공정과,
상기 실리콘 기판 중, 상기 게이트 전극의 양측에 하나의 도전형인 한 쌍의 제 1 확산 영역을 형성하는 공정과,
상기 게이트 절연막 및 게이트 전극이 대향하는 측벽면 위에 그 일부가 실리콘 기판의 표면에 연장되는 한 쌍의 제 1 측벽 절연막을 형성하는 공정과,
상기 한 쌍의 제 1 측벽 절연막의 외측 표면에 한 쌍의 제 2 측벽 절연막을 형성하는 공정과,
상기 실리콘 기판 중, 각각의 제 2 측벽 절연막의 외측에 상기 도전형인 한 쌍의 제 2 확산 영역을 형성하는 공정과,
상기 실리콘 기판 중, 각각 소스 및 드레인 영역에 대응하여 에칭에 의해 한 쌍의 각각이 파셋으로 획성된 측벽면을 갖는 트렌치를 그 트렌치의 측벽면과 바닥면이 상기 소스 영역 또는 드레인 영역을 구성하는 제 2 확산 영역에 의해 연속적으로 덮여지도록 형성하는 공정과,
상기 제 1 측벽 절연막의 일부를 제거하는 공정과,
상기 트렌치를 상기 도전형의 반도체 혼정층의 에피택셜 성장에 의해 충전하는 동시에, 게이트 절연막과 실리콘 기판의 게이트 절연막 계면보다도 높은 레벨까지 성장시키는 공정을 포함하고,
상기 제 1 측벽 절연막의 제거 공정은 제 2 측벽 절연막의 바닥면과 실리콘 기판의 표면 사이의 제 1 측벽 절연막의 일부를 제거하여 간극을 형성하고,
상기 반도체 혼정층의 충전 공정에서, 상기 간극에 반도체 혼정층을 충전하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 15)
상기 제 1 측벽 절연막 및 제 2 측벽 절연막은 서로 다른 에칭 선택성을 갖는 절연성 재료로 이루어지고,
상기 제 1 측벽 절연막의 제거 공정은 제 1 측벽 절연막의 에칭 속도가 제 2 측벽 절연막의 에칭 속도보다도 큰 에칭액을 사용하는 것을 특징으로 하는 부기 14에 기재된 반도체 장치의 제조 방법.
(부기 16)
상기 트렌치를 형성하는 공정은 건식 에칭에 의해 측벽면이 실리콘 기판의 주면에 수직인 파셋을 형성하는 것을 특징으로 하는 부기 14에 기재된 반도체 장치의 제조 방법.
(부기 17)
상기 트렌치를 형성하는 공정은 상기 실리콘 기판의 주면이 수직인 파셋으로 이루어지는 측벽면을 에칭하여 복수의 다른 Si (111) 면을 따르는 파셋을 형성하는 것을 특징으로 하는 부기 14에 기재된 반도체 장치의 제조 방법.
(부기 18)
상기 제 1 측벽 절연막의 제거 공정과 반도체 혼정층의 형성 공정 사이에 상기 실리콘 기판의 주면에 수직인 파셋으로 이루어지는 측벽면을 에칭하여 Si (111) 면을 따르는 파셋을 형성하는 것을 특징으로 하는 부기 14에 기재된 반도체 장치의 제조 방법.
(부기 19)
상기 반도체 혼정층의 형성 공정은 감압 CVD법에 의해 Si 기상 원료와, Ge 또는 C기상 원료에 상기 도전형의 도펀트 가스를 첨가하여 행하는 것을 특징으로 하는 부기 14 내지 부기 18 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
본 발명에 의하면, 쇼트 채널 효과를 억제하는 동시에 캐리어 이동도의 향상을 도모하는 반도체 장치 및 그 제조 방법을 제공할 수 있다.

Claims (10)

  1. 채널 영역을 포함하는 실리콘 기판과,
    상기 실리콘 기판 위에 상기 채널 영역에 대응하여 게이트 절연막을 통하여 형성되는 게이트 전극과,
    상기 게이트 전극이 대향하는 한 쌍의 측벽면 위에 형성되는 제 1 측벽 절연막과,
    상기 제 1 측벽 절연막의 외측 측벽면 위에 형성되는 한 쌍의 제 2 측벽 절연막과,
    상기 실리콘 기판 중, 상기 게이트 전극의 양측에 상기 채널 영역을 사이에 두고 각각 형성된 하나의 도전형의 확산 영역으로 이루어지는 소스 익스텐션 영역(source extension region) 및 드레인 익스텐션 영역(drain extension region)과,
    상기 실리콘 기판 중, 상기 한 쌍의 제 2 측벽 절연막의 외측에 각각 상기 소스 익스텐션 영역 및 드레인 익스텐션 영역에 연속하여 형성된 상기 도전형의 확산 영역으로 이루어지는 소스 영역 및 드레인 영역과,
    상기 실리콘 기판 중, 상기 한 쌍의 제 2 측벽 절연막의 외측에 상기 실리콘 기판에 대하여 에피택셜(epitaxial) 형성된 한 쌍의 반도체 혼정층(混晶層) 영역을 포함하며,
    상기 반도체 혼정층 영역은 상기 도전형이 p형의 경우는 SiGe 혼정층으로 이루어지고, n형의 경우는 SiC 혼정층으로 이루어지며,
    상기 한 쌍의 반도체 혼정층 영역의 각각은,
    상기 도전형의 불순물 원소를 포함하고, 상기 게이트 절연막과 실리콘 기판의 게이트 절연막 계면(界面)보다도 높은 레벨까지 성장하는 동시에,
    상기 제 2 측벽 절연막의 바닥면(底面)과 실리콘 기판의 표면 사이에 소스 익스텐션 영역 및 드레인 익스텐션 영역 각각의 일부에 접촉하도록 형성된 연장 돌출부를 갖는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체 혼정층 영역은 제 2 측벽 절연막의 외측 표면에 접하여 형성되어 이루어지는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 한 쌍의 반도체 혼정층 영역의 각각은 상기 게이트 절연막 계면보다도 하측에서, 서로 대향하는 측벽면이 실리콘 기판의 주면(主面)에 대하여 소정의 각도를 이루는 파셋(facet)으로 구성되어 이루어지는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 실리콘 기판 위에 소자 영역을 획성(劃成)하는 소자 분리 영역을 더 갖고,
    상기 소자 분리 영역은 그 전체를 덮는 HF 내성막(耐性膜)을 갖는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 장치는 상기 도전형이 p형이고, 반도체 혼정층 영역이 p형 불순물 원소를 포함하는 SiGe 혼정층으로 이루어지는 p채널 MOS 트랜지스터이고,
    상기 SiGe 혼정층은 Ge 농도가 40% 이하인 것을 특징으로 하는 반도체 장치.
  6. 채널 영역의 양측에 그 채널 영역에 응력을 유기(誘起)하는 반도체 혼정층 영역을 갖는 반도체 장치의 제조 방법으로서,
    실리콘 기판 위에 게이트 절연막을 형성하는 공정과,
    상기 실리콘 기판 위에 상기 채널 영역에 대응하여 상기 게이트 절연막을 개재하여 게이트 전극을 형성하는 공정과,
    상기 실리콘 기판 중, 상기 게이트 전극의 양측에 하나의 도전형인 한 쌍의 제 1 확산 영역을 형성하는 공정과,
    상기 게이트 절연막 및 게이트 전극이 대향하는 측벽면 위에 그 일부가 실리콘 기판의 표면에 연장되는 한 쌍의 제 1 측벽 절연막을 형성하는 공정과,
    상기 한 쌍의 제 1 측벽 절연막의 외측 표면에 한 쌍의 제 2 측벽 절연막을 형성하는 공정과,
    상기 실리콘 기판 중, 각각의 제 2 측벽 절연막의 외측에 상기 도전형인 한 쌍의 제 2 확산 영역을 형성하는 공정과,
    상기 실리콘 기판 중, 각각 소스 및 드레인 영역에 대응하여 에칭에 의해 한 쌍의 각각이 파셋으로 획성된 측벽면을 갖는 트렌치를 그 트렌치의 측벽면과 바닥면이 상기 소스 영역 또는 드레인 영역을 구성하는 제 2 확산 영역에 의해 연속적으로 덮여지도록 형성하는 공정과,
    상기 제 1 측벽 절연막의 일부를 제거하는 공정과,
    상기 트렌치를 상기 도전형의 반도체 혼정층의 에피택셜 성장에 의해 충전하는 동시에, 게이트 절연막과 실리콘 기판의 게이트 절연막 계면보다도 높은 레벨까지 성장시키는 공정을 포함하고,
    상기 제 1 측벽 절연막의 제거 공정은 제 2 측벽 절연막의 바닥면과 실리콘 기판의 표면 사이의 제 1 측벽 절연막의 일부를 제거하여 간극을 형성하고,
    상기 반도체 혼정층의 충전 공정에서, 상기 간극에 반도체 혼정층을 충전하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 제 1 측벽 절연막 및 제 2 측벽 절연막은 서로 다른 에칭 선택성을 갖는 절연성 재료로 이루어지고,
    상기 제 1 측벽 절연막의 제거 공정은 제 1 측벽 절연막의 에칭 속도가 제 2 측벽 절연막의 에칭 속도보다도 큰 에칭액을 사용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 트렌치를 형성하는 공정은 건식 에칭에 의해 측벽면이 실리콘 기판의 주면에 수직인 파셋을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 트렌치를 형성하는 공정은 상기 실리콘 기판의 주면에 수직인 파셋으로 이루어지는 측벽면을 에칭하여 복수의 상이한 Si (111) 면을 따르는 파셋을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 6 항 또는 제 7 항에 있어서,
    상기 반도체 혼정층의 형성 공정은 감압 CVD법에 의해 Si 기상(氣相) 원료와, Ge 또는 C 기상 원료에 상기 도전형의 도펀트(dopant) 가스를 첨가하여 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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