KR101457007B1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명은, 반도체 기판에 매립된 상태로 형성되는 소자 분리 영역으로서, 소자 분리 영역들 사이에 반도체 기판의 소자 형성 영역이 형성되는 소자 분리 영역과, 소자 형성 영역 상에서 소자 형성 영역을 횡단하도록 형성되는 게이트 전극으로서, 게이트 전극과 소자 형성 영역 사이에 게이트 절연막이 형성되는, 게이트 전극과; 게이트 전극의 양측의 소자 형성 영역에 형성되는 소스 및 드레인 영역을 포함하며, 게이트 전극 아래에 만들어지는 소자 형성 영역의 채널 영역이 소자 분리 영역보다 위로 돌출되도록 형성되고, 소스 및 드레인 영역이 소자 분리 영역의 표면보다 더 깊은 위치까지 형성되어 있는 반도체 장치를 제공한다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE MANUFACTURING METHOD}
본 발명은, 채널 영역에 응력(stress)이 부여되는 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
최근, 스캐일링 법칙(scaling law)에 의하지 않고 구동 능력을 향상시키는 기술이 많이 보고되고 있다. 채널 영역이 형성되는 실리콘 영역(예컨대, 실리콘 기판)에 응력을 부여하여, 전자나 정공의 이동도(mobility)를 증가시킴으로써, 구동 능력을 향상시키는 기술이 알려져 있다. 이러한 기술로서는, 소스 및 드레인부를 실리콘 에칭에 의해 식각하고, 실리콘(Si)과 격자 상수가 상이한 실리콘 화합물을 에피택셜 성장법(epitaxial growth method)에 의해 성장시킴으로써, 채널에 응력을 부여하는 방법이 실용화되고 있다(예컨대, 일본 특허출원 공개번호 2000-315789호 공보 참조).
또한, 트랜지스터를 형성한 후에 응력을 갖는 질화 실리콘막을 피복 형성함으로써 채널을 왜곡시키는 응력 라이너(stress liner) 기술이나, STI(Shallow Trench Isolation: 얕은 트렌치 소자 분리)에 대한 매립 재료의 일부에 응력을 가 지는 막을 사용하여 채널을 왜곡시키는 기술 등을 포함한 다양한 시도가 이루어지고 있다.
이와 관련한 메커니즘에 대하여, 개략도를 참조하여 설명한다.
먼저, 도 10a 및 도 10b는, 도 10a에 나타낸 pMOSFET와 도 10b에 나타낸 nMOSFET의 각각의 트랜지스터에 대하여 응력을 부여하여 채널을 왜곡시키고자 할 때, 가장 유효한 3차원의 응력 방향을 나타내고 있다. NMOS 및 PMOS에 공통인 유효한 응력은 x 방향에서 액티브 영역을 인장하는 방향으로 부여된다.
종래의 2차원형(평면)의 MOS 트랜지스터의 게이트 폭 방향(소스 및 드레인 영역 방향에 대해 직교하는 방향)의 단면을, 도 11의 개략 구성 단면도를 참조하여 설명한다. 도 11에 나타낸 바와 같이, 반도체 기판(111)에 형성한 트렌치(115)에 절연막[고밀도 플라즈마(HDP) 등]을 매립하여 STI 구조의 소자 분리 영역(113)을 형성할 때의 절연막은 압축 응력을 가지는 것으로 알려져 있다. 트랜지스터의 채널 영역(114)에 부여되는 응력은 이동도를 열화시키는 방향(화살표 방향)으로 작용한다.
한편, 트랜지스터의 세대가 진행되는 가운데, 종래의 2차원형(평면)의 트랜지스터 대신에 3차원의 구조를 가지는 트랜지스터가 많이 연구되고 있다. 대표적인 트랜지스터로는, 실리콘 기판상에 게이트 유전체를 개재하여 게이트 전극이 배치되어 있으며, 게이트 유전체가 게이트 전극과 실리콘 기판 사이에 삽입되어 있고, 핀(fin) 형상으로 돌출되도록 형성된 핀 부분의 채널 영역 부분을, 게이트 유전체가 덮도록 되어 있는 핀 게이트(fin gate) 트랜지스터라 불리는 것이 있다(예 컨대, 일본 특허출원 공개번호 2006-12924호 공보 참조). 또한, 트렌치를 형성한 반도체 기판의 위쪽 표면뿐만 아니라, 트렌치 위쪽의 측벽부도 채널로서 사용하는 3중 게이트(tri-gate) 트랜지스터가 보고되고 있다(예컨대, 일본 특허출원 공개번호 2002-198532호 공보 참조).
일반적인 MOS 트랜지스터의 3차원 개략도를 도 12에 나타낸다. 도 13은 도 12의 라인 A－A'를 따라 절취한 종단면도를 나타낸다. 도 12 및 도 13에 나타낸 바와 같이, 채널 영역(114)과 소스 및 드레인 영역(127, 128)이 실리콘 기판(111)의 표면보다 위로 돌출된 구조의 트랜지스터(101)에서 소스 및 드레인 영역(127, 128)의 표면상에 저저항화를 위한 실리사이드층(131, 132)을 형성한 경우에는, 실리사이드층(131, 132)이, 이온 주입에 의해 형성되고 실리콘 기판(111)의 표면보다 위로 돌출된 소스 및 드레인 영역(127, 128)의 PN 접합에 근접하거나 접촉하게 됨으로써 리크(leak)가 생긴다.
본 발명의 해결하고자 하는 문제점은, 소자 분리 영역에 STI 구조를 사용한 경우에 트랜지스터의 채널 영역의 게이트 폭 방향(이하, 게이트 폭 방향은 소스 및 드레인 영역간 방향에 직교하는 방향을 말함)에 부여되는 응력이 이동도를 열화시키는 방향으로 작용한다는 점과, 소스 및 드레인 영역이 실리콘 기판보다 위로 돌출된 상태로 형성한 경우와 소스 및 드레인 영역의 저저항화를 위해 실리사이드층을 형성한 경우에 리크가 발생한다는 점이다.
본 발명은, 채널 영역 및 소자 분리 영역의 구조를 개선하여, 채널 영역의 게이트 폭 방향에 부여되는 응력이 이동도가 향상되는 방향으로 작용하도록 하고, 소스 및 드레인 영역 표면에 저저항화를 위한 실리사이드층을 형성한 경우에 리크가 생기는 것을 방지하는 것을 목적으로 한다.
본 발명의 제1 실시예는, 반도체 기판의 소자 형성 영역을 사이에 두며 반도체 기판에 매립한 상태로 형성된 소자 분리 영역과, 소자 형성 영역 상에 게이트 절연막을 개재하여 소자 형성 영역을 횡단하도록 형성된 게이트 전극과, 게이트 전극의 양측의 소자 형성 영역에 형성된 소스 및 드레인 영역을 포함하며, 게이트 전극 아래에 소자 형성 영역으로 이루어지는 채널 영역이 소자 분리 영역보다 위로 돌출하도록 형성되고, 소스 및 드레인 영역이 소자 분리 영역의 표면보다 깊은 위치까지 형성되어 있는 것을 특징으로 한다.
이러한 본 발명의 제1 실시예에서, 게이트 전극 아래에 소자 형성 영역으로 이루어지는 채널 영역은 소자 분리 영역보다 위로 돌출하도록 형성되어 있다. 따라서, 게이트 전극 바로 아래의 채널 영역은, 채널 영역 하부의 게이트 폭 방향에서의 소자 분리 영역으로부터 부여되는 응력에 의해 생기는 압축 응력(compressive stress)이 채널 영역에서 해방되므로, 채널 영역의 게이트 폭 방향으로 강한 인장 응력(tensile stress)이 작용한다. 또한, 소스 및 드레인 영역은 소자 분리 영역의 표면보다 깊은 위치까지 형성되어 있으므로, 이 소스 및 드레인 영역의 접합 위치(junction position)는 소자 분리 영역의 표면보다 깊은 위치로 되어, 소스 및 드레인 영역의 표면에 저저항화를 위한 실리사이드층이 형성되어도, 실리사이드층이 소스 및 드레인 영역 하부의 반도체 기판에 접근하거나 접촉하지 않게 되어, 리크(leak)의 발생이 방지된다.
본 발명의 제2 실시예는, 소자 형성 영역을 사이에 두고 반도체 기판에 매립되도록 소자 분리 영역을 형성하는 공정과, 소자 형성 영역을 횡단하도록 소자 형성 영역 상에 더미 게이트(dummy gate)를 형성하는 공정과, 더미 게이트의 양측의 소자 형성 영역에 소스 및 드레인 영역의 접합 위치가 소자 분리 영역의 표면보다 깊은 위치로 되도록 소스 및 드레인 영역을 형성하는 공정과, 반도체 기판상에 더미 게이트의 표면을 노출시킨 상태로 제1 절연막을 형성하는 공정과, 더미 게이트를 제거하여 그루브를 형성하는 공정과, 그루브 내의 소자 분리 영역의 상부를 제거하는 공정과, 그루브 내의 반도체 기판상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
이러한 본 발명의 제2 실시예에서, 게이트 전극 아래에 소자 형성 영역으로 이루어지는 채널 영역이 소자 분리 영역보다 위로 돌출하도록 형성된다. 따라서, 게이트 전극 바로 아래의 채널 영역은, 채널 영역 하부의 게이트 폭 방향에서의 소자 분리 영역으로부터 부여받는 응력에 의해 생기는 압축 응력이 채널 영역에서 해방되므로, 채널 영역의 게이트 폭 방향으로 강한 인장 응력이 작용하게 된다. 또한, 소스 및 드레인 영역의 접합 위치를 소자 분리 영역의 표면보다 깊은 위치에 형성함으로써, 소스 및 드레인 영역 표면에 저저항화를 위한 실리사이드층을 형성해도, 실리사이드층이 소스 및 드레인 영역 하부의 반도체 기판에 근접하거나 반도체 기판에 접촉하지 않게 되므로, 리크의 발생이 방지된다.
본 발명의 제1 실시예는, 게이트 전극 바로 아래의 채널 영역에 트랜지스터 특성(캐리어 이동도)에 유리한 게이트 길이 방향으로 응력을 발생시킬 수 있으므로, 트랜지스터의 온 전류(Ion)를 향상시킬 수 있다. 따라서, 트랜지스터의 성능이 향상되는 장점이 있다. 또한, 소스 및 드레인 영역의 접합 위치가 소자 분리 영역의 표면보다 깊은 위치에 있기 때문에, 소스 및 드레인 영역의 표면에 저저항화를 위한 실리사이드를 형성해도, 실리사이드층과 반도체 기판 사이에 전류 리크가 발생하지 않는다. 이에 의해, 트랜지스터의 신뢰성이 향상된다. 이러한 효과는 게이트 폭이 작은 트랜지스터일수록 커진다.
본 발명의 제2 실시예는, 게이트 전극 바로 아래의 채널 영역에 트랜지스터 특성(캐리어 이동도)이 유리한 게이트 폭 방향으로 응력을 발생시킬 수 있어서, 트 랜지스터의 온 전류(Ion)를 향상시킬 수 있으므로, 트랜지스터의 성능이 향상된다는 장점을 가진다. 또한, 소스 및 드레인 영역의 접합 위치가 소자 분리 영역의 표면보다 깊은 위치에 있으므로, 소스 및 드레인 영역 표면에 저저항화를 위한 실리사이드를 형성해도, 실리사이드층과 반도체 기판 사이에 전류 리크가 발생하지 않는다. 이에 의해, 트랜지스터의 신뢰성이 향상된다. 이러한 효과는 게이트 폭이 작은 트랜지스터일수록 커진다.
본 발명에 따른 반도체 장치의 바람직한 실시예(제1 실시예)를, 도 1의 개략 사시도, 도 1의 라인 A－A'를 따라 절취한 도 2의 종단면도, 도 1의 라인 B－B'를 따라 절취한 도 3의 종단면도, 도 1의 라인 C－C'를 따라 절취한 도 4의 종단면도, 및 도 1의 라인 D－D'를 따라 절취한 도 5의 종단면도를 참조하여 설명한다. 도 1은 전체적인 구성을 나타낸 것으로서, 구성 부품의 일부는 도시하지 않는다. 도 3 및 도 5에서는 층간 절연막을 도시하고 있지 않다.
이하, 도 1 및 도 2를 주로 참조하여, 반도체 장치(1)의 구성에 대하여 설명한다.
트랜지스터가 형성되는 소자 형성 영역(12)을 전기적으로 격리시키는 소자 분리 영역(13)이 반도체 기판(11)에 형성되어 있다. 반도체 기판(11)은, 예를 들면 실리콘 기판을 사용하고, 소자 분리 영역(13)은 통상의 STI(Shallow Trench Isolation: 얕은 트렌치 소자 분리) 구조가 사용된다. 따라서, 소자 분리 영역(13) 사이에 개재된(interposed) 반도체 기판(11)의 부분이 소자 형성 영역(12) 이다.
소자 형성 영역(12)에 형성되는 채널 영역(14)의 양측에 형성된 소자 분리 영역(13)의 상부에는 오목부(15)를 형성하여, 채널 영역(14)이 소자 분리 영역(13)의 표면보다 위로 돌출되도록 하고 있다(라인 B－B'를 따라 절취한 도 3의 종단면도 및 라인 C－C'를 따라 절취한 도 4의 종단면도 참조). 따라서, 채널 영역(14)의 양측의 소자 분리 영역(13)에는, 채널 영역(14)만이 소자 분리 영역(13)보다 위로 돌출되도록 오목부(15)가 형성되어 있다. 이 경우, 오목부(15)의 바닥면에서, 소자 분리 영역(13)의 표면 위로 채널 영역(14)이 돌출되는 양은, 예를 들면 3 nm 이상 30 nm 이하로 한다(채널 폭은 0.5 ㎛ 이하로 함). 이와 같이 함으로써, 채널 영역(14)의 게이트 폭 방향(X 방향)으로 유효한 응력이 부여된다. 채널 영역이 돌출되는 양이 3 nm보다 적으면, 채널 영역(14)이 소자 분리 영역(13)에서의 응력의 영향을 받기 때문에, 오목부(15)를 형성해서 채널 영역(14)이 돌출되도록 형성한 효과를 얻을 수 없다. 또한, 채널 영역(14)이 30 nm보다 높게 돌출되면, 채널 영역(14)의 하부에 작용하는 소자 분리 영역(13)의 응력의 해방(release)이 포화하고, 이에 따라 채널 영역(14)에 더 이상의 응력이 발생하지 않게 된다.
라인 B－B'를 따라 절취한 도 3의 종단면도에 나타낸 바와 같이, 채널 영역(14)에서는, 소자 분리 영역(13)으로부터의 응력의 직접적인 영향이 억제된다. 즉, 채널 영역(14)에서는, 소자 분리 영역(13)으로부터의 응력의 영향을 직접 받는 부분인, 채널 영역(14) 하부의 반도체 기판(11) 부분의 응력(화살표 A로 나타냄)이 해방되는 방향으로 응력(화살표 B로 나타냄)이 발생한다. 또한, 오목부(15)의 깊 이를 조절함으로써, 채널 영역(14)이 돌출되는 양을 조정할 수 있다. 채널 영역(14)을 포함하는 소스 및 드레인 영역(27, 28)의 표면은, 예를 들면 다른 영역의 반도체 기판(11)의 표면과 실질적으로 동일한 높이로 형성되어 있다.
일반적으로, STI 구조의 소자 분리 영역(13)을 형성하기 위해 매립하는 절연막[예컨대, 고밀도 플라즈마(HDP) 산화 실리콘 등]은 압축 응력을 갖는 것으로 알려져 있으며, 채널 영역(14)의 게이트 폭 방향으로 부여되는 응력은 이동도(mobility)를 열화시키는 방향으로 작용한다. 앞서 설명한 본 발명의 실시예에서의 구성에서는, 채널 영역(14)에서 소자 분리 영역(13)으로부터의 직접적인 압축 응력의 영향이 억제되고, 소자 분리 영역(13)으로부터의 압축 응력의 영향을 직접 받는 부분인, 채널 영역(14) 하부의 반도체 기판(11) 부분에서 압축 응력을 해방시키는 방향으로 인장 응력(tensile stress)이 발생한다. 즉, 채널 영역(14)의 게이트 폭 방향에서, 트랜지스터의 이동도를 향상시키는 방향으로 인장 응력이 작용한다.
반도체 기판(11) 상에는 게이트 전극(22)이 형성되며, 게이트 전극(22)과 반도체 기판(11) 사이에 게이트 절연막(21)이 개재되어 있다. 게이트 전극(22)은 채널 영역(14)과 오목부(15)의 위로 연장하도록 형성되어 있다. 게이트 절연막(21)으로는, 예컨대 고유전율(High－k)막을 사용할 수 있다. 고유전율막으로는, 예를 들면 질화 하프늄 실리케이트(HfSiON)막, 질화 하프늄이나 산화 또는 질산화 하프늄막, 질화 알루미늄이나 산화 또는 질산화 알루미늄막 등이 포함될 수 있다. 게이트 절연막(21)으로는 통상의 산화 실리콘막을 사용할 수도 있다. 게이트 전 극(22)으로는, 예컨대 금속 게이트용의 금속 또는 금속 화합물의 단층 구조 또는 적층 구조를 사용할 수 있다. 게이트 전극(22)에는 폴리실리콘을 사용할 수도 있다. 예컨대, 질화 실리콘막은 하드 마스크(53)로서 사용된다.
게이트 전극(22)[게이트 절연막(21) 포함]의 측벽에는 오프셋 스페이서(offset spacer)(23)가 형성되어 있다. 오프셋 스페이서(23)는, 예컨대 대략 1 nm ~ 10 nm 정도의 절연 박막으로 형성되어 있다. 절연 박막은, 예를 들면 소자 분리 영역(13)에 대하여 에칭 선택성을 가지는 절연막이 사용되고, 이러한 절연 박막은 질화 실리콘(SiN)으로 형성한다.
게이트 전극(22)의 양측에서, 반도체 기판(11)에 확장 영역(24, 25)이 형성된다. 오프셋 스페이서(23)는 확장 영역(24, 25)과 게이트 전극(22) 사이에 개재되어 있다. 확장 영역(24, 25)은, 예를 들어 NMOS 트랜지스터를 형성하는 경우에는 비소(As+), 인(P+) 등의 n형 불순물이 사용되고, PMOS 트랜지스터를 형성하는 경우에는 붕소(B+), 인듐(In+) 등의 p형 불순물이 사용된다. 확장 영역(24, 25)은 얕은 접합(shallow junction)으로 형성된다.
또한, 게이트 전극(22)의 양측에는 측벽 스페이서(26)가 형성되어 있으며, 오프셋 스페이서(23)가 측벽 스페이서(26)와 게이트 전극(22) 사이에 개재되어 있다. 반도체 기판(11)의 게이트 전극(22)의 양측에는 소스 및 드레인 영역(27, 28)이 형성되어 있으며, 확장 영역(24, 25)이 소스 및 드레인 영역(27, 28)과 게이트 전극(22) 사이에 개재되어 있다. 소스 및 드레인 영역(27, 28) 상에는 저저항화 층(31, 32)이 형성되어 있다. 저저항화층(31, 32)은, 예컨대 코발트(Co), 니켈(Ni), 백금(Pt) 또는 이들의 화합물로 형성되며, 이러한 화합물로는 이들 금속의 금속 실리사이드(metal silicide) 등이 포함된다. 도 1의 라인 D－D'를 따라 절취한 도 5의 종단면도에 나타낸 바와 같이, 소스 및 드레인 영역(27, 28)은, 소자 분리 영역(13)의, 소스 및 드레인 영역(27, 28)의 양측(게이트 폭 방향)에 형성되어 있는 부분의 표면보다 깊은 위치까지 형성되어 있다. 따라서, 소스 및 드레인 영역(27, 28)[소스 및 드레인 영역(28)은 도 5에 도시하지 않음]의 표면에, 예컨대 살리사이드 공정(salicide process)에 의해 저저항화층(31, 32)[저저항화층(32)은 도 5에 도시하지 않음]을 형성해도, 저저항화층(31, 32)이 반도체 기판(11)에 근접하지도 않고 반도체 기판(11)에 접촉하지도 않는다. 이에 의하여, 저저항화층(31, 32)으로부터 반도체 기판(11)로의 전류 리크가 발생하지 않는다.
또한, 반도체 기판(11) 상에 형성된 앞서 설명한 구성의 반도체 장치(1)를 피복하기 위하여, 반도체 기판(11) 위에 층간 절연막(41)이 형성되어 있다. 도시하지는 않지만, 층간 절연막(41)에는, 게이트 전극(22)과 소스 및 드레인 영역(27, 28)에 접착되는 컨택트부 및 각 컨택트부에 접속되는 배선 등이 형성된다.
앞서 설명한 구성의 반도체 장치(1)는, 게이트 전극(22) 바로 아래의 채널 영역(14)에 트랜지스터 특성(캐리어 이동도)에 유리한 게이트 폭 방향으로 응력을 발생시킬 수 있으므로, 트랜지스터의 온 전류(Ion)를 향상시켜서, 트랜지스터의 성능을 향상시킬 수 있다는 장점을 가진다. 또한, 소스 및 드레인 영역(27, 28)의 접합 위치가 소자 분리 영역의 표면보다 깊은 위치에 있기 때문에, 소스 및 드레인 영역(27, 28)의 표면에 저저항화를 위한 실리사이드 층으로 이루어지는 저저항화층(31, 32)을 형성한 경우에도, 저저항화층(31, 32)과 반도체 기판(11) 사이에서 전류 리크가 발생하지 않는다. 이에 의하여, 반도체 장치(트랜지스터)(1)의 신뢰성이 향상된다. 이러한 효과는, 반도체 장치(트랜지스터)(1)의 게이트 폭이 작을수록 커진다.
또한, 도 10a 및 도 10b에 나타낸 바와 같이, 온 전류(Ion) 개선의 효과는, 채널 영역에 처음에 부여되는 y 방향에서의 응력이 클수록 커진다. pMOSFET에 대하여 소스 및 드레인 영역을 실리콘 게르마늄 에피택셜층(silicon germanium epitaxial layer)으로 형성하거나, 압축 응력 라이너(compressive stress liner)를 피복함으로써 y 방향으로 응력을 부여하는 것, 또는 nMOSFET에 대하여 소스 및 드레인 영역을 탄화 실리콘 에피택셜층(silicon carbide epitaxial layer)으로 형성하거나, 인장 응력 라이너(tensile stress liner)를 피복함으로써 y 방향으로 응력을 부여하는 것에 의해 더 큰 효과를 얻을 수 있다. 이들 구성에 대해서는, 나중에 본 발명에 따른 반도체 장치의 제2 실시예 및 제3 실시예에서 설명한다.
본 발명에 따른 반도체 장치의 제조 방법의 실시 형태(제1 실시예)에 대하여, 도 6a 내지 도 6p의 제조 공정 단면도를 참조하여 설명한다. 이 제조 방법에 대해서는 반도체 장치(1)의 구성을 제조하는 방법의 예로서 설명한다. 도 6a, 도 6k, 도 6l, 및 도 6p는 소위 게이트 폭 방향의 단면(도 1의 라인 B－B'를 따라 절취한 종단면에 대응하는 위치의 단면)이며, 도 6b 내지 도 6j, 및 도 6m 내지 도 6o는 소위 게이트 길이 방향의 단면(도 1의 라인 A－A'를 따라 절취한 종단면에 대 응하는 위치의 단면)이다.
도 6a에 나타낸 바와 같이, 반도체 기판(11)에 트랜지스터가 형성되는 소자 형성 영역(12)을 전기적으로 격리시키는 소자 분리 영역(13)을 형성한다. 반도체 기판(11)에는, 예컨대 실리콘 기판을 사용하고, 소자 분리 영역(13)에는 통상의 STI(Shallow Trench Isolation) 구조가 사용된다.
다음에, 도 6b에 나타낸 바와 같이, 반도체 기판(11) 중에 불순물을 도입하는 이온 주입(ion implantation)을 행할 때의 채널링(channeling)을 방지하기 위한 보호막(도시하지 않음)을 반도체 기판(11) 상에 형성한다. 이 보호막은, 예를 들어 산화 실리콘(SiO2)막으로 형성한다. 보호막의 형성 방법은, 예컨대 반도체 기판(11)의 표면을 산화하는 것에 의해 행해진다.
다음에, 트랜지스터의 소자 분리 및 임계값 조정을 행하기 위한 불순물 주입(impurity injection)을, 이온 주입(ion implantation)에 의해 행한다. 이온 주입 후에는, 이전에 형성한 이온 주입 보호막의 산화 실리콘(SiO2)막을 제거하고, 반도체 기판(11)의 표면을 노출시킨다.
다음에, 반도체 기판(11) 상에, 더미 게이트 절연막(51), 더미 게이트(52), 및 하드 마스크(53)를 차례로 형성한다.
먼저, 반도체 기판(11) 상에, 예컨대 산화막의 더미 게이트 절연막(51)을 대략 1 nm 내지 3 nm의 두께로 형성한다. 다음에, 더미 게이트 절연막(51) 상에 더미 게이트 형성막을 형성한다. 이 더미 게이트 형성막은, 예를 들어 다결정 실리 콘(폴리실리콘)을 대략 100 nm ~ 200 nm의 두께로 퇴적하여 형성된다. 더미 게이트 형성막의 성막 방법은, 예를 들어 화학 기상 성장(CVD)법을 이용한다. 또한, 더미 게이트 형성막 상에, 예를 들어 질화 실리콘막으로 하드 마스크층을 형성한다. 이 질화 실리콘막은, 예를 들어 30 nm ~ 100 nm의 두께로, 예를 들어 화학 기상 성장(CVD)법을 이용하여 형성된다.
이어서, 하드 마스크층 상에 리소그래피용의 레지스트막(도시하지 않음)을 형성한다. 이 레지스트막은 노광 소스(exposure source)에 적합한 레지스트가 사용된다. 레지스트막을 노광하여, 더미 게이트 패턴(도시하지 않음)을 형성한 후, 더미 게이트 패턴을 에칭 마스크로서 사용하여, 하드 마스크층을 에칭 가공함으로써 하드 마스크(53)를 형성한다. 리소그래피에서의 노광으로는, 예를 들어 KrF, ArF, F2 등을 광원으로 하는 광 리소그래피 또는 전자빔 리소그래피가 사용된다. 하드 마스크층의 에칭에서는, 하드 마스크층을 레지스트의 패턴보다 가는 선폭(line width)으로 가공[예컨대, 슬리밍(sliming) 또는 트리밍(trimming)에 의해]해서, 게이트 길이를 가늘게 할 수 있다. 다음에, 레지스트막으로 이루어지는 더미 게이트 패턴을 제거하고, 에칭 가공하여 형성된 하드 마스크(53)를 에칭 마스크로 하여, 더미 게이트 형성막을 드라이 에칭에 의해 가공함으로써, 더미 게이트(52)를 형성한다. 이 경우의 더미 게이트(52)의 선폭을 수 nm ~ 수십 nm로 한다. 이러한 에칭에서는, 더미 게이트 절연막(51)도 에칭 가공된다.
다음에, 도 6c에 나타낸 바와 같이, 더미 게이트(52)[이하, 더미 게이트 절 연막(51), 더미 게이트(52), 및 하드 마스크(53)를 더미 게이트라고 함]의 측벽에 오프셋 스페이서(23)를 형성한다. 오프셋 스페이서(23)는, 예를 들어 대략 1 nm ~ 10 nm의 절연 박막을, 더미 게이트(52)를 피복하도록 형성한 후, 에칭백(etching back)을 행하여, 더미 게이트(52)의 측벽에만 절연 박막을 남기도록 함으로써, 오프셋 스페이서(23)를 형성한다. 오프셋 스페이서(23)를 형성하는 절연 박막은, 예를 들어 산화 실리콘(SiO2) 또는 질화 실리콘(SiN)으로 형성한다. 앞서 설명한 에칭백에 의해, 반도체 기판(11) 상의 절연 박막이 제거된다.
다음에, 더미 게이트(52)의 양측의 반도체 기판(11)에 확장 영역(24, 25)이 형성되며, 이러한 확장 영역(24, 25)과 더미 게이트(52) 사이에 오프셋 스페이서(23)가 개재된다. 확장 영역(24, 25)은, 예를 들어 이온 주입에 의해 형성한다. NMOS 트랜지스터를 형성하는 경우에는 비소(As+), 인(P+) 등과 같은 n형의 불순물을 사용하고, PMOS 트랜지스터를 형성하는 경우에는 붕소(B+), 인듐(In+) 등과 같은 p형의 불순물을 사용한다. 예를 들어, 저가속 에너지(100 eV ~ 300 eV)와 5×1014(/cm2) ~ 2×1015(/cm2)의 선량(dose)으로 이온 주입을 행하여, 확장 영역(24, 25)이 얕은 접합으로 형성된다.
다음에, 도 6d에 나타낸 바와 같이, 더미 게이트(52)의 양측에 측벽 스페이서(26)를 형성하며, 이 측벽 스페이서(26)와 더미 게이트(52) 사이에 오프셋 스페이서(23)가 개재된다. 측벽 스페이서(26)를 형성하는 에칭백을 행할 경우에는, 하 드 마스크(53)를 남기도록 에칭을 행한다.
다음에, 도 6e에 나타낸 바와 같이, 더미 게이트(52)의 양측 상의 반도체 기판(11)에 소스 및 드레인 영역(27, 28)을 형성하고, 소스 및 드레인 영역(27, 28)과 더미 게이트(52) 사이에 확장 영역(24, 25)이 각각 개재된다. 이 후, 예를 들어 대략 1000℃의 급속 가열 어닐링(RTA: rapid thermal annealing)으로 활성화 처리(activation process)를 행한다.
반도체 기판(11)에 PMOS 트랜지스터와 NMOS 트랜지스터를 형성하는 경우에는, 트랜지스터의 임계값 조정을 행하기 위한 불순물 주입, 확장 영역(24, 25)을 형성하기 위한 이온 주입, 소스 및 드레인 영역(27, 28)을 형성하기 위한 이온 주입을, NMOS 영역 및 PMOS 영역에 대해 각각 개별적으로 행한다. 예를 들어, NMOS 영역에 제1 마스크를 형성하고, PMOS 영역에 이온 주입을 행한 후, 제1 마스크를 제거한다. 이어서, PMOS 영역에 제2 마스크를 형성하고, NMOS 영역에 이온 주입을 행한다. 그 후, 제2 마스크를 제거한다.
다음에, 도 6f에 나타낸 바와 같이, 소스 및 드레인 영역(27, 28) 상에 저저항화층(31, 32)을 형성한다. 이러한 저저항화층(31, 32)은 살리사이드 공정에 의해 소스 및 드레인 영역(27, 28)의 표면상에 선택적으로 형성된다. 저저항화층(31, 32)은, 예를 들어 코발트(Co), 니켈(Ni), 백금(Pt) 또는 이들의 화합물로 형성된다. 이러한 화합물에는 이들 금속의 금속 실리사이드도 포함된다.
다음에, 도 6g에 나타낸 바와 같이, 더미 게이트(52) 등을 피복하는 제1 층간 절연막(42)을 형성한다.
다음에, 도 6h에 나타낸 바와 같이, 제1 층간 절연막(42)의 상부를 제거하여, 하드 마스크(53)의 표면을 노출시킨다. 제1 층간 절연막(42)의 상부를 제거하는 데에는, 예를 들어 화학적 기계 연마(CMP: chemical mechanical polishing)법을 사용한다. 다른 연마 방법을 사용해도 되고, 에칭백에 의해 제1 층간 절연막(42)의 상부를 제거할 수도 있다. 화학적 기계 연마법에 의하면 연마 표면의 평탄화가 가능하다.
다음에, 하드 마스크(53) 및 더미 게이트(52)를 제거한다. 이러한 제거 공정에는, 예를 들어 드라이 에칭(dry etching)을 사용한다. 증기 드라이 에칭(vapor dry etching)을 사용하면, 더미 게이트 절연막(51)이 남게 되고, 반도체 기판(11)에서의 드라이 에칭의 손상이 억제된다. 이어서, 더미 게이트 절연막(51)을 제거한다. 이 제거 공정에는, 예를 들어 웨트 에칭(wet etching)을 사용한다. 이와 같은 제거 공정을 웨트 에칭에 의해 행하면, 반도체 기판(11)에서의 에칭 손상을 억제할 수 있다. 이 결과, 도 6i에 나타낸 바와 같이, 오프셋 스페이서(23)에 둘러싸인 그루브(groove)(29)가 형성된다. 도 6k의 게이트 폭 방향에서의 단면도에 나타낸 바와 같이, 더미 게이트(52)가 형성되어 있던 영역 바로 아래의 반도체 기판(11)에 형성되는 채널 영역(14)은, 소자 분리 영역(13)의 표면과 실질적으로 동일한 높이로 된다. 따라서, 소자 분리 영역(13)의 응력이 채널 영역(14)에 부여되므로, 채널 영역(14)은 소자 분리 영역(13)의 응력에 직접적인 영향을 받게 된다.
도 6l의 게이트 폭 방향의 단면도에 나타낸 바와 같이, 앞서 설명한 웨트 에 칭에 의하면, 더미 게이트(52)가 형성되어 있던 영역 아래의 소자 분리 영역(13)의 표면을, 오목부(15)를 형성하여 낮게 할 수 있다. 이로써, 더미 게이트(52)가 형성되어 있던 영역 아래의 소자 분리 영역(13)의 높이를, 반도체 기판(11)[채널 영역(14)]의 표면보다 낮게 할 수 있다. 이러한 소자 분리 영역(13)의 높이를, 웨트 에칭의 양으로 제어할 수 있으며, 소자 분리 영역(13)의 표면으로부터 채널 영역(14)이 돌출되는 양은, 예를 들어 3 nm 이상 30 nm 이하의 높이로 된다. 앞서 설명한 웨트 에칭에 의해, 소스 및 드레인 영역(27, 28)의 양측(게이트 폭 방향)의 소자 분리 영역(13)의 높이는 낮아지지 않는다. 또한, 앞서 설명한 채널 영역(14)을 포함하는 소스 및 드레인 영역(27, 28)은 다른 영역의 반도체 기판(11)과 실질적으로 동일한 높이로 유지할 수 있다.
다음에, 도 6j에 나타낸 바와 같이, 그루브(29) 내의 반도체 기판(11) 상에 게이트 절연막(21)을 형성한다. 이 게이트 절연막(21)은, 실제로는 그루브(29)의 내면(inner surface) 및 제1 층간 절연막(42)의 표면에 형성된다. 게이트 절연막(21)은, 예를 들어 고유전율(High－k)막이나 산화 실리콘막 등의 절연막으로 형성할 수 있다. 여기서는, 일례로서 게이트 절연막(21)을 고유전율막으로 형성하고 있다. 이 경우, 게이트 절연막(21)의 변경을 위한 열처리(어닐링 처리)를 행한다.
다음에, 도 6m에 나타낸 바와 같이, 그루브(29)의 내부를 매립하기 위해, 게이트 절연막(21) 상에 게이트 전극 형성막(61)을 형성한다. 게이트 전극 형성막(61)은, 예를 들어 금속 게이트용의 금속 또는 금속 화합물을 적층한 것으로 형성하거나, 단층 구조로 형성한다.
다음에, 도 6n에 나타낸 바와 같이, 게이트 전극 형성막(61)의 잉여의 부분(surplus part)을 제거하고, 그루브(29) 내의 반도체 기판(11) 상에 있는 게이트 절연막(21)을 개재하여, 게이트 전극 형성막(61)으로 게이트 전극(22)을 형성하며, 게이트 전극(22)과 반도체 기판(11) 사이에 게이트 절연막(21)이 개재된다. 제거 공정은, 예를 들어 화학적 기계 연마(CMP)법에 의해 수행한다.
다음에, 도 6o에 나타낸 바와 같이, 게이트 전극(22)을 피복하기 위해, 제1 층간 절연막(42) 상에 제2 층간 절연막(43)을 형성한다. 제1 층간 절연막(42)과 제2 층간 절연막(43)은 층간 절연막(41)을 구성한다. 도 6p의 게이트 폭 방향의 단면도에 나타낸 바와 같이, 이 시점에서의 채널 영역(14)의 응력은, 도 6l을 참조하여 앞서 설명한 더미 게이트(52)가 형성되어 있던 영역 아래의 소자 분리 영역(13)의 상부를 제거했을 때 생긴 응력 상태가 유지된다.
도시하고 있지는 않지만, 이러한 층간 절연막(41)에, 각 소스 및 드레인 영역(27, 28)에 전기적으로 접속되는 컨택트부 및 컨택트부에 연결되는 금속 배선 등이 형성되어, 반도체 장치가 완성된다.
제1 실시예에 따른 반도체 장치의 제조 방법에 의하면, 게이트 전극(22) 바로 아래의 채널 영역(14)에, 트랜지스터 특성(캐리어 이동도)에 유리한 게이트 폭 방향으로 응력을 발생시킬 수 있으므로, 트랜지스터의 온 전류(Ion)를 향상시킬 수 있다. 따라서, 트랜지스터의 성능을 향상시킬 수 있다는 장점이 있다. 또한, 소스 및 드레인 영역(27, 28)의 접합 위치가 소자 분리 영역(13)의 표면보다 깊은 위치에 있기 때문에, 소스 및 드레인 영역(27, 28)의 표면에 저저항화를 위한 실리사 이드 층으로 이루어지는 저저항화층(31, 32)을 형성해도, 저저항화층(31, 32)과 반도체 기판(11) 사이에서 전류 리크가 발생하지 않는다. 이에 의하여, 반도체 장치(트랜지스터)(1)의 신뢰성이 향상된다. 이러한 효과는, 반도체 장치(트랜지스터)(1)의 게이트 폭이 좁을수록 효과적으로 된다.
다음에, 본 발명에 따른 반도체 장치의 실시 형태(제2 실시예)를, 도 7a 및 도 7b의 개략 구성 단면도를 참조하여 설명한다. 도 7a는 게이트 길이 방향의 단면을 나타내고, 도 7b는 게이트 폭 방향의 단면을 나타낸다. 도 7a 및 도 7b에 나타낸 반도체 장치(2)는, 제1 실시예의 반도체 장치(1)에, 소스 및 드레인 영역(27, 28) 내의 채널 영역(14)에 응력을 부여하는 응력 부여층(stress applying layer)을 사용한 것이다.
즉, 도 7a 및 도 7b에 나타낸 바와 같이, 트랜지스터가 형성되는 소자 형성 영역(12)을 전기적으로 격리시키는 소자 분리 영역(13)이 반도체 기판(11)에 형성되어 있다. 반도체 기판(11)으로는, 예를 들어 실리콘 기판을 사용하고, 소자 분리 영역(13)은, 통상의 STI(Shallow Trench Isolation) 구조가 사용된다. 따라서, 반도체 기판(11)의, 소자 분리 영역(도시하지 않음)들 사이에 개재된 부분이, 소자 형성 영역(12)이다.
소자 형성 영역(12)에 형성되는 채널 영역(14)의 양측에 형성된 소자 분리 영역(13)의 상부에는, 소자 분리 영역(13)의 표면으로부터 채널 영역(14)이 돌출되도록 오목부(15)가 형성되어 있다. 따라서, 채널 영역(14)의 양측의 소자 분리 영역(13)에 오목부(15)가 형성됨으로써, 채널 영역(14)만 소자 분리 영역(13)보다 위 로 돌출된다. 이 경우, 오목부(15)의 바닥면에서의 소자 분리 영역(13)의 표면으로부터 채널 영역(14)이 돌출되는 양은, 제1 실시예와 마찬가지로, 예를 들어 3 nm 이상 30 nm 이하로 설정된다. 이에 의하여, 채널 영역(14)에서는, 소자 분리 영역(13)으로부터의 응력의 직접적인 영향이 억제된다. 즉, 채널 영역(14)에서는, 소자 분리 영역(13)으로부터의 응력의 영향을 직접 받는 채널 영역(14) 하부의 반도체 기판(11) 부분의 응력(화살표 A로 나타냄)이 해방되는 방향으로 응력(화살표 B로 나타냄)이 발생한다. 오목부(15)의 깊이를 제어함으로써, 채널 영역(14)이 돌출되는 양을 조절할 수 있다.
반도체 기판(11) 상에는, 게이트 절연막(21)을 개재하여 게이트 전극(22)이 형성되어 있다. 즉, 게이트 전극(22)과 반도체 기판(11) 사이에 게이트 절연막(21)이 개재된다. 게이트 전극(22)은 채널 영역(14)과 오목부(15)보다 위로 연장되도록 형성되어 있다. 게이트 절연막(21)에는, 예를 들어 고유전율(High－k)막을 사용하거나, 통상의 산화 실리콘막을 사용할 수도 있다. 게이트 전극(22)에는, 예를 들어 금속 게이트용의 금속 또는 금속 화합물의 단층 구조나 적층 구조가 사용될 수 있다. 게이트 전극(22)에는 폴리실리콘을 사용할 수도 있다. 하드 마스크(53)에는, 예를 들어 질화 실리콘막을 사용한다.
게이트 전극(22)[게이트 절연막(21)도 포함]의 측벽에는 오프셋 스페이서(23)가 형성되어 있다. 오프셋 스페이서(23)는, 예를 들어 대략 1 nm ~ 10 nm의 절연 박막으로 형성되어 있다. 절연 박막에는, 예를 들어 소자 분리 영역(13)에 대하여 에칭 선택성을 가지는 절연막이 사용되고, 절연 박막은, 예를 들어 질화 실 리콘(SiN)으로 형성한다.
게이트 전극(22)의 양측에서 반도체 기판(11)에는 오프셋 스페이서(23)를 개재하여 확장 영역(24, 25)이 형성되어 있다. 즉, 확장 영역(24, 25)과 게이트 전극(22) 사이에 오프셋 스페이서(23)가 개재된다. 확장 영역(24, 25)은, 예를 들어 NMOS 트랜지스터를 형성하는 경우에는 비소(As+), 인(P+) 등의 n형의 불순물이 사용되고, PMOS 트랜지스터를 형성하는 경우에는 붕소(B+), 인듐(In+) 등의 p형의 불순물이 사용된다. 확장 영역(24, 25)은 얕은 접합으로 형성되어 있다.
또한, 게이트 전극(22)의 양측에는 오프셋 스페이서(23)를 개재하여 측벽 스페이서(26)가 형성되어 있다. 즉, 오프셋 스페이서(23)가 측벽 스페이서(26)와 게이트 전극(22) 사이에 개재된다. 반도체 기판(11)의 게이트 전극(22)의 양측에는, 확장 영역(24, 25)을 각각 개재하여 소스 및 드레인 영역(27, 28)이 형성되어 있다. 즉, 확장 영역(24, 25)이 소스 및 드레인 영역(27, 28)과 게이트 전극(22) 사이에 개재된다. 소스 및 드레인 영역(27, 28)은, 소스 영역 및 드레인 영역(27, 28) 사이의 채널 영역(14)에 응력을 부여하는 응력 부여층으로 형성되어 있다. 예를 들어, 반도체 장치(2)가 p형의 FET(전계 효과 트랜지스터)인 경우, 소스 및 드레인 영역(27, 28)은, 에피택셜 성장에 의해 성장시킨 실리콘 게르마늄층으로 형성되고, 채널 영역(14)에 압축 응력을 부여한다. 반도체 장치(2)가 n형의 FET(전계 효과 트랜지스터)인 경우, 소스 및 드레인 영역(27, 28)은, 에피택셜 성장에 의해 성장시킨 탄화 실리콘층으로 형성되고, 채널 영역(14)에 인장 응력을 부여한다. 어느 경우나, 반도체 기판(11)의 표면으로부터 상승된 엠베드된(embedded) 소스 및 드레인 구조로 하는 것이 효과적이다. 소스 및 드레인 영역(27, 28) 상에는 저저항화층(31, 32)이 형성되어 있다. 저저항화층(31, 32)은, 예를 들어 코발트(Co), 니켈(Ni), 백금(Pt) 또는 이들의 화합물로 형성된다. 이러한 화합물로서는 상기 언급한 금속의 금속 실리사이드(metal silicide)가 포함된다.
소스 및 드레인 영역(27, 28)은, 소스 및 드레인 영역(27, 28)의 양측(게이트 폭 방향)에 형성되어 있는 소자 분리 영역(13) 부분의 표면보다 깊은 위치까지 형성되어 있다. 따라서, 소스 및 드레인 영역(27, 28)의 표면에, 예를 들어 살리사이드 공정(salicide process)에 의해 저저항화층(31, 32)을 형성해도, 저저항화층(31, 32)이 반도체 기판(11)에 근접하거나 접촉하지 않는다. 이에 의하여, 저저항화층(31, 32)으로부터 반도체 기판(11)으로의 전류 리크가 발생하지 않는다.
또한, 반도체 기판(11)에 형성된 앞서 설명한 구성의 반도체 장치(2)를 피복하도록, 반도체 기판(11) 상에 층간 절연막(41)이 형성되어 있다. 도시하고 있지는 않지만, 층간 절연막(41)에는, 게이트 전극(22)과 소스 및 드레인 영역(27, 28)에 접착되는 컨택트부 및 각 컨택트부에 접속되는 배선 등이 형성된다.
반도체 장치(2)에서는, 반도체 장치(1)와 유사한 작용 및 효과가 얻어지는 동시에, 소스 및 드레인 영역(27, 28)으로부터 이동도를 향상시키는데 유효한 응력이 채널 영역(14)에 부여됨으로써, 반도체 장치(1)보다 이동도를 향상시킬 수 있다.
다음에, 본 발명에 따른 반도체 장치의 실시 형태(제3 실시예)를, 도 8a 및 도 8b의 개략 구성 단면도를 참조하여 설명한다. 도 8a는 게이트 길이 방향의 단면을 나타내고, 도 8b는 게이트 폭 방향의 단면을 나타낸다. 도 8a 및 도 8b에 나타낸 반도체 장치(3)는, 제1 실시예의 반도체 장치(1)에서의 채널 영역(14)에 응력을 부여하는 응력 라이너막(stress liner film)을 형성한 것이다.
즉, 도 8a 및 도 8b에 나타낸 바와 같이, 트랜지스터가 형성되는 소자 형성 영역(12)을 전기적으로 격리시키는 소자 분리 영역(13)이 반도체 기판(11)에 형성되어 있다. 반도체 기판(11)으로는, 예를 들어 실리콘 기판을 사용하고, 소자 분리 영역(13)에는, 통상의 STI(Shallow Trench Isolation) 구조가 사용된다. 따라서, 소자 분리 영역(도시하지 않음)들 사이에 개재된 반도체 기판(11)의 부분이 소자 형성 영역(12)이 된다.
소자 형성 영역(12)에 형성되는 채널 영역(14)의 양측에 형성된 소자 분리 영역(13)의 상부에는 오목부(15)가 형성되어, 채널 영역(14)이 소자 분리 영역(13)의 표면보다 위로 돌출되도록 되어 있다. 따라서, 채널 영역(14)의 양측의 소자 분리 영역(13)에 오목부(15)가 형성됨으로써, 채널 영역(14)만 소자 분리 영역(13)보다 위로 돌출된다. 이 경우, 오목부(15)의 바닥면에서 소자 분리 영역(13)의 표면으로부터 채널 영역(14)이 돌출되는 양은, 제1 실시예와 마찬가지로, 예를 들어 3 nm 이상 30 nm 이하로 한다. 이에 의해, 채널 영역(14)에서는, 소자 분리 영역(13)으로부터의 응력의 직접적인 영향이 억제된다. 즉, 채널 영역(14)에서는, 소자 분리 영역(13)으로부터의 응력의 영향을 직접 받는 부분인 채널 영역(14) 하부의 반도체 기판(11) 부분에서 응력(화살표 A로 나타내는)이 해방되는 방향으로 응력(화살표 B로 나타내는)이 발생한다. 오목부(15)의 깊이를 제어함으로써, 채널 영역(14)이 돌출되는 양을 조정할 수 있다.
반도체 기판(11) 상에는 게이트 절연막(21)을 개재하여 게이트 전극(22)이 형성되어 있다. 즉, 게이트 절연막(21)이 게이트 전극(22)과 반도체 기판(11) 사이에 개재된다. 게이트 전극(22)은 채널 영역(14)과 오목부(15)의 위로 연장되도록 형성되어 있다. 게이트 절연막(21)에는, 예를 들어 고유전율(High－k)막 또는 통상의 산화 실리콘막을 사용할 수 있다. 게이트 전극(22)에는, 예를 들어 금속 게이트용의 금속 또는 금속 화합물의 단층 구조나 적층 구조가 사용될 수 있다. 게이트 전극(22)에는 폴리실리콘을 사용할 수도 있다. 예컨대, 질화 실리콘막이 하드 마스크(53)에 사용될 수 있다.
게이트 전극(22)[게이트 절연막(21)을 포함]의 측벽에는 오프셋 스페이서(23)가 형성되어 있다. 오프셋 스페이서(23)는, 예를 들어 대략 1 nm ~ 10 nm의 절연 박막으로 형성되어 있다. 절연 박막은, 예를 들어 소자 분리 영역(13)에 대하여 에칭 선택성을 가지는 절연막이 사용되고, 예를 들어 질화 실리콘(SiN)으로 형성한다.
게이트 전극(22)의 양측에서 오프셋 스페이서(23)를 개재하여 반도체 기판(11)에 확장 영역(24, 25)이 형성되어 있다. 즉, 오프셋 스페이서(23)가 확장 영역(24, 25)과 게이트 전극(22) 사이에 개재된다. 확장 영역(24, 25)은, 예를 들어 NMOS 트랜지스터를 형성하는 경우에는 비소(As+), 인(P+) 등의 n형의 불순물이 사용되고, PMOS 트랜지스터를 형성하는 경우에는 붕소(B+), 인듐(In+) 등의 p형의 불순물이 사용된다. 확장 영역(24, 25)은 얕은 접합으로 형성되어 있다.
또한, 게이트 전극(22)의 양측에는 오프셋 스페이서(23)를 개재하여 측벽 스페이서(26)가 형성되어 있다. 즉, 오프셋 스페이서(23)가 측벽 스페이서(26)와 게이트 전극(22) 사이에 개재된다. 반도체 기판(11)의 게이트 전극(22)의 양측에는 확장 영역(24, 25)을 개재하여 소스 및 드레인 영역(27, 28)이 형성되어 있다. 즉, 확장 영역(24, 25)이 소스 및 드레인 영역(27, 28)과 게이트 전극(22) 사이에 개재된다. 소스 및 드레인 영역(27, 28) 상에는 저저항화층(31, 32)이 형성되어 있다. 저저항화층(31, 32)은, 예를 들어 코발트(Co), 니켈(Ni), 백금(Pt) 또는 이들의 화합물로 형성된다. 이러한 화합물로서는 이들 금속의 금속 실리사이드가 포함될 수 있다.
소스 및 드레인 영역(27, 28)은, 소스 및 드레인 영역(27, 28)의 양측에 형성된 소자 분리 영역(13)의 부분의 표면보다 깊은 위치까지 형성되어 있다. 따라서, 소스 및 드레인 영역(27, 28)의 표면에, 예를 들어 살리사이드 공정에 의해 저저항화층(31, 32)을 형성해도, 저저항화층(31, 32)이 반도체 기판(11)에 근접하거나 접촉하지 않는다. 이에 의하여, 저저항화층(31, 32)으로부터 반도체 기판(11)으로의 전류 리크의 발생이 방지된다.
또한, 반도체 기판(11)에 형성된 앞서 설명한 구성의 반도체 장치(3)를 피복하도록, 채널 영역(14)에 응력을 부여하기 위한 응력 라이너막(71)이 형성되어 있 다. 응력 라이너막(71)은, 예를 들어 질화 실리콘막으로 형성되고, 예를 들어 플라즈마 CVD법에 의해 성막된다. 성막 조건을 변경함으로써, 인장 응력을 가지는 질화 실리콘막을 형성하거나 압축 응력을 가지는 질화 실리콘막을 형성하는 것도 가능하다. 예를 들어, 반도체 장치(3)가 p형의 FET(전계 효과 트랜지스터)인 경우, 응력 라이너막(71)으로서 압축 응력 라이너막을 사용하여 채널 영역(14)에 압축 응력을 부여한다. 반도체 장치(3)가 n형의 FET(전계 효과 트랜지스터)인 경우, 응력 라이너막(71)에 인장 응력 라이너막을 사용하여 채널 영역(14)에 인장 응력을 부여한다.
또한, 층간 절연막(41)이 형성되어 있다. 도시하고 있지는 않지만, 층간 절연막(41)에는, 게이트 전극(22)과 소스 및 드레인 영역(27, 28)에 접착되는 컨택트부 및 각 컨택트부에 접속되는 배선 등이 형성된다.
반도체 장치(2)를 형성하기 위해, 제1 실시예의 제조 방법에서, 그루브(29) 내의 게이트 절연막(21) 상에 게이트 전극(22)을 형성한 후, 제1 층간 절연막(42)을 제거한다. 다음에, 게이트 전극(22)과 측벽 스페이서(26)를 피복하기 위해, 응력 라이너막(71)을 형성한다. 다음에,제1 층간 절연막(41)을 다시 형성하고, 제2 층간 절연막(43)을 형성한다. 다시 형성한 제1 층간 절연막(41)은 표면을 평탄화하는 것이 바람직하다.
반도체 장치(3)는 반도체 장치(1)와 유사한 작용 및 효과가 얻어지는 동시에, 응력 라이너막(71)으로부터의 이동도를 향상시키는데 유효한 응력이 채널 영역(14)에 부여된다. 따라서, 반도체 장치(3)는 반도체 장치(1)보다 이동도가 향상 된다.
또한, 제2 실시예의 반도체 장치(2)에, 제3 실시예의 반도체 장치(3)에 사용된 응력 라이너막(71)과 유사한 응력 라이너막(71)을 형성할 수 있다. 즉, 제3 실시예의 반도체 장치(3)에, 제2 실시예의 반도체 장치(2)에 사용된 응력 부여층과 유사한 응력 부여층으로 된 소스 및 드레인 영역(27, 28)을 형성할 수 있다.
다음에, 본 발명의 반도체 장치의 제조 방법의 실시 형태(제2 실시예)를, 도 9a 내지 도 9o의 제조 공정 단면도를 참조하여 설명한다. 제조 방법은 반도체 장치(2)의 구성을 제조하는 방법으로 설명한다.
도 6을 참조하여 설명한 것과 마찬가지로, 트랜지스터가 형성되는 소자 형성 영역(12)을 전기적으로 분리하는 소자 분리 영역(도시하지 않음)을 반도체 기판(11)에 형성한다. 반도체 기판(11)에는, 예를 들어 실리콘 기판을 사용하고, 소자 분리 영역(13)에는 통상의 STI(Shallow Trench Isolation) 구조를 사용한다.
다음에, 도 9a에 나타낸 바와 같이, 반도체 기판(11) 중에 불순물을 도입하는 이온 주입(Ion Implantation)을 행할 때의 채널링 방지를 위한 보호막(도시하지 않음)을 반도체 기판(11) 상에 형성한다. 이 보호막은, 예를 들어 산화 실리콘(SiO2)막으로 형성한다. 형성 방법은, 예를 들어 반도체 기판(11)의 표면을 산화하는 것에 의한다.
다음에, 트랜지스터의 소자 분리 및 임계값 조정을 행하기 위한 불순물 주입을 이온 주입에 의해 행한다. 이온 주입 후, 이온 주입 보호막으로서 이전에 형성 한 산화 실리콘(SiO2)막을 제거하고, 반도체 기판(11)의 표면을 노출시킨다.
다음에, 반도체 기판(11) 상에, 더미 게이트 절연막(51), 더미 게이트(52), 및 하드 마스크(53)를 차례로 형성한다.
먼저, 반도체 기판(11) 상에, 더미 게이트 절연막(51), 예를 들어 산화막을 대략 1 nm ~ 3 nm의 두께로 형성한다. 이어서, 더미 게이트 절연막(51) 상에 더미 게이트 형성막을 형성한다. 더미 게이트 형성막은, 예를 들어 다결정 실리콘(폴리실리콘)을 대략 100 nm ~ 200 nm의 두께로 퇴적하여 형성된다. 더미 게이트 형성막을 형성하는 방법으로는, 예를 들어 화학 기상 성장(CVD)법을 이용한다. 또한, 더미 게이트 형성막 상에 하드 마스크층을, 예를 들어 질화 실리콘막으로 형성한다. 이 질화 실리콘막은, 예를 들어 30 nm ~ 100 nm의 두께로, 예를 들어 화학 기상 성장(CVD)법을 이용하여 형성된다.
이어서, 하드 마스크층 상에 리소그래피용의 레지스트막(도시하지 않음)을 형성한다. 이 레지스트막에는 노광 소스에 적합한 레지스트가 사용된다. 이어서, 레지스트막을 노광하여, 더미 게이트 패턴(도시하지 않음)을 형성한 후, 그 더미 게이트 패턴을 에칭 마스크로 사용하여, 하드 마스크층을 에칭 가공함으로써, 하드 마스크(53)를 형성한다. 앞서 설명한 리소그래피에서의 노광에서는, 예를 들어 KrF, ArF, F2 등을 광원으로 하는 광 리소그래피 또는 전자선 리소그래피를 사용한다. 하드 마스크층의 에칭에서, 하드 마스크층을 레지스트의 패턴보다 가는 선폭으로 가공[예컨대, 슬리밍(sliming) 또는 트리밍(trimming)]함으로써, 게이트 길이 를 가늘게 할 수 있다. 다음에, 레지스트막으로 이루어지는 더미 게이트 패턴을 제거하고, 에칭 가공하여 형성된 하드 마스크(53)를 에칭 마스크로 하여, 더미 게이트 형성막을 드라이 에칭에 의해 가공함으로써, 더미 게이트(52)를 형성한다. 이 경우의 더미 게이트(52)의 선폭을 수 nm ~ 수십 nm로 한다. 이 에칭에서는, 더미 게이트 절연막(51)도 에칭 가공된다.
다음에, 도 9b에 나타낸 바와 같이, 더미 게이트(52)[이하, 더미 게이트 절연막(51), 더미 게이트(52), 및 하드 마스크(53)로 형성된 부분을 더미 게이트라고 함]의 측벽에 오프셋 스페이서(23)를 형성한다. 오프셋 스페이서(23)는, 예를 들어 대략 1 nm ~ 10 nm 두께의 절연 박막을, 더미 게이트(52)를 피복하도록 형성한 후, 에칭백을 행하고, 더미 게이트(52)의 측벽에만 절연 박막을 남기도록 해서 오프셋 스페이서(23)를 형성한다. 오프셋 스페이서(23)를 형성하는 절연 박막은, 예를 들어 산화 실리콘(SiO2) 또는 질화 실리콘(SiN) 등으로 형성한다. 앞서 설명한 에칭백에 의해, 반도체 기판(11) 상의 절연 박막을 제거한다.
다음에, 도 9c에 나타낸 바와 같이, 더미 게이트(52)의 양측에 오프셋 스페이서(23)를 개재하여 더미 측벽(55)을 형성한다. 즉, 오프셋 스페이서(23)가 더미 측벽(55)과 더미 게이트(52) 사이에 개재된다. 더미 측벽(55)을 형성하기 위해 에칭백을 행할 때에는, 하드 마스크(53)가 남도록 에칭을 행한다.
다음에, 도 9d에 나타낸 바와 같이, 더미 게이트(52)의 양측 상의 반도체 기판(11)에 소스 및 드레인 영역(27, 28)을 형성할 영역에 그루브(33, 34)를 형성한 다. 그 후, 예를 들어 대략 1000℃의 급속 가열 어닐링(RTA)으로 활성화 처리를 행한다.
다음에, 도 9e에 나타낸 바와 같이, 에피택셜 성장법에 의해 그루브(33, 34)에 응력 부여층을 성장시킴으로써, 소스 및 드레인 영역(27, 28)을 형성한다. 예를 들어, 반도체 장치(2)가 p형의 FET(전계 효과 트랜지스터)인 경우, 소스 및 드레인 영역(27, 28)은, 에피택셜 성장에 의해 성장시킨 실리콘 게르마늄층으로 형성하고, 채널 영역(14)에 압축 응력을 부여한다. 막을 형성하기 위한 조건의 예로서, 처리 온도(기판 온도)를 650℃ ~ 750℃로 설정하고, 성장 분위기(growth atmosphere)의 압력을 6.7 kPa ~ 13.3 kPa로 설정한다. 실리콘 원료 가스로서, 예를 들어 디클로로실란(SiCl2H2: DCS)을 사용하고, 게르마늄 원료 가스로서 게르만(GeH4)을 사용한다. 또한, 반도체 장치(2)가 n형의 FET(전계 효과 트랜지스터)인 경우, 소스 및 드레인 영역(27, 28)은, 에피택셜 성장에 의해 성장시킨 탄화 실리콘층으로 형성하고, 채널 영역(14)에 인장 응력을 부여한다. 어느 경우나, 소스 및 드레인 영역(27, 28)을, 반도체 기판(11)의 표면으로부터 상승된 엠베드된(embedded) 소스 및 드레인 구조로 하는 것이 효과적이다.
다음에, 더미 측벽(55)을 제거하여, 도 9f에 나타낸 바와 같이, 더미 게이트(52)와 소스 및 드레인 영역(27, 28) 사이의 반도체 기판(11)을 노출시킨다.
다음에, 도 9g에 나타낸 바와 같이, 반도체 기판(11) 상에, 더미 게이트(52)의 양측에서 오프셋 스페이서(23)를 개재하여 확장 영역(24, 25)을 형성한다. 즉, 오프셋 스페이서(23)가 확장 영역(24, 25)과 더미 게이트(52) 사이에 개재된다. 확장 영역(24, 25)은, 예를 들어 이온 주입에 의해 형성한다. NMOS 트랜지스터를 형성하는 경우에는 비소(As+), 인(P+) 등의 n형의 불순물을 사용하고, PMOS 트랜지스터를 형성하는 경우에는 붕소(B+), 인듐(In+) 등의 p형의 불순물을 사용한다. 예를 들어, 저가속 에너지(100 eV ~ 300 eV)와 5×1014(/cm2) ~ 2×1015(/cm2)의 선량(dose)으로 이온 주입을 행하여, 확장 영역(24, 25)이 얕은 접합으로 형성된다. 따라서, 더미 게이트(52)의 양측의 반도체 기판(11)에 확장 영역(24, 25)을 개재하여 소스 및 드레인 영역(27, 28)이 형성된다. 즉, 확장 영역(24, 25)이 더미 게이트(52)와 소스 및 드레인 영역(27, 28) 사이에 개재된다.
다음에, 도 9h에 나타낸 바와 같이, 더미 게이트(52)의 양측에 오프셋 스페이서(23)를 개재하여 측벽 스페이서(26)를 형성한다. 즉, 오프셋 스페이서(23)가 측벽 스페이서(26)와 더미 게이트(52) 사이에 개재된다. 이 경우, 측벽 스페이서(26)에 의해 확장 영역(24, 25)의 표면이 피복된다. 측벽 스페이서(26)를 형성하기 위해 에칭백을 행할 때에는 하드 마스크(53)가 남도록 에칭을 행한다.
다음에, 소스 및 드레인 영역(27, 28) 상에 저저항화층(31, 32)을 형성한다. 저저항화층(31, 32)은, 살리사이드 공정에 의해, 소스 및 드레인 영역(27, 28)의 표면상에 선택적으로 형성된다. 저저항화층(31, 32)은, 예를 들어 코발트(Co), 니켈(Ni), 백금(Pt) 또는 이들의 화합물로 형성된다. 이러한 화합물로는 이들 금속의 금속 실리사이드가 포함된다.
다음에, 도 9i에 나타낸 바와 같이, 더미 게이트(52), 측벽 스페이서(26), 저저항화층(31, 32) 등을 피복하는 제1 층간 절연막(42)을 형성한다.
다음에, 도 9j에 나타낸 바와 같이, 제1 층간 절연막(42)의 상부를 제거하여, 하드 마스크(53)의 표면을 노출시킨다. 제1 층간 절연막(42)의 상부를 제거하기 위해, 예를 들어 화학적 기계 연마(CMP)법을 이용한다. 제1 층간 절연막(42)의 상부를 제거하기 위해, 다른 연마 방법을 이용해도 되고, 또 에칭백에 의해 행할 수도 있다. 화학적 기계 연마법에서는 연마 표면의 평탄화가 가능하다.
다음에, 하드 마스크(53) 및 더미 게이트(52)를 제거한다. 이 제거 과정에는, 예를 들어 드라이 에칭을 사용한다. 이러한 드라이 에칭에서는, 더미 게이트 절연막(51)을 남겨 둠으로써, 반도체 기판(11)에 대한 드라이 에칭에 의한 손상을 억제한다. 다음에, 더미 게이트 절연막(51)을 제거한다. 이 제거 과정에는, 예를 들어 웨트 에칭(wet etching)을 사용한다. 이 제거 과정을 웨트 에칭에 의해 행함으로써, 반도체 기판(11)에 대한 에칭 손상이 억제된다. 이 결과, 도 9k에 나타낸 바와 같이, 오프셋 스페이서(23)에 둘러싸인 그루브(29)가 형성된다. 도 6k의 게이트 폭 방향의 단면도에 나타낸 바와 같이, 더미 게이트(52)가 형성되어 있던 영역 바로 아래의 반도체 기판(11)에 형성되는 채널 영역(14)은 소자 분리 영역(13)의 표면과 실질적으로 동일한 높이로 되어 있다. 소자 분리 영역(11)의 응력이 채널 영역(14)에 부여된다. 그러므로, 채널 영역(14)에서는, 소자 분리 영역(11)의 응력의 영향을 직접 받게 된다.
도 6l의 게이트 폭 방향의 단면도에 나타낸 바와 같이, 웨트 에칭에서는, 더 미 게이트(52)가 형성되어 있던 영역 아래의 소자 분리 영역(13)의 표면을, 에칭에 의해 오목부(15)를 형성함으로써 낮게 할 수 있다. 이에 의하면, 더미 게이트(52)가 형성되어 있던 영역 아래의 소자 분리 영역(13)의 높이를, 반도체 기판(11)[채널 영역(14)]의 표면보다 낮게 할 수 있다. 웨트 에칭량으로 소자 분리 영역(13)의 높이를 제어할 수 있고, 소자 분리 영역(13)의 표면으로부터 채널 영역(14)이 돌출되는 양은, 예를 들어 3 nm 이상 30 nm 이하가 된다. 웨트 에칭에 의해, 소스 및 드레인 영역(27, 28)의 양측(게이트 폭 방향)의 소자 분리 영역(13)의 높이는 낮아지지 않는다. 또한, 채널 영역(14)을 포함하는 소스 및 드레인 영역(27, 28)은 다른 영역의 반도체 기판(11)과 실질적으로 동일한 높이로 유지될 수 있다.
다음에, 도 9l에 나타낸 바와 같이, 그루브(29) 내의 반도체 기판(11) 상에 게이트 절연막(21)을 형성한다. 이 게이트 절연막(21)은, 실제로는, 그루브(29)의 내면 및 제1 층간 절연막(42)의 표면에도 형성된다. 게이트 절연막(21)은, 예를 들어 고유전율(High－k)막, 산화 실리콘막 등의 절연막으로 형성할 수 있다. 이 경우, 게이트 절연막(21)은, 예를 들어 고유전율막으로 형성한다. 이 경우, 게이트 절연막(21)을 변경하기 위한 열 처리(어닐링 처리)를 행한다.
다음에, 도 9m에 나타낸 바와 같이, 그루브(29)의 내부를 매립하도록, 게이트 절연막(21) 상에 게이트 전극 형성막(61)을 형성한다. 이 게이트 전극 형성막(61)은, 예를 들어 금속 게이트용의 금속 또는 금속 화합물의 적층이나, 단층 구조로 형성된다.
다음에, 도 9n에 나타낸 바와 같이, 게이트 전극 형성막(61)의 잉여의 부분 을 제거하고, 그루브(29) 내의 반도체 기판(11) 상에 게이트 절연막(21)을 개재하여 게이트 전극(22)을 게이트 전극 형성막(61)으로 형성한다. 즉, 게이트 절연막(21)이 게이트 전극(22)과 반도체 기판(11) 사이에 개재된다. 이 제거 과정은, 예를 들어 화학적 기계 연마(CMP)법에 의해 수행된다.
다음에, 도 9o에 나타낸 바와 같이, 게이트 전극(22)을 피복하도록, 제1 층간 절연막(42) 상에 제2 층간 절연막(43)을 형성한다. 제1 층간 절연막(42)과 제2 층간 절연막(43)은 층간 절연막(41)을 구성한다. 그리고, 이 시점에서의 채널 영역(14)의 응력은, 더미 게이트(52)(도 9j 참조)가 형성되어 있던 영역 아래의 소자 분리 영역(13)의 상부를 제거했을 때 생긴 응력 상태가 유지된다.
도시하고 있지는 않지만, 층간 절연막(41)에, 각 소스 및 드레인 영역(27, 28)에 전기적으로 접속되는 컨택트부 및 컨택트부에 배선되는 금속 배선 등을 형성한다. 이에 의하여, 반도체 장치가 완성된다.
이러한 반도체 장치의 제조 방법에서는, 반도체 장치의 제조 방법의 제1 실시예와 유사한 작용 및 효과가 얻어지는 동시에, 소스 및 드레인 영역(27, 28)으로부터의 이동도를 향상시키기 위한 유효한 응력이 채널 영역(14)에 부여됨으로써, 제1 실시예의 반도체 장치의 제조 방법에 의해 형성되는 반도체 장치도 또한 이동도가 향상된다.
또한, 앞서 설명한 각 실시예에서, 게이트 전극(22)에 대해 응력을 가지는 막을 사용할 수도 있다. 예를 들어 게이트 전극(22)에 적용하는 경우, n형 MOSFET(전계 효과 트랜지스터)의 경우, 채널 영역(14)의 게이트 길이 방향에 인장 응력을 부여하기 위해, 하프늄, 하프늄 실리사이드, 탄탈, 탄탈 실리사이드 등이 사용될 수 있다. p형 MOSFET(전계 효과 트랜지스터)의 경우, 채널 영역(14)에 압축 응력을 부여하기 위해, 티탄, 티탄 질화물, 루테늄, 텅스텐 등이 사용될 수 있다. 이러한 막을 사용함으로써 이동도의 향상이 도모된다.
당업자라면, 다양한 변경, 조합, 부분 조합 및 변형이 설계 요건 및 다른 요인에 따라 첨부된 청구범위 또는 그 등가 표현의 범위 내에서 이루어질 수 있다는 것을 이해할 수 있을 것이다.
도 1은 본 발명에 따른 반도체 장치의 실시 형태(제1 실시예)를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 라인 A－A'를 따라 절취한 종단면도이다.
도 3은 도 1의 라인 B－B'를 따라 절취한 종단면도이다.
도 4는 도 1의 라인 C－C'를 따라 절취한 종단면도이다.
도 5는 도 1의 라인 D－D'를 포함하는 종단면도이다.
도 6a 내지 도 6p는 본 발명에 따른 반도체 장치의 제조 방법의 실시의 형태(제1 실시예)를 나타내는 제조 공정 단면도이다.
도 7a 및 도 7b는 본 발명에 따른 반도체 장치의 실시 형태(제2 실시예)의 개략적인 구성을 나타내는 구성 단면도이다.
도 8a 및 도 8b는 본 발명에 따른 반도체 장치의 실시 형태(제3 실시예)의 개략적인 구성을 나타내는 단면도이다.
도 9a 내지 도 9o는 본 발명에 따른 반도체 장치 제조 방법의 실시 형태(제2 실시예)의 제조 공정 단면도이다.
도 10a 및 도 10b는 트랜지스터의 액티브 영역에 부여되는 응력을 설명하기 위한 개략적인 평면 배치도이다.
도 11은 종래의 2차원형(평면) MOS 트랜지스터의 게이트 폭 방향의 단면을 나타낸 개략적인 구성 단면도이다.
도 12는 일반적인 MOS 트랜지스터의 3차원 구조를 개략적으로 나타낸 사시도 이다.
도 13은 도 12의 라인 A－A'를 절취한 종단면도이다.

Claims (7)

  1. 반도체 장치에 있어서,
    반도체 기판에 매립된 상태로 형성되는 소자 분리 영역들로서, 상기 소자 분리 영역들 사이에 상기 반도체 기판의 소자 형성 영역이 형성되고, 상기 소자 분리 영역들은 상기 반도체 기판에 매립되는 상기 소자 분리 영역들;
    상기 소자 형성 영역 상에서 상기 소자 형성 영역을 횡단하도록 형성되는 더미 게이트;
    상기 더미 게이트의 양측의 상기 소자 형성 영역에 형성되는 소스 및 드레인 영역으로서, 상기 소스 및 드레인 영역의 접합 위치(junction position)가 상기 소자 분리 영역들의 표면보다 더 깊은 위치가 되도록 하는, 소스 및 드레인 영역;
    상기 반도체 기판상에 상기 더미 게이트의 표면이 노출되도록 형성되는 제1 절연막;
    상기 반도체 기판상에 형성되는 게이트 전극으로서, 상기 더미 게이트가 제거되어 그루브가 형성되고, 상기 그루브 내의 상기 소자 분리 영역들의 상부가 제거되며, 상기 그루브 내의 상기 반도체 기판상에 게이트 전극이 형성되는, 상기 게이트 전극; 및
    상기 게이트 전극과 상기 반도체 기판 사이에 형성되는 게이트 절연막
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 소스 및 드레인 영역의 표면은, 상기 반도체 기판의 표면과 동일한 높이 또는 상기 반도체 기판의 표면보다 높게 위치하는, 반도체 장치.
  3. 제1항에 있어서,
    상기 소스 및 드레인 영역은 채널 영역에 응력(stress)을 부여하는 응력 부여층으로 이루어지는, 반도체 장치.
  4. 제1항에 있어서,
    상기 게이트 전극의 위를 피복하여 채널 영역에 응력을 부여하는 응력 부여 절연막(stress applying insulating film)이 형성되는, 반도체 장치.
  5. 반도체 장치를 제조하는 방법에 있어서,
    반도체 기판에 소자 분리 영역들을 형성하는 단계로서, 소자 형성 영역이 상기 소자 분리 영역들 사이에 형성되고, 상기 소자 분리 영역들은 상기 반도체 기판에 매립되는, 상기 소자 분리 영역들을 형성하는 단계;
    상기 소자 형성 영역 상에서 상기 소자 형성 영역을 횡단하도록 더미 게이트를 형성하는 단계;
    상기 더미 게이트의 양측의 상기 소자 형성 영역에 소스 및 드레인 영역을 형성하는 단계로서, 상기 소스 및 드레인 영역의 접합 위치(junction position)가 상기 소자 분리 영역들의 표면보다 더 깊은 위치가 되도록 하는, 소스 및 드레인 영역을 형성하는 단계;
    상기 반도체 기판상에 상기 더미 게이트의 표면이 노출되도록 제1 절연막을 형성하는 단계;
    상기 더미 게이트를 제거하여 그루브를 형성하는 단계;
    상기 그루브 내의 상기 소자 분리 영역들의 상부를 제거하는 단계; 및
    상기 그루브 내의 상기 반도체 기판상에 게이트 전극을 형성하는 단계로서, 게이트 절연막이 상기 게이트 전극과 상기 반도체 기판 사이에 형성되도록 하는, 게이트 전극을 형성하는 단계
    를 포함하는, 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 소스 및 드레인 영역은 채널 영역에 응력을 부여하는 응력 부여층으로 이루어지는, 반도체 장치의 제조 방법.
  7. 제5항에 있어서,
    상기 게이트 전극을 형성한 후, 상기 제1 절연막을 제거하는 단계; 및
    상기 반도체 기판상에 상기 게이트 전극 위를 피복하여 채널 영역에 응력을 부여하는 응력 부여 절연막을 형성하는 단계
    를 더 포함하는, 반도체 장치의 제조 방법.
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