CN101304028A - 半导体器件和半导体器件的制造方法 - Google Patents

半导体器件和半导体器件的制造方法 Download PDF

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Abstract

本发明提供一种半导体器件和半导体器件的制造方法。该半导体器件包括：元件隔离区域，以埋入半导体基板中的状态形成，使得半导体基板的元件形成区域夹置在该元件隔离区域之间；栅极电极，形成在元件形成区域上，且栅极绝缘膜夹置在栅极电极和元件形成区域之间，该栅极电极形成为跨过该元件形成区域；以及源－漏区域，形成在栅极电极两侧上的元件形成区域中，其中由栅极电极下面的元件形成区域制造的沟道区域形成为从元件隔离区域突出，并且源－漏区域形成到比元件隔离区域的表面深的位置。

Description

半导体器件和半导体器件的制造方法
技术领域
本发明涉及其中给沟道区域施加应力的半导体器件，以及制造该半导体器件的方法。
背景技术
近来，已经提出了很多改善驱动能力而不依赖于比例规则(scaling law)的技术报告。已知技术通过给其中形成沟道区域的硅区域(例如硅基板)施加应力来提高驱动能力，并且由此提高电子和空穴的迁移率。关于这些技术，一种方法已经投入实际应用，其中漏-源部分通过硅蚀刻下挖，并且通过外延生长法生长晶格常数与硅(Si)的晶格常数不同的硅化合物，由此给沟道施加应力(例如，见日本专利申请公开No.2000-315789)。
另外，已经进行了各种尝试，包括在形成晶体管后通过形成具有应力的氮化硅膜覆盖层来扭曲沟道的应力衬垫技术(stress liner techniques)，以及采用具有应力的膜作为用于浅沟槽隔离(STI，Shallow Trench Isolation)的埋入材料来扭曲沟道的技术等。
下面将参照示意图来描述这样的机制。图10A和10B展示了当施加给图10A所示的pMOSFET和图10B所示的nMOSFET的各晶体管来扭曲沟道时的三维方向的最为有效的应力。对NMOS和PMOS共同有效的应力施加在使有源区域在x轴方向上伸展的方向上。
现在参照图11的示意性构造截面图来描述现有技术的二维型(平面)MOS晶体管的栅极宽度方向(垂直于源到漏区域方向的方向)上的截面。已知的是，如图11所示，当绝缘膜埋入形成在半导体基板111中的沟槽115中以形成STI结构的元件隔离区域113时，该绝缘膜(高密度等离子体(HDP)等)具有压应力。施加到晶体管的沟道区域114的应力作用在降低迁移率的方向上(箭头方向)。
另一方面，作为已经成功的几代晶体管，将很多研究投入到具有三维结构的晶体管，以取代现有技术的二维型(平面)晶体管。典型的晶体管称为鳍式栅极晶体管(fin gate transistor)，其中栅极电极设置在硅基板上，且栅极电介质夹置在栅极电极和硅基板之间，该栅极电介质覆盖鳍式部分的沟道区域部分，形成为以鳍状突起(例如，见日本专利申请公开No.2006-12924)。另外，已经报告了三栅极晶体管，其不仅使用其中形成沟槽的半导体基板的上侧表面，而且使用该沟槽的上侧的侧壁部分来作为沟道(例如，见日本专利申请公开No.2002-198532)。
图12是普通MOS晶体管的三维示意图。图13是包括图12的A-A’线的垂直截面图。晶体管101具有其中沟道区域114和源-漏区域127和128从半导体基板111的表面突起的结构，当用于降低电阻的硅化物层131和132形成在晶体管101中的源-漏区域127和128的表面上时，如图12和13所示，由于硅化物层131和132接近或者接触由离子注入形成并且从半导体基板111的表面突起的源-漏区域127和128的PN结而产生泄漏。
发明内容
要解决的问题是，当STI结构用于元件隔离区域时，施加在晶体管的沟道区域的栅极宽度方向(在下文，栅极宽度方向称为指垂直于源到漏区域的方向)上的应力作用在降低迁移率的方向上，以及当源-漏区域在从硅基板突出的状态下形成并且硅化物层形成为降低源-漏区域的电阻时，产生泄漏。
所希望的是，通过改善沟道区域和元件隔离区域的结构，来使施加在沟道区域的栅极宽度方向上的应力作用在改善迁移率的方向上，并且防止当硅化物层形成为降低源-漏区域的表面上的电阻时产生泄漏。
根据本发明的第一实施例，提供一种半导体器件，包括：元件隔离区域，以埋入半导体基板中的状态形成，使得半导体基板的元件形成区域夹置在该元件隔离区域之间；栅极电极，形成在元件形成区域上，且栅极绝缘膜夹置在栅极电极和元件形成区域之间，栅极电极形成为跨过所述元件形成区域；以及源-漏区域，形成在栅极电极两侧上的所述元件形成区域中，其中由栅极电极下的元件形成区域制成的沟道区域形成为从元件隔离区域突出，并且源-漏区域形成到比元件隔离区域的表面更深的位置。
在本发明的上述第一实施例中，由栅极电极下的元件形成区域制成的沟道区域形成为从元件隔离区域突出。因此，在沟道区域中释放了压应力，该压应力由在沟道区域的下部的栅极宽度方向上从元件隔离区域施加给直接在栅极电极下的沟道区域的应力所引起，并且因此强的拉应力作用在沟道区域的栅极宽度方向上。另外，源-漏区域形成到比元件隔离区域的表面更深的位置。因此，源-漏区域的结位置比元件隔离区域的表面更深，并且即使在用于降低电阻的硅化物层形成在源-漏区域的表面上时，硅化物层也不接近或者接触源-漏区域下部的半导体基板，从而防止泄漏的发生。
根据本发明的第二实施例，提供一种半导体器件制造方法，包括步骤：在半导体基板中形成元件隔离区域，使得元件形成区域夹置在元件隔离区域之间，并且元件隔离区域埋入所述半导体基板中；在元件形成区域上形成虚设栅极，使得虚设栅极跨过元件形成区域；在虚设栅极的两侧的元件形成区域中形成源-漏区域，使得源-漏区域的结位置比元件隔离区域的表面更深；在半导体基板上形成第一绝缘膜并暴露虚设栅极的表面；通过去除虚设栅极来形成凹槽；去除凹槽内的元件隔离区域的顶部；以及在凹槽内的半导体基板上形成栅极电极，且栅极绝缘膜夹置在栅极电极和半导体基板之间。
在本发明的上述第二实施例中，由栅极电极下的元件形成区域制成的沟道区域形成为从元件隔离区域突出。因此，在沟道区域中释放了压应力，该压应力由在沟道区域的下部的栅极宽度方向上从元件隔离区域施加给直接在栅极电极下的沟道区域的应力所引起，并且因此强的拉应力作用在沟道区域的栅极宽度方向上。另外，源-漏区域的结位置比元件隔离区域的表面更深。因此，即使在用于降低电阻的硅化物层形成在源-漏区域的表面上时，硅化物层也不接近或者接触源-漏区域的下部的半导体基板，从而防止泄漏的发生。
本发明的上述第一实施例的优点在于，可以在栅极长度方向上在直接在栅极电极下的沟道区域中产生有利于晶体管特性(载流子迁移率)的应力，并且因此改善晶体管的导通电流Ion，从而改善晶体管的性能。另外，因为源-漏区域的结位置比元件隔离区域的表面更深，所以即使在用于降低电阻的硅化物形成在源-漏区域的表面上时，也不产生硅化物层和半导体基板之间的电流泄漏。由此改善晶体管的可靠性。随着晶体管栅极宽度的减少，上述效果更好。
本发明的上述第二实施例的优点在于，可以在栅极宽度方向上在直接在栅极电极下的沟道区域中产生有利于晶体管特性(载流子迁移率)的应力，并且因此改善晶体管的导通电流Ion，从而改善晶体管的性能。另外，因为源-漏区域的结位置比元件隔离区域的表面更深，所以即使在用于降低电阻的硅化物形成在源-漏区域的表面上时，也不产生硅化物层和半导体基板之间的电流泄漏。由此改善晶体管的可靠性。随着晶体管栅极宽度的减少，上述效果更好。
附图说明
图1是示意性展示根据本发明的半导体器件的实施例(第一实施例)的示意性透视图；
图2是包括A-A’线的垂直截面图；
图3是包括B-B’线的垂直截面图；
图4是包括D-D’线的垂直截面图；
图5是包括C-C’线的垂直截面图；
图6A至6P是根据本发明的半导体器件制造方法的一个实施例(第一实施例)的制造工艺截面图；
图7A和7B是根据本发明的半导体器件的实施例(第二实施例)的示意性构造截面图；
图8A和8B是根据本发明的半导体器件的实施例(第三实施例)的示意性构造截面图；
图9A至9O是根据本发明的半导体器件制造方法的一个实施例(第二实施例)的制造工艺截面图；
图10A和10B是辅助说明施加到晶体管的有源区域的应力的示意性平面布局图；
图11是展示在现有技术中的二维型(平面)MOS晶体管的栅极宽度方向上的截面的示意性构造截面图；
图12是示意性展示普通MOS晶体管的三维结构的示意性透视图；和
图13是包括图12的A-A’线的垂直截面图。
具体实施方式
现在将参照图1的示意性透视图、包括A-A’线的图2的垂直截面图、包括B-B’线的图3的垂直截面图、包括D-D’线的图4的垂直截面图和包括C-C’线的图5的垂直截面图来描述根据本发明的半导体器件的优选实施例(第一实施例)。附带地，图1是展示总体构造的示意图，其中一部分组成部分没有展示。在图3和5中，层间绝缘膜没有展示。
主要参照图1和2，下面将描述半导体器件1的构造。
在半导体基板11中形成元件隔离区域13，该元件隔离区域13用于电隔离其中形成晶体管的元件形成区域12。例如，硅基板用作半导体基板11，并且普通的浅沟槽隔离(STI，Shallow Trench Isolation)用于元件隔离区域13。因此，夹置在元件隔离区域13之间的半导体基板11的部分是元件形成区域12。
凹陷15形成在元件隔离区域13的上部中，元件隔离区域13形成在沟道区域14的两侧，而沟道区域14形成在元件形成区域12中，从而沟道区域14从元件隔离区域13的表面突出(还参见包括B-B’线的图3的垂直截面图和包括D-D’线的图4的垂直截面图)。因此，凹陷15形成在沟道区域14的两侧的元件隔离区域13中，从而只有沟道区域14从元件隔离区域13突出。在此情况下，沟道区域14从在凹陷15的底部的元件隔离区域13的表面的突出量设定在例如包括端值的3nm至30nm。(并且，沟道宽度设定在0.5μm或者更少)。因此，有效应力施加在沟道区域14的栅极宽度方向(X轴)上。附带地，当突出量小于3nm时，沟道区域14受元件隔离区域13中的应力的影响，并且因此不能获得通过形成凹陷15以突出方式形成沟道区域14的作用。当沟道区域14的突出高于30nm时，在元件隔离区域13中作用在沟道区域14的下部上的应力释放变为饱和，并且因此在沟道区域14中不能产生进一步的应力。
如包括B-B’线的图3的垂直截面图所示，在沟道区域14中，来自元件隔离区域13的直接应力的作用受到抑制。就是说，在沟道区域14中，在作为沟道区域14下部的半导体基板11的一部分中，在释放应力的方向(箭头A所指代)上产生应力(箭头B所指代)，该部分直接受到来自元件隔离区域13的应力的影响。沟道区域14的突出量可以通过控制凹陷15的深度来调整。附带地，包括上述沟道区域14的源-漏区域27和28的表面形成在与例如另一个区域中的半导体基板11的表面基本上相同的高度。
已知的是，埋设以形成STI结构的元件隔离区域13的绝缘膜(例如高密度等离子体(HDP)氧化硅等)通常具有压应力。在沟道区域14的栅极宽度方向上施加的应力作用在降低迁移率的方向上。关于本发明上述实施例的构造，抑制了来自元件隔离区域13的直接压应力对沟道区域14的作用，并且在作为沟道区域14的下部的半导体基板11的部分中，在释放压应力的方向上在沟道区域14中产生拉应力，该部分直接受到来自元件隔离区域13的压应力的影响。因此，在沟道区域14的栅极宽度方向上，拉伸压力作用在改善晶体管的迁移率的方向上。
栅极电极22形成半导体基板11上，且栅极绝缘膜21夹置在栅极电极22和半导体基板11之间。栅极电极22例如以在沟道区域14和凹陷15之上延伸的方式形成。例如，高介电常数(高k)膜可以用作栅极绝缘膜21。高介电常数膜例如包括氮化硅酸铪(nitrided hafnium silicate，HfSiON)膜、氮化铪或氧化铪或氮氧化铪膜，以及氮化铝或氧化铝或氧氮化铝膜。附带地，普通的氧化硅膜也可以用作栅极绝缘膜21。例如用于金属栅极的金属或金属化合物的单层结构或层叠结构可以用于栅极电极22。附带地，多晶硅也可以用作栅极电极22。例如，氮化硅膜用作硬质掩模53。
补偿间隙壁(offset spacer)23形成在栅极电极22(包括栅极绝缘膜21)的侧壁上。补偿间隙壁23由例如约1nm至10nm的绝缘薄膜形成。例如，相对于元件隔离区域13具有蚀刻选择性的绝缘膜用作该绝缘薄膜，并且该绝缘薄膜由例如氮化硅(SiN)形成。
延伸区域24和25形成在栅极电极22的两侧的半导体基板11中，且补偿间隙壁23夹置在延伸区域24和25以及栅极电极22之间。对于延伸区域24和25，例如，当形成NMOS晶体管时，采用n型杂质，如砷(As+)或磷(P+)等，当形成PMOS晶体管时，采用p型杂质，如硼(B+)或铟(In+)等。延伸区域24和25形成为浅结(shallow junction)。
此外，侧壁间隙壁26形成在栅极电极22的两侧上，且补偿间隙壁23夹置在侧壁间隙壁26和栅极电极22之间。源-漏区域27和28形成在栅极电极22的两侧的半导体基板11中，且延伸区域24和25夹置在源-漏区域27和28以及栅极电极22之间。电阻降低层(resistance lowering layers)31和32形成在源-漏区域27和28上。电阻降低层31和32例如由钴(Co)、镍(Ni)、铂(Pt)或者它们的化合物形成。化合物包括这些金属的金属硅化物。如也包括C-C’线的图5的垂直截面图所示，源-漏区域27和28形成到比元件隔离区域13的部分的表面更深的位置，该元件隔离区域13的部分形成在源-漏区域27和28的两侧上(栅极宽度方向)。因此，即使在电阻降低层31和32(在图5中没有示出电阻降低层32)通过例如自行对准金属硅化物(salicide)工艺形成在源-漏区域27和28(图5中没有示出源-漏区域28)的表面上时，电阻降低层31和32也不接近半导体基板11或者不连接到半导体基板11。这防止电流从电阻降低层31和32泄漏到半导体基板11。
此外，层间绝缘膜41以覆盖在半导体基板11上形成的上述构造的半导体器件1的形式形成在半导体基板11之上。附带地，尽管在图上没有示出，但是在层间绝缘膜41中形成接触部分和配线等，该接触部分结合到栅极电极22和源-漏区域27和28，该配线连接到每个接触部分。
上述构造的半导体器件1的优点在于，能够在栅极宽度方向上直接在栅极电极22下面的沟道区域14中产生有利于晶体管特性(载流子迁移率)应力，并且因此改善晶体管的导通电流Ion，从而改善晶体管的性能。另外，因为源-漏区域27和28的结位置比元件隔离区域的表面深，所以即使在为了更低的电阻由硅化物层制造的电阻降低层31和32形成在源-漏区域27和28的表面上时，电阻降低层31和32和半导体基板11之间也不发生电流泄漏。因此改善了半导体器件(晶体管)1的可靠性。随着半导体器件(晶体管)1在栅极宽度上的减小，上述效果更好。
此外，如上述的图10A和10B所示，在y方向上最初施加给沟道区域的应力越大，对导通电流Ion的改善效果越好。更大的作用可以通过为pMOSFET形成硅锗外延层的源-漏区域或者提供压应力的衬垫覆盖层而在y方向上施加应力获得，或者可以通过为nMOSFET形成碳化硅外延层的源-漏区域或者提供拉应力的衬垫覆盖层而在y方向上施加应力获得。这些构造稍后将作为根据本发明的半导体器件的第二实施例和第三实施例来描述。
接下来，将参照图6A至6P的制造工艺截面图描述根据本发明的半导体器件的制造方法的实施例(第一实施例)。该制造方法将作为制造半导体器件1的构造的实例来描述。附带地，图6A、6K、6L和6P是在所谓的栅极宽度方向上的截面(在对应于上述图1中包括B-B’线的垂直截面的位置上的截面)，而图6B至6J和6M至6O是在所谓的栅极长度方向上的截面(在对应于上述图1中包括A-A’线的垂直截面位置上的截面)。
如图6A所示，在半导体基板11中形成用于电隔离其中形成晶体管的元件形成区域12的元件隔离区域13。例如，硅基板用作半导体基板11，并且普通的STI(浅沟槽隔离)结构用于元件隔离区域13。
接下来，如图6B所示，在半导体基板11上形成保护膜(未示出)，该保护膜用于当进行离子注入而将杂质引入半导体基板11中时防止隧穿效应(channeling)。该保护膜由例如氧化硅(SiO2)膜形成。作为实例，通过氧化半导体基板11的表面来实施形成保护膜的方法。
接下来，通过离子注入进行用于进行晶体管元件隔离和阈值调整的杂质注入。在离子注入后，去除先前形成为离子注入保护膜的氧化硅(SiO2)，以暴露半导体基板11的表面。
接下来，依次在半导体基板11上形成虚设栅极绝缘膜51、虚设栅极52和硬质掩膜53。
首先，在半导体基板11上形成厚度约1nm至3nm的虚设栅极绝缘膜51，例如氧化膜。接下来，在虚设栅极绝缘膜51上形成虚设栅极形成膜。该虚设栅极形成膜通过沉积多晶态的硅(多晶硅)形成，其厚度为例如约100nm至200nm。采用例如化学气相沉积(CVD)法作为形成虚设栅极形成膜的方法。此外，在虚设栅极形成膜上，由例如氮化硅膜形成硬质掩模层。例如，采用化学气相沉积(CVD)法来形成该氮化硅膜，其厚度为例如30nm至100nm。
接下来，在硬质掩模层上形成用于光刻的抗蚀剂膜(未示出)。该抗蚀剂膜采用适合曝光源的抗蚀剂。然后，曝光该抗蚀剂膜以形成虚设栅极图案(未示出)，其后，以虚设栅极图案作为蚀刻掩模，蚀刻硬质掩模层以形成硬质掩模53。在上述光刻中，使用例如KrF、ArF或F2等为光源的光学光刻或者电子束光刻用于曝光。在硬质掩模层的蚀刻中，硬质掩模层可以加工成线宽小于抗蚀剂的图案的线宽(例如通过变细(sliming)或者修整(trimming))以减少栅极长度。接下来，去除由抗蚀剂膜形成的虚设栅极图案，并且以通过蚀刻工艺形成的硬质掩模53作为蚀刻掩模，通过干法蚀刻加工虚设栅极形成膜以形成虚设栅极52。此时，虚设栅极52的线宽设定在几nm到几十nm。在该蚀刻中，还蚀刻了虚设栅极绝缘膜51。
接下来，如图6C所示，补偿间隙壁23形成在虚设栅极52的侧壁上(由虚设栅极绝缘膜51、虚设栅极52和硬质掩模53形成的部分在下文将称为虚设栅极)。补偿间隙壁23通过如下方式来制造：形成例如约1nm至10nm的绝缘薄膜，以覆盖虚设栅极52，然后回蚀刻绝缘薄膜，从而绝缘薄膜仅留在虚设栅极52的侧壁上。形成补偿间隙壁23的绝缘薄膜由例如氧化硅(SiO2)或氮化硅(SiN)形成。通过上述的回蚀刻去除半导体基板11上的绝缘薄膜。
接下来，在虚设栅极52的两侧的在半导体基板11中形成延伸区域24和25，且补偿间隙壁23夹置在延伸区域24和25以及虚设栅极52之间。延伸区域24和25通过例如离子注入形成。当形成NMOS晶体管时，采用n型杂质，如砷(As+)或磷(P+)等，当形成PMOS晶体管时，采用p型杂质，如硼(B+)或铟(In+)等。例如，以低加速能量(100eV至300eV)和5×1014(/cm2)至2×1015(/cm2)的剂量进行注入，由此以浅结形成延伸区域24和25。
接下来，如图6D所示，侧壁间隙壁26形成在虚设栅极52的两侧上，且补偿间隙壁23夹置在侧壁间隙壁26和虚设栅极52之间。在用于形成侧壁间隙壁26的回蚀刻时，进行蚀刻以保留硬质掩模53。
接下来，如图6E所示，在虚设栅极52的两侧上的半导体基板11中形成源-漏区域27和28，且延伸区域24和25分别夹置在源-漏区域27和28以及虚设栅极52之间。其后，通过快速热退火(RTA)在例如约1000℃进行活化工艺(activation process)。
附带地，当在半导体基板11上形成PMOS晶体管和NMOS晶体管时，分别对NMOS区域和PMOS区域都进行用于调整晶体管阈值的杂质注入、用于形成延伸区域24和25的离子注入和用于形成源-漏区域27和28的离子注入。例如，第一掩模形成在NMOS区域中，在PMOS区域中进行离子注入，然后去除该第一掩模。接下来，第二掩模形成在PMOS区域，并且在NMOS区域中进行离子注入。其后去除该第二掩模。
接下来，如图6F所示，电阻降低层31和32形成在源-漏区域27和28上。通过自行对准金属硅化物工艺，在源-漏区域27和28的表面上选择性形成电阻降低层31和32。电阻降低层31和32例如由钴(Co)、镍(Ni)、铂(Pt)或它们的化合物形成。该化合物包括这些金属的金属硅化物。
接下来，如图6G所示，形成覆盖虚设栅极52等的第一层间绝缘膜42。
接下来，如图6H所示，去除第一层间绝缘膜42的上部，以暴露硬质掩模53的表面。采用例如化学机械抛光(CMP)法以去除第一层间绝缘膜42的上部。附带地，可以采用另一抛光法，并且可以通过回蚀刻去除第一层间绝缘膜42的上部。附带地，化学机械抛光法可以平坦化抛光的表面。
接下来，去除硬质掩模53和虚设栅极52。该去除工艺采用例如干法蚀刻。在气体干法蚀刻中，通过留下虚设栅极绝缘膜51来防止干法蚀刻对半导体基板11的损坏。然后去除虚设栅极绝缘膜51。去除工艺采用例如湿法蚀刻。通过湿法蚀刻进行去除工艺防止了蚀刻对半导体基板11的损坏。结果，如图6I所示，形成由补偿间隙壁23围绕的凹槽29。如在栅极宽度方向上的图6K的截面图所示，沟道区域14形成在直接在形成虚设栅极52的区域下面的半导体基板11中，其在与元件隔离区域13的表面基本上相同的高度。元件隔离区域13的应力施加给沟道区域14。因此，沟道区域14直接受元件隔离区域13的应力的影响。
如在栅极宽度方向上的图6L的截面图所示，上述湿法蚀刻可以通过形成凹陷15降低在形成虚设栅极52的区域的下面的元件隔离区域13的表面。因此，在形成虚设栅极52的区域下面的元件隔离区域13的高度可以制造成低于半导体基板11(沟道区域14)的表面的高度。元件隔离区域13的高度可以通过湿法蚀刻量来控制，并且沟道区域14从元件隔离区域13的表面的突出量是例如包含端值的3nm至30nm的高度。上述湿法蚀刻在源-漏区域27和28的两侧上(在栅极宽度方向上)没有降低元件隔离区域13的高度。另外，包括上述沟道区域14的源-漏区域27和28可以保持在与例如另一区域中的半导体基板11基本上相同的高度。
接下来，如图6J所示，栅极绝缘膜21形成在凹槽29内的半导体基板11上。该栅极绝缘膜21实际上形成在凹槽29的内表面和第一层间绝缘膜42的表面上。例如，栅极绝缘膜21可以由绝缘膜形成，如高介电常数(高k)膜或者氧化硅膜。在此情况下，栅极绝缘膜21由高介电常数膜形成作为实例。在此情况下，进行用于修改栅极绝缘膜21的热处理(退火处理)。
接下来，如图6M所示，栅极电极形成膜61以填充凹槽29的内部的形式形成在栅极绝缘膜21上。例如，该栅极电极形成膜61由用于金属栅极的金属或者金属化合物的叠层或者单层结构来形成。
接下来，如图6N所示，去除栅极电极形成膜61的多余部分，并且在凹槽29内的半导体基板11上由栅极电极形成膜61形成栅极电极22，且栅极绝缘膜21夹置在栅极电极22和半导体基板11之间。例如，通过化学机械抛光(CMP)法进行去除工艺。
接下来，如图6O所示，第二层间绝缘膜43以覆盖栅极电极22的形式形成在第一层间绝缘膜42上。第一层间绝缘膜42和第二层间绝缘膜43形成层间绝缘膜41。如此时在栅极宽度方向上的图6P的截面图所示，此时在沟道区域14中的应力保持在当去除如上参照图6L所述曾经形成虚设栅极52的区域下面的元件隔离区域13的顶部时所产生的应力状态。
尽管没有示出，但是其后在层间绝缘膜41中形成电连接到各源-漏区域27和28的接触部分和通向接触部分的金属配线等。由此完成半导体器件。
根据第一实施例的半导体器件制造方法的优点在于，能够在栅极宽度方向上直接在栅极电极22下的沟道区域14中产生有利于晶体管特性(载流子迁移率)的应力，并且因此改善晶体管的导通电流Ion，从而改善晶体管的性能。另外，因为源-漏区域27和28的结位置比元件隔离区域13的表面深，所以即使在为了降低电阻由硅化物层制造的电阻降低层31和32形成在源-漏区域27和28的表面上时，也不会发生电阻降低层31和32与半导体基板11之间的电流泄漏。由此改善了半导体器件(晶体管)1的可靠性。随着半导体器件(晶体管)1在栅极宽度上的减少，上述效果变得更好。
接下来，将参照图7A和7B的示意性构造截面图来描述根据本发明的半导体器件的实施例(第二实施例)。图7A展示了栅极长度方向上的截面，而图7B展示了栅极宽度方向上的截面。图7A和7B所示的半导体器件2通过采用施加应力到沟道区域14的应力施加层作为根据第一实施例的半导体器件1中的源-漏区域27和28来形成。
具体地讲，如图7A和7B所示，在半导体基板11中形成用于电隔离其中形成晶体管的元件形成区域12的元件隔离区域13。例如，硅基板用作半导体基板11，并且元件隔离区域13采用普通的STI(浅沟槽隔离)结构。因此，半导体基板11夹置在元件隔离区域(未示出)之间的部分是元件形成区域12。
凹陷15形成在形成于沟道区域14的两侧的元件隔离区域13的上部中，该沟道区域14形成在元件形成区域12中，从而沟道区域14从元件隔离区域13的表面突出。因此，凹陷15形成在沟道区域14的两侧的元件隔离区域13中，从而只有沟道区域14从元件隔离区域13突出。在此情况下，如第一实施例中一样，沟道区域14从在凹陷15的底部的元件隔离区域13的表面的突出量设定在例如包括端值的3nm至30nm。因此，在沟道区域14中抑制了来自元件隔离区域13的直接应力的作用。就是说，在沟道区域14中，在作为沟道区域14的下部的半导体基板11的一部分中，在释放应力(箭头A所示)的方向上产生应力(箭头B所示)，该部分直接受来自元件隔离区域13的应力的影响。沟道区域14的突出量可以通过控制凹陷15的深度来调整。
栅极电极22形成在半导体基板11上，且栅极绝缘膜21设置在栅极电极22和半导体基板11之间。栅极电极22例如以在沟道区域14和凹陷15之上延伸的方式形成。例如，高介电常数(高k)膜可以用作栅极绝缘膜21，或者也可以采用普通的氧化硅膜。栅极电极22可以采用例如用于金属栅极的金属或者金属化合物的单层结构或者层叠结构。附带地，多晶硅也可以用于栅极电极22。例如，氮化硅膜用作硬质掩模53。
补偿间隙壁23形成在栅极电极22(包括栅极绝缘膜21)的侧壁上。补偿间隙壁23由例如约1nm至10nm的绝缘薄膜形成。例如，相对于元件隔离区域13具有蚀刻选择性的绝缘膜用作该绝缘薄膜，并且该绝缘薄膜由例如氮化硅(SiN)形成。
延伸区域24和25形成在栅极电极22的两侧上的半导体基板11中，且补偿间隙壁23夹置在延伸区域24和25以及栅极电极22之间。对于延伸区域24和25，例如，当形成NMOS晶体管时，采用n型杂质，如砷(As+)或磷(P+)等，而当形成PMOS晶体管时，采用p型杂质，如硼(B+)或铟(In+)等。延伸区域24和25形成为浅结。
此外，侧壁间隙壁26形成在栅极电极22的两侧上，且补偿间隙壁23夹置在侧壁间隙壁26和栅极电极22之间。源-漏区域27和28形成在栅极电极22的两侧上的半导体基板11中，且延伸区域24和25夹置在源-漏区域27和28以及栅极电极22之间。源-漏区域27和28由施加应力到源-漏区域27和28之间的沟道区域14的应力施加层形成。例如，当半导体器件2是p型FET(场效晶体管)时，源-漏区域27和28由通过外延生长来生长硅锗层形成，并且给沟道区域14施加压应力。当半导体器件2是n型(场效晶体管)时，源-漏区域27和28由通过外延生长来生长的碳化硅层形成，并且给沟道区域14施加拉应力。在任一情况下，将源-漏区域27和28形成为从半导体基板11的表面升起的嵌入源-漏结构都是有效的。电阻降低层31和32形成在源-漏区域27和28上。电阻降低层31和32例如由钴(Co)、镍(Ni)、铂(Pt)或者它们的化合物形成。化合物包括这些金属的金属硅化物。
源-漏区域27和28形成到比元件隔离区域13形成在源-漏区域27和28的两侧上(栅极宽度方向)的部分的表面深的位置。因此，即使在电阻降低层31和32通过例如自行对准金属硅化物工艺形成在源-漏区域27和28的表面上时，电阻降低层31和32也不接近半导体基板11或者不连接到半导体基板11。这防止电流从电阻降低层31和32泄漏到半导体基板11。
此外，层间绝缘膜41以覆盖在半导体基板11上形成的上述构造的半导体器件2的形式形成在半导体基板11上。附带地，尽管在图上没有示出，但是在层间绝缘膜41中形成接触部分和配线等，该接触部分结合到栅极电极22和源-漏区域27和28，该配线连接到每个接触部分。
半导体器件2提供类似于半导体器件1的那些作用和效果，并且也从源-漏区域27和28到沟道区域14施加有效地改善迁移率的应力。因此半导体器件2比半导体器件1更能改善迁移率。
接下来，将参照图8A和8B的示意性构造截面图来描述根据本发明的半导体器件的实施例(第三实施例)。图8A展示了栅极长度方向上的截面图，而图8B展示了栅极宽度上的截面图。图8A和8B所示的半导体器件3通过形成应力衬垫膜来获得，该应力衬垫膜施加应力到根据第一实施例的半导体器件1中的沟道区域14。
具体地讲，如图8A和8B所示，在半导体基板11中形成元件隔离区域13，该元件隔离区域13用于电隔离其中形成晶体管的元件形成区域12。例如，硅基板用作半导体基板11，并且元件隔离区域13采用普通的STI(浅沟槽隔离)结构。因此，半导体基板11夹置在元件隔离区域(未示出)之间的部分是元件形成区域12。
凹陷15形成在形成于沟道区域14的两侧的元件隔离区域13的上部中，该沟道区域14形成在元件形成区域12中，从而沟道区域14从元件隔离区域13的表面突出。因此，凹陷15形成在沟道区域14的两侧上的元件隔离区域13中，从而只有沟道区域14从元件隔离区域13突出。在此情况下，如第一实施例中一样，沟道区域14从在凹陷15的底部的元件隔离区域13的表面的突出量设定在例如包括端值的3nm至30nm。因此，在沟道区域14中抑制了来自元件隔离区域13的直接应力的作用。就是说，在沟道区域14中，在作为沟道区域14的下部的半导体基板11的一部分中，在释放应力(箭头A所示)的方向上产生应力(箭头B所示)，该部分直接受来自元件隔离区域13的应力的影响。沟道区域14的突出量可以通过控制凹陷15的深度来调整。
栅极电极22形成在半导体基板11上，且栅极绝缘膜21夹置在栅极电极22和半导体基板11之间。栅极电极22例如以在沟道区域14和凹陷15之上延伸的方式形成。例如，高介电常数(高k)膜可以用作栅极绝缘膜21，或者也可以采用普通的氧化硅膜。栅极电极22可以采用例如用于金属栅极的金属或者金属化合物的单层结构或者层叠结构。附带地，多晶硅也可以用作栅极电极22。例如，氮化硅膜用作硬质掩模53。
补偿间隙壁23形成在栅极电极22(包括栅极绝缘膜21)的侧壁上。补偿间隙壁23由例如约1nm至10nm的绝缘薄膜形成。例如，相对于元件隔离区域13具有蚀刻选择性的绝缘膜用作该绝缘薄膜，并且该绝缘薄膜由例如氮化硅(SiN)形成。
延伸区域24和25形成在栅极电极22的两侧上的半导体基板11中，且补偿间隙壁23夹置在延伸区域24和25以及栅极电极22之间。对于延伸区域24和25，例如，当形成NMOS晶体管时，采用n型杂质，如砷(As+)或磷(P+)等，而当形成PMOS晶体管时，采用p型杂质，如硼(B+)或铟(In+)等。延伸区域24和25形成为浅结。
此外，侧壁间隙壁26形成在栅极电极22的两侧上，且补偿间隙壁23夹置在侧壁间隙壁26和栅极电极22之间。源-漏区域27和28形成在栅极电极22的两侧上的半导体基板11中，且延伸区域24和25夹置在源-漏区域27和28以及栅极电极22之间。电阻降低层31和32形成在源-漏区域27和28上。电阻降低层31和32例如由钴(Co)、镍(Ni)、铂(Pt)或者它们的化合物形成。化合物包括这些金属的金属硅化物。
源-漏区域27和28形成到比元件隔离区域13形成在源-漏区域27和28的两侧上(栅极宽度方向)的部分的表面深的位置。因此，即使在电阻降低层31和32通过例如自行对准金属硅化物工艺形成在源-漏区域27和28的表面上时，电阻降低层31和32也不接近半导体基板11或者不连接到半导体基板11。这防止电流从电阻降低层31和32泄漏到半导体基板11。
此外，用于给沟道区域14施加应力的应力衬垫膜71以覆盖在半导体基板11上形成上述构造的半导体器件3的形式形成。该应力衬垫膜71由例如氮化硅膜形成，并且通过例如等离子体CVD法制造。通过改变用于形成该膜的条件，能够形成具有拉应力的氮化硅膜或者形成具有压应力的氮化硅膜。例如，当半导体器件3是p型FET(场效晶体管)时，压应力衬垫膜用作应力衬垫膜71，以给沟道区域14施加压应力。当半导体器件3是n型FET(场效晶体管)时，拉应力衬垫膜用作应力衬垫膜71，以给沟道区域14施加拉应力。
此外，形成层间绝缘膜41。附带地，尽管在图上没有示出，但是在层间绝缘膜41中形成接触部分和配线等，该接触部分结合到栅极电极22和源-漏区域27和28，该配线连接到每个接触部分。
为了形成半导体器件3，在根据第一实施例的制造方法中，栅极电极22形成在凹槽29内的栅极绝缘膜21上，并且其后去除第一层间绝缘膜42。接下来，应力衬垫膜71形成为覆盖栅极电极22和侧壁间隙壁26。接下来，再次形成第一层间绝缘膜42，并且还形成第二层间绝缘膜43。所希望的是平坦化再形成的第一层间绝缘膜42的表面。
半导体器件3提供类似于半导体器件1的那些作用和效果，并且也从应力衬垫膜71到沟道区域施加有效改善迁移率的应力。因此半导体器件3比半导体器件1更好地改善迁移率。
另外，与根据第三实施例的半导体器件3中采用的应力衬垫膜71相类似的应力衬垫膜71可以形成在根据第二实施例的半导体器件2中。换言之，类似于根据第二实施例的半导体器件2中采用的应力施加层的应力施加层制造的源-漏区域27和28可以形成在根据第三实施例的半导体器件3中。
接下来，将参照图9A至9O的制造工艺截面图来描述根据本发明的半导体器件制造方法的实施例(第二实施例)。该制造方法将作为制造半导体器件2的构造的方法来描述。
如上参照图6A所述的，在半导体基板11中形成元件隔离区域(未示出)，该元件隔离区域用于电隔离其中形成晶体管的元件形成区域12。例如，硅基板用作半导体基板11，并且元件隔离区域13采用普通的STI(浅沟槽隔离)结构。
接下来，如图9A所示，在半导体基板11上形成保护膜(未示出)，用于在进行离子注入将杂质引入半导体基板11时防止隧穿效应。该保护膜由例如氧化硅(SiO2)膜形成。作为实例，通过氧化半导体基板11的表面进行形成保护膜的方法。
接下来，通过离子注入进行用于进行晶体管元件隔离和阈值调整的杂质注入。在离子注入后，去除先前形成为离子注入保护膜的氧化硅(SiO2)膜，以暴露半导体基板11的表面。
接下来，依次在半导体基板11上形成虚设栅极绝缘膜51、虚设栅极52和硬质掩模53。
首先在半导体基板11上形成厚度约1nm至3nm的虚设栅极绝缘膜51，例如氧化膜。接下来在虚设栅极绝缘膜51上形成虚设栅极形成膜。该虚设栅极形成膜通过沉积例如厚度约100nm至200nm的多晶态的硅(多晶硅)形成。例如，化学气相沉积(CVD)法用作形成虚设栅极形成膜的方法。此外，硬质掩模层由例如氮化硅膜形成在虚设栅极形成膜上。该氮化硅膜通过例如化学气相沉积(CVD)法形成到例如30nm至100nm的厚度。
接下来，用于光刻的抗蚀剂膜(未示出)形成在硬质掩模层上。适应曝光源的抗蚀剂用于抗蚀剂膜。然后，曝光抗蚀剂膜以形成虚设栅极图案(未示出)，其后，以虚设栅极图案为蚀刻掩模，蚀刻硬质掩模层来形成硬质掩模53。在上述的光刻中，使用例如KrF、ArF或F2等为光源的光学光刻或者电子束光刻用于曝光。在蚀刻硬质掩模层中，硬质掩模层可以加工成线宽小于抗蚀剂的图案的线宽(例如通过变细或者修整)以减少栅极长度。接下来，去除由抗蚀剂膜形成的虚设栅极图案，并且以通过蚀刻工艺形成的硬质掩模53作为蚀刻掩模，通过干法蚀刻加工虚设栅极形成膜以形成虚设栅极52。此时，虚设栅极52的线宽设定在几nm到几十nm。在该蚀刻中，还蚀刻了虚设栅极绝缘膜51。
接下来，如图9B所示，补偿间隙壁23形成在虚设栅极52的侧壁上(由虚设栅极绝缘膜51、虚设栅极52和硬质掩模53形成的部分在下文称为虚设栅极)。补偿间隙壁23通过如下方式来制造：形成例如约1nm至10nm的绝缘薄膜，以覆盖虚设栅极52，然后回蚀刻绝缘薄膜，从而绝缘薄膜仅留在虚设栅极52的侧壁上。形成补偿间隙壁23的绝缘薄膜由例如氧化硅(SiO2)或氮化硅(SiN)形成。通过上述的回蚀刻去除半导体基板11上的绝缘薄膜。
接下来，如图9C所示，在虚设栅极52的两侧上形成虚设侧壁55，且补偿间隙壁23夹置在虚设侧壁55和虚设栅极52之间。在用于形成虚设侧壁55的回蚀刻时，进行蚀刻以保留硬质掩模53。
接下来，如图9D所示，在虚设栅极52的两侧的半导体基板11中为源-漏区域27和28形成凹槽33和34。其后，例如，通过约1000℃的快速热退火(RTA)进行活化工艺。
接下来，如图9E所示，源-漏区域27和28通过外延生长法在凹槽33和34中生长应力施加层而形成。例如，当半导体装置2是p型FET(场效晶体管)时，源-漏区域27和28由通过外延生长所生长的硅锗层形成，并且给沟道区域14施加压应力。作为形成膜的条件的实例，工艺温度(基板温度)设定在650℃至750℃，并且生长气氛的压力设定在6.7kPa至13.3kPa。例如，二氯甲硅烷(SiCl2H2:DCS)用作硅原材料气体，而锗烷(GeH4)用作锗原材料气体。当半导体器件2是n型FET(场效晶体管)时，源-漏区域27和28由通过外延生长所生长的碳化硅层形成，并且给沟道区域14施加拉应力。在任一情况下，都有效地将源-漏区域27和28形成到从半导体基板11的表面升起的嵌入源-漏结构中。
接下来，去除虚设侧壁55，以暴露虚设栅极52以及源-漏区域27和28之间的半导体基板11，如图9F所示。
接下来，如图9G所示，延伸区域24和25形成在虚设栅极52两侧上的半导体基板11中，且补偿间隙壁23夹置在延伸区域24和25以及虚设栅极52之间。延伸区域24和25通过例如离子注入形成。例如，当形成NMOS晶体管时，采用n型杂质，如砷(As+)或磷(P+)等，而当形成PMOS晶体管时，采用p型杂质，如硼(B+)或铟(In+)等。例如，以低加速能量(100eV至300eV)和5×1014(/cm2)至2×1015(/cm2)的剂量进行注入，由此以浅结形成延伸区域24和25。因此，源-漏区域27和28形成在虚设栅极52两侧上的半导体基板11中，且延伸区域24和25夹置在虚设栅极52与源-漏区域27和28之间。
接下来，如图9H所示，侧壁间隙壁26形成在虚设栅极52的两侧上，且补偿间隙壁23夹置在侧壁间隙壁26和虚设栅极52之间。此时，侧壁间隙壁26覆盖延伸区域24和25的表面。在用于形成侧壁间隙壁26的回蚀刻时，进行该蚀刻以保留硬质掩模53。
接下来，电阻降低层31和32形成在源-漏区域27和28上。电阻降低层31和32通过自行对准金属硅化物工艺选择性地形成在源-漏区域27和28的表面上。电阻降低层31和32例如由钴(Co)、镍(Ni)、铂(Pt)或者它们的化合物形成。化合物包括这些金属的金属硅化物。
接下来，如图9I所示，形成覆盖虚设栅极52、侧壁间隙壁26和电阻降低层31和32等的第一层间绝缘膜42。
接下来，如图9J所示，去除第一层间绝缘膜42的上部，以暴露硬质掩模53的表面。采用例如化学机械抛光(CMP)法去除第一层间绝缘膜42的上部。附带地，可以采用另一抛光方法，并且可以通过回蚀刻去除第一层间绝缘膜42的上部。附带地，化学机械抛光法可以平坦化所抛光的表面。
接下来，去除硬质掩模53和虚设栅极52。去除工艺采用例如干法蚀刻。在干法蚀刻中，通过留下虚设栅极绝缘膜51来防止干法蚀刻损坏半导体基板11。然后去除虚设栅极绝缘膜51。去除工艺例如采用湿法蚀刻。通过湿法蚀刻进行去除工艺防止蚀刻损坏半导体基板11。结果，如图9K所示，形成由补偿间隙壁23围绕的凹槽29。如在栅极宽度方向上图6K的截面图中所示，沟道区域14形成在直接在形成虚设栅极52的区域下面的半导体基板11中，其在与元件隔离区域13的表面基本上相同的高度。元件隔离区域13的应力施加给沟道区域14。因此，沟道区域14直接受元件隔离区域13的应力的影响。
如在栅极宽度方向上的图6L的截面图中所示，通过形成凹陷15，上述的湿法蚀刻可以降低在形成虚设栅极52的区域下面的元件隔离区域13的表面。因此，在形成虚设栅极52的区域下面的元件隔离区域13的高度可以制造成低于半导体基板11(沟道区域14)的表面的高度。元件隔离区13的高度可以通过湿法蚀刻量来控制，并且沟道区域14从元件隔离区域13的表面的突出量为例如包括端值的3nm至30nm的高度。上述湿法蚀刻在源-漏区域27和28的两侧上(在栅极宽度方向上)没有降低元件隔离区域13的高度。另外，包括上述沟道区域14的源-漏区域27和28可以保持在例如与另一个区域中的半导体基板11基本上相同的高度。
接下来，如图9L所示，栅极绝缘膜21形成在凹槽29内的半导体基板11上。该栅极绝缘膜21实际上形成凹槽29的内表面上和第一层间绝缘膜42的表面上。例如，栅极绝缘膜21可以由绝缘膜形成，如高介电常数(高k)膜或者氧化硅膜。在此情况下，栅极绝缘膜21由高介电常数膜形成作为实例。在此情况下，进行用于修改栅极绝缘膜21的热处理(退火处理)。
接下来，如图9M所示，栅极电极形成膜61以填充凹槽29内部的方式形成在栅极绝缘膜21上。该栅极电极形成膜61由例如用于金属栅极的金属或者金属化合物的叠层或者单层结构形成。
接下来，如图9N所示，去除栅极电极形成膜61的多余部分，并且栅极电极22由栅极电极形成膜61形成在凹槽29内的半导体基板11上，且栅极绝缘膜21夹置在栅极电极22和半导体基板11之间。例如，通过化学机械抛光(CMP)法进行去除工艺。
接下来，如图9O所示，第二层间绝缘膜43以覆盖栅极电极22的形式形成在第一层间绝缘膜42上。第一层间绝缘膜42和第二层间绝缘膜43形成层间绝缘膜41。此时，沟道区域14中的应力保持在当去除在曾经形成虚设栅极52(见上述的图9J)的区域下面的元件隔离区域13的顶部时所产生的应力状态。
尽管没有示出，但是其后在层间绝缘膜41中形成接触部分和金属配线等，该接触部分电连接到各源-漏区域27和28，而该金属配线通向该接触部分。半导体器件由此完成。
上述半导体器件制造方法提供与半导体器件制造方法的第一实施例相类似的作用和效果，并且也从源-漏区域27和28到沟道区域14施加有效改善迁移率的应力。因此，半导体器件2比通过根据第一实施例的半导体器件制造方法所形成的半导体器件更多地改善迁移率。
另外，在每个前述实施例中，栅极电极22可以采用具有应力的膜。例如，在应用到栅极电极22时，在n型MOSFET(场效晶体管)的情况下，铪、硅化铪、钽或硅化钽等可以用于在沟道区域14的栅极长度方向上施加拉应力。在p型MOSFET(场效晶体管)的情况下，钛、氮化钛、钌或者钨等可以用于给沟道区域14施加压应力。采用该膜可以进一步改善迁移率。
本领域的技术人员应当理解的是，可以根据设计需要和其它因素进行各种修改、结合、部分结合和替换，只要它们所附权利要求或者其等同特征的范围内。
本发明包含2007年5月9日提交日本专利局的日本专利申请JP2007-124264的相关主题，将其全部内容引用结合于此。

Claims (7)

1、一种半导体器件，包括：
元件隔离区域，以埋入半导体基板中的状态形成，使得所述半导体基板的元件形成区域夹置在该元件隔离区域之间；
栅极电极，形成在所述元件形成区域上，且栅极绝缘膜设置在所述栅极电极和所述元件形成区域之间，所述栅极电极形成为跨过所述元件形成区域；以及
源-漏区域，形成在所述栅极电极两侧的所述元件形成区域中，
其中由所述栅极电极下面的所述元件形成区域制成的沟道区域形成为从所述元件隔离区域突出，并且
所述源-漏区域形成到比所述元件隔离区域的表面深的位置。
2、根据权利要求1所述的半导体器件，
其中所述源-漏区域的表面在高度上等于所述半导体基板的表面的位置和高于所述半导体基板的表面的位置之一。
3、根据权利要求1所述的半导体器件，
其中所述源-漏区域由给所述沟道区域施加应力的应力施加层形成。
4、根据权利要求1所述的半导体器件，
其中形成覆盖所述栅极电极并给所述沟道区域施加应力的应力施加绝缘膜。
5、一种半导体器件制造方法，包括步骤：
在半导体基板中形成元件隔离区域，使得元件形成区域夹置在所述元件隔离区域之间，并且所述元件隔离区域埋入所述半导体基板中；
在所述元件形成区域上形成虚设栅极，使得所述虚设栅极跨过所述元件形成区域；
在所述虚设栅极的两侧的所述元件形成区域中形成源-漏区域，使得所述源-漏区域的结位置比所述元件隔离区域的表面深；
在所述半导体基板上形成第一绝缘膜并暴露所述虚设栅极的表面；
通过去除所述虚设栅极来形成凹槽；
去除所述凹槽内的所述元件隔离区域的顶表面；以及
在所述凹槽内的所述半导体基板上形成栅极电极，且栅极绝缘膜夹置在所述栅极电极和所述半导体基板之间。
6、根据权利要求5所述的半导体器件制造方法，
其中所述源-漏区域由给所述沟道区域施加应力的应力施加层形成。
7、根据权利要求5所述的半导体器件制造方法，还包括步骤：
在形成所述栅极电极后去除所述第一绝缘膜；以及
在所述半导体基板上形成覆盖所述栅极电极并且给所述沟道区域施加应力的应力施加绝缘膜。
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