KR100825809B1 - 스트레인층을 갖는 반도체 소자의 구조 및 그 제조 방법 - Google Patents

스트레인층을 갖는 반도체 소자의 구조 및 그 제조 방법 Download PDF

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Abstract

스트레인층을 갖는 반도체 소자에서 스트레인층 형성시 로딩 효과를 줄일 수 있는 반도체 소자의 구조 및 그 제조방법을 개시한다. 본 발명에 따른 스트레인층을 갖는 반도체 소자의 구조는 활성영역 더미와 게이트 더미를 중첩되지 않도록 배치하여 스트레인층 더미가 형성될 활성영역 더미를 확보함으로써 로딩 효과를 줄일 수 있다.
스트레인층, 로딩 효과, 활성영역 더미, 게이트 더미, 스트레인층 더미

Description

스트레인층을 갖는 반도체 소자의 구조 및 그 제조 방법{Semiconductor device structure with strain layer and method for fabrication of the same}
도 1은 스트레인층을 갖는 일반적인 게이트 구조의 개략적인 단면도이다.
도 2는 종래의 스트레인층을 갖는 반도체 소자의 고립 지역과 밀집 지역에서 성장된 실리콘 저마늄의 두께 차이를 도시한 단면도이다.
도 3a는 종래의 스트레인층을 갖는 반도체 소자의 활성영역 더미와 게이트 더미의 개략적인 배치도이다.
도 3b는 종래의 스트레인층을 갖는 반도체 소자의 활성영역 더미와 게이트 더미의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 스트레인층을 갖는 반도체 소자의 활성영역 더미와 게이트 더미의 개략적인 배치도이다.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 스트레인층을 갖는 소자의 활성영역 더미와 게이트 더미의 형성 방법을 공정 순서대로 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10a: 활성영역, 10b: 활성영역 더미
12a: 소자분리막 12: 소자분리막
14a: 소스/드레인 16a, 16b: 리세스
20a: 게이트 전극 20b: 게이트 더미
30a: 실리콘 저마늄 에피택셜층 30b: 실리콘 저마늄 에피택셜층 더미
본 발명은 반도체 소자의 구조 및 그 제조방법에 관한 것으로, 더욱 상세하게는 채널 스트레인(channel strain)에 의하여 캐리어(carrier)의 이동도(mobility)를 향상시키는 반도체 소자의 더미 구조 및 그 제조방법에 관한 것이다.
더욱 미세해지고 있는 CMOS 공정에서 케리어의 이동도 개선 효과 중 가장 탁월한 방안은 스트레인층(strain layer)을 사용하여 채널에 스트레인을 인가하는 것이다. 도 1은 채널 스트레인 기술이 사용되는 게이트 구조의 개략적인 단면도이다. 도 1을 참조하면, 게이트 전극(2)의 양쪽으로 실리콘 저마늄(SiGe) 층(3)이 형성되어 있고, 실리콘 기판(1)의 소스/드레인 영역(4)이 실리콘 저마늄층(3) 아래에 형성되어 있다. 실리콘 기판(1) 위에 에피택셜하게 성장된 실리콘 저마늄층(3)은 실리콘에 비하여 격자 상수가 크기 때문에 측면으로 신장하려고 한다. 따라서 실리콘 저마늄층(3) 사이의 채널 영역(미도시)은 반대로 압축 스트레스(compressive stress)를 받게 된다. 이와 같이 스트레인층, 여기서는 실리콘 저마늄층(3)에 의하여 압축 스트레스를 받는 실리콘은 일반적인 실리콘보다 더 높은 케리어 이동도를 갖게 되어 소자의 속도를 향상시킬 수 있다. 특히, PMOS 영역에 서 홀(hole)의 이동도를 향상시키는데 위와 같은 압축 스트레스를 주는 기술이 사용된다.
그런데 기존의 CMOS 공정에서 스트레인층으로서 실리콘 저마늄층을 에피택셜 성장시킬 때 실리콘 저마늄이 성장되는 활성영역(active region)의 면적에 따라서 실리콘 저마늄의 성장속도가 달라지는 로딩효과(loading effect)가 발생하는 문제가 있다. 즉, 활성영역이 크게 형성되는 패턴이 고립된 영역에서는 실리콘 저마늄의 성장속도가 빠른 반면, 활성영역이 작게 형성되는 패턴이 밀집된 영역에서는 실리콘 저마늄의 성장속도가 느리다. 따라서 고립 지역과 밀집 지역에서의 성장 속도의 차이로 인하여 성장된 실리콘 저마늄의 두께가 크게 달라진다.
도 2는 고립된 영역과 밀집된 영역에서 성장된 실리콘 저마늄의 두께 차이를 도시한 단면도이다. 도 2를 참조하면, 실리콘 기판(1) 위에 게이트 전극(2) 사이의 좁은 지역에 형성된 실리콘 저마늄(3b)은 고립 영역에서 넓게 형성된 실리콘 저마늄(3a)보다 얇게 형성되어 있음을 확인할 수 있다. 이처럼, 생성되는 실리콘 저마늄의 두께가 달라지면, 채널에 미치는 압축 스트레스의 정도가 달라지며, 따라서 소자의 특성이 지역 별로 달라지게 되어 신뢰성이 떨어지게 된다.
한편, 활성영역 형성시 평탄화와 게이트 전극 위의 층간절연막의 평탄화를 위하여 CMP를 수행할 때 디싱(dishing)과 침식(erosion)을 방지하기 위하여 활성영역 더미(active dummy)와 게이트 더미(gate dummy)를 사용한다. 통상적으로 활성영역 더미와 게이트 더미는 같은 위치에 형성된다. 도 3a는 통상적인 활성영역 더미(1b)와 게이트 더미(2b)의 배치를 나타낸 개략적인 평면도이고, 도 3b는 활성영 역 더미(1b)와 게이트의 더미(2b)의 단면도이다. 참조번호 1a는 활성영역을 표시하고, 참조번호 2a는 게이트 전극을 표시한다. 도 3a 및 도 3b를 참조하면, 앞에서 기술한 바와 같이 게이트 더미(2b)가 활성영역 더미(1b)에 오버랩되어 배치되어 있다. 그런데 이와 같이 활성영역 더미(1b) 위에 게이트 더미(2b)가 형성되어 있으면, 게이트 더미(2b)에 의하여 활성영역 더미(1b)가 가려지고 따라서 에피택셜 실리콘 저마늄 층이 형성될 수 있는 부분이 크게 줄어든다. 따라서 에피택셜 실리콘 저마늄 층의 성장시 로딩 효과가 여전히 크게 존재하게 된다. 활성영역 더미(1b)의 상면을 노출시키기 위하여 게이트 더미(2b)를 없애면 CMP 시에 디싱과 침식의 문제가 생기게 된다. 이와 같은 문제는 비단, 채널 스트레인을 유발시키는 물질로 에피택셜 실리콘 저마늄 층뿐만 아니라 다른 물질을 사용하는 경우에도 발생할 수 있다.
본 발명의 기술적 과제는 채널 스트레인을 이용한 반도체 소자에서 에피택셜 물질층을 형성하는 경우에 로딩 효과를 감소 또는 제거할 수 있는 반도체 소자의 구조를 제공하는 데 있다.
또한 본 발명의 다른 기술적 과제는 채널 스트레인을 이용한 반도체 소자에서 에피택셜 물질층을 형성하는 경우에 로딩 효과를 감소 또는 제거할 수 있는 반도체 소자 구조의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명에 따른 스트레인층을 갖는 반도체 소 자의 구조는 반도체 기판 내에서 소자분리막에 의해 한정되는 활성영역 및 상기 활성영역 주변의 복수의 활성영역 더미; 상기 활성영역 위의 게이트 전극 및 상기 활성영역 더미를 노출시키는 게이트 전극 더미; 상기 활성영역 위의 상기 게이트 전극의 양 옆의 스트레인층 및 상기 활성영역 더미 위의 스트레인층 더미; 및 상기 활성영역의 상기 스트레인층 아래의 소스/드레인 영역; 을 포함한다.
여기서, 상기 활성영역 및 상기 활성영역 더미는 pMOS 영역에 형성되어 있을 수 있고, 또는 nMOS 영역에 형성되어 있을 수 있다.
상기 반도체 기판은 실리콘 기판일 수 있고, 실리콘 카바이드와 같은 다른 기판일 수도 있다.
상기 스트레인층은 상기 반도체 기판과 격자 상수가 다른 물질로 이루어지며, 상기 스트레인층은 에피택셜 실리콘 저마늄(SiGe) 층일 수 있다.
상기 활성영역 더미와 상기 게이트 더미는 규칙적으로 배열될 수 있고, 상기 게이트 더미는 상기 소자분리막 위에 형성되어 있을 수 있다.
상기 다른 목적을 달성하기 위하여 본 발명에 따른 스트레인층을 갖는 반도체 소자의 구조의 형성 방법은 반도체 기판 내에 소자분리막에 의해 한정되는 활성영역 및 상기 활성영역 주변의 복수의 활성영역 더미를 형성하는 단계; 상기 활성영역 위의 게이트 전극 및 상기 활성영역 더미를 노출시키도록 게이트 더미를 형성하는 단계; 및 상기 활성영역의 상기 게이트 전극 양 옆 및 상기 활성영역 더미 위에 스트레인층을 형성하는 단계; 를 포함한다.
여기서 상기 스트레인층을 형성하는 단계는 상기 게이트 전극 옆으로 노출된 활성영역 및 상기 활성영역 더미를 표면으로부터 소정의 깊이만큼 제거하는 단계; 소정의 깊이가 제거된 상기 활성영역 및 상기 활성영역 더미 위에 스트레인층을 에피택셜하게 성장시키는 것을 포함할 수 있다.
상기 게이트 전극 형성 전에 게이트 산화막을 형성하는 단계를 더 포함할 수 있다.
상기 활성영역 및 상기 활성영역 더미는 pMOS 영역에 형성할 수 있고 또는 nMOS 영역에 형성할 수 있다.
상기 반도체 기판은 실리콘 기판일 수 있고, 또는 실리콘 카바이드와 같은 다른 기판일 수 있다.
상기 스트레인층은 상기 반도체 기판과 격자 상수가 다른 물질로 형성할 수 있고, 특히, 에피택셜 실리콘 저마늄(SiGe)으로 형성할 수 있다.
상기 활성영역 더미와 게이트 더미는 규칙적으로 배열되도록 형성할 수 있다.
상기 게이트 더미는 상기 소자분리막 위에 형성할 수 있으며, 폴리실리콘으로 형성할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 한정되는 것으로 해석되어서는 안 된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다.
도 4는 본 발명에 따른 채널 스트레인 소자의 활성영역 더미와 게이트 더미의 배치를 보여주는 상면도이다. 도 4를 참조하면, 게이트 전극(20a)이 형성되어 있는 고립된 활성영역(10a) 주위를 활성영역 더미들(10b)과 게이트 더미들(20b)이 둘러싸고 있다. 그리고 활성영역 더미들(10b)과 게이트 더미들(20b)은 서로 중첩되지 않도록 형성되어 있다. 즉, 게이트 더미(10b)는 활성영역 더미들(10b)을 피하여 소자분리영역(12) 위에 형성되어 있다. 도 4의 실시예에서는 활성영역 더미(10b)와 게이트 더미(20b)가 불규칙하게 배치되어 있으나, 다른 실시예에서 활성영역 더미(10b)와 게이트 더미(20b)는 규칙적으로 배열될 수 있다. 예를 들면, 매트릭스 형태로 배열될 수 있다. 도 4에는 도시되지 않았으나 게이트 전극(20a) 양 옆의 활성영역(10a) 및 활성영역 더미(10b) 위에 스트레인층, 본 실시예에서는 실리콘 저마늄 에피택셜층이 형성되어 있다. 게이트 전극(20a) 및 게이트 더미(20b)는 폴리실리콘으로 형성된 것일 수 있다.
활성영역 더미(10b)가 게이트 더미(20b)에 의하여 가려질 경우에는 고립된 활성영역(10a) 주위로 실리콘 저마늄이 형성될 수 있는 면적이 작아서 로딩 효과를 감소시키기 어렵다. 그런데 본 발명의 실시예와 같이 활성영역 더미(10b)의 상면을 완전히 노출시키면 실리콘 저마늄 에피택셜층이 형성될 수 있는 면적이 확보되어 로딩 효과를 크게 감소시킬 수 있다. 즉, 고립된 활성영역(10a)에 실리콘 저마늄 에피택셜층을 형성할 때 주변의 활성영역 더미(10b) 위에 실리콘 저마늄 에피택셜층을 같이 형성함으로써 로딩 효과를 현저하게 줄일 수 있다. 한편, 소자분리영역(12) 위에 배치된 게이트 더미(20b)는 활성영역 더미 위에 배치된 경우와 마찬가 지로 층간 절연층의 CMP 시에 디싱 및 침식 현상을 줄일 수 있다.
본 발명의 실시예는 채널 스트레인을 유발하는 스트레인층이 실리콘 저마늄 에피택셜층일 경우에 PMOS 영역에 적용될 수 있다. 이는 실리콘 저마늄 에피택셜층에 의해 채널에 가해지는 압축 스트레스가 PMOS 소자의 이동도를 향상시킬 수 있기 때문이다. 그러나 본 발명이 PMOS 영역에 적용되는 스트레인층으로 사용되는 물질이 실리콘 저마늄 에피택셜층에 한정되는 것이 아니다. 반도체 기판과 다른 격자 상수를 가져서 채널 스트레인을 유발할 수 있고, 로딩 효과가 있는 물질에 대하여 본 발명이 적용될 수 있다. 또한 스트레인층이 NMOS 소자의 이동도를 향상시키는 물질이고, 로딩 효과가 있는 경우에는 NMOS 영역에도 본 발명이 적용될 수 있다. 한편, 반도체 기판으로 본 실시예에서는 실리콘 기판을 사용하고 있으나 실리콘 이외의 다른 반도체 물질을 사용할 수 있다.
도 5a 내지 도 5d는 본 발명에 따른 채널 스트레인 소자의 활성영역 더미와 게이트 더미의 형성 방법을 공정 순서대로 도시한 단면도들이다. 도 5a 내지 도 5d에서 고립된 소자가 형성된 영역을 소자 영역으로 표시하였고, 소자 영역 주변의 더미 영역을 소자 영역과 구분하여 표시하였다.
먼저 도 5a를 참조하면, 반도체 기판에 활성영역(10a) 및 활성영역(10a) 주위로 활성영역 더미(10b)를 형성한다. 활성영역(10a) 및 활성영역 더미(10b)는 예를 들면 STI 방법에 의하여 형성할 수 있다. 활성영역 더미(10b)는 실리콘 저마늄 에피택셜층을 형성시 로딩 효과를 줄이기 위한 더미 실리콘 저마늄 에피택셜층이 성장할 공간을 제공할 수 있다. 또한, CMP 공정에서 고립된 활성영역(10a) 주위로 디싱 현상 및 침식 현상이 발생하는 것을 방지하는 역할을 할 수 있다. 활성영역 더미(10b)는 규칙적인 배열을 갖도록 형성할 수 있고, 예를 들면, 매트릭스 배열로 형성될 수 있다.
도 5b를 참조하면, 소자 영역에서는 게이트 산화막(21a)을 형성한 후 활성영역(10a) 위에 게이트 전극(20a)을 형성하고, 더미 영역에서는 활성영역 더미(10b)를 노출하도록 소자분리막(12) 위에 게이트 더미(20b)를 형성한다. 참조번호 22a, 22b는 게이트 도전막이고, 참조번호 23a, 23b은 게이트 스페이서이다. 게이트 도전막으로 폴리실리콘을 사용할 수 있다. 게이트 전극(20a) 형성 후 이온주입을 통하여 소스/드레인(14a)을 형성한다. 소스/드레인(14a)은 예를 들면 LDD로 형성할 수 있다. 게이트 더미(20b)를 소자분리막(12) 위에 형성하여 활성영역 더미(10b)의 상면을 완전히 노출시킴으로써 더미 실리콘 저마늄 에피택셜층이 성장할 공간을 마련할 수 있다. 본 발명의 다른 실시예에서 게이트 더미(20b)와 활성영역 더미(10b)가 중첩되는 정도를 조절함으로써 활성영역 더미(10b)가 노출되는 정도를 조절할 수 있다. 활성영역 더미(10b)가 노출되는 정도에 따라 실리콘 저마늄 층의 성장시 로딩 효과의 정도를 조절할 수 있다.
도 5c를 참조하면, 스트레인층, 본 실시예에서는 실리콘 저마늄 에피택셜층이 형성될 활성영역(10a), 즉, 소스/드레인(14a)의 상부를 제거하여 리세스(16a)를 형성한다. 이때 활성영역 더미(10b)에도 리세스(16b)가 형성된다.
도 5d를 참조하면, 활성영역(10a) 및 활성영역 더미(10b)의 리세스에 선택적 에피택셜 성장에 의하여 실리콘 저마늄층(30a, 30b)을 형성한다. 소스/드레 인(14a)의 상부에 형성된 실리콘 저마늄 에피택셜층(30a)은 채널 영역에 압축 스트레스를 가하여 케리어의 이동도를 증가시켜서 소자의 속도를 향상시킬 수 있다. 한편, 활성영역 더미(10b)에 성장되는 실리콘 저마늄 에피택셜층(30b)은 고립된 소자 영역에 형성되는 실리콘 저마늄 에피택셜층(30a)의 로딩 효과를 감소 또는 방지하는 역할을 할 수 있다. 본 발명의 실시예는 채널 스트레인을 유발하는 스트레인층이 실리콘 저마늄 에피택셜층일 경우에 PMOS 영역에 적용될 수 있다. 그러나 본 발명이 PMOS 영역에 적용되는 스트레인층으로 사용되는 물질이 실리콘 저마늄 에피택셜층으로 한정되는 것이 아니다. 즉, 반도체 기판과 다른 격자 상수를 가져서 채널 스트레인을 유발할 수 있고, 로딩 효과가 있는 물질에 대하여 본 발명이 적용될 수 있다. 또한 스트레인층이 NMOS 소자의 이동도를 향상시키는 물질이고, 로딩 효과가 있는 경우에는 NMOS 영역에도 본 발명이 적용될 수 있다. 한편, 반도체 기판으로 본 실시예에서는 실리콘 기판을 사용하고 있으나 실리콘 이외의 다른 반도체 물질을 사용할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세히 설명하였지만, 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의하면, 스트레인층을 사용하는 반도체 소자에서 활성영역 더미와 게이트 더미를 중첩되지 않게 배치하여 스트레인층 더미가 형성될 활성영역 더미의 공간을 확보함으로써 스트레인층 형성시 로딩 효과를 감소 또는 제거할 수 있다.

Claims (20)

  1. 반도체 기판 내에서 소자분리막에 의해 한정되는 활성영역 및 상기 활성영역 주변의 복수의 활성영역 더미;
    상기 활성영역 위의 게이트 전극 및 상기 활성영역 더미를 노출시키는 게이트 전극 더미;
    상기 활성영역 위의 상기 게이트 전극의 양 옆의 스트레인층 및 상기 활성영역 더미 위의 스트레인층 더미; 및
    상기 활성영역의 상기 스트레인층 아래의 소스/드레인 영역; 을 포함하는 반도체 소자의 구조.
  2. 제1 항에 있어서, 상기 활성영역 및 상기 활성영역 더미는 pMOS 영역에 형성되어 있는 반도체 소자의 더미 구조.
  3. 제1 항에 있어서, 상기 활성영역 및 상기 활성영역 더미는 p 형으로 도핑되어 있는 반도체 소자의 더미 구조.
  4. 제1 항에 있어서, 상기 활성영역 및 상기 활성영역 더미는 nMOS 영역에 형성되어 있는 반도체 소자의 더미 구조.
  5. 제1 항에 있어서, 상기 반도체 기판은 실리콘 기판인 반도체 소자의 구조.
  6. 제1 항에 있어서, 상기 스트레인층은 상기 반도체 기판과 격자 상수가 다른 물질로 이루어진 반도체 소자의 구조.
  7. 제5 항에 있어서, 상기 스트레인층은 에피택셜 실리콘 저마늄(SiGe) 층인 반도체 소자의 구조.
  8. 제1 항에 있어서, 상기 활성영역 더미는 규칙적으로 배열되어 있는 반도체 소자의 구조.
  9. 제1 항에 있어서, 상기 게이트 더미는 상기 소자분리막 위에 형성되어 있는 반도체 소자의 구조.
  10. 제1 항에 있어서, 상기 게이트 더미는 폴리실리콘으로 형성되어 있는 반도체 소자의 구조.
  11. 반도체 기판 내에 소자분리막에 의해 한정되는 활성영역 및 상기 활성영역 주변의 복수의 활성영역 더미를 형성하는 단계;
    상기 활성영역 위의 게이트 전극 및 상기 활성영역 더미를 노출시키도록 게 이트 더미를 형성하는 단계; 및
    상기 활성영역의 상기 게이트 전극 양 옆 및 상기 활성영역 더미 위에 스트레인층을 형성하는 단계; 를 포함하는 반도체 소자의 구조의 형성방법.
  12. 제11 항에 있어서, 상기 스트레인층을 형성하는 단계는
    상기 게이트 전극 옆으로 노출된 활성영역 및 상기 활성영역 더미를 표면으로부터 소정의 깊이만큼 제거하는 단계;
    소정의 깊이가 제거된 상기 활성영역 및 상기 활성영역 더미 위에 스트레인층을 에피택셜하게 성장시키는 것을 포함하는 반도체 소자의 구조의 형성방법.
  13. 제11 항에 있어서, 상기 게이트 전극 형성 전에 게이트 산화막을 형성하는 단계를 더 포함하는 반도체 소자의 구조 형성방법.
  14. 제11 항에 있어서, 상기 활성영역 및 상기 활성영역 더미는 pMOS 영역에 형성하는 반도체 소자의 구조 형성방법.
  15. 제11 항에 있어서, 상기 반도체 기판은 실리콘 기판인 반도체 소자의 구조 형성방법.
  16. 제11 항에 있어서, 상기 스트레인층은 상기 반도체 기판과 격자 상수가 다른 물질로 형성하는 반도체 소자의 구조 형성방법.
  17. 제14 항에 있어서, 상기 스트레인층은 에피택셜 실리콘 저마늄(SiGe)으로 형성하는 반도체 소자의 구조 형성방법.
  18. 제11 항에 있어서, 상기 활성영역 더미는 규칙적으로 배열되도록 형성하는 반도체 소자의 구조 형성방법.
  19. 제11 항에 있어서, 상기 게이트 더미는 상기 소자분리막 위에 형성하는 반도체 소자의 구조 형성방법.
  20. 제11 항에 있어서, 상기 게이트 더미는 폴리실리콘으로 형성하는 반도체 소자의 구조 형성방법.
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