JP2011014762A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

Info

Publication number
JP2011014762A
JP2011014762A JP2009158503A JP2009158503A JP2011014762A JP 2011014762 A JP2011014762 A JP 2011014762A JP 2009158503 A JP2009158503 A JP 2009158503A JP 2009158503 A JP2009158503 A JP 2009158503A JP 2011014762 A JP2011014762 A JP 2011014762A
Authority
JP
Japan
Prior art keywords
mixed crystal
crystal layer
region
layer
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Abandoned
Application number
JP2009158503A
Other languages
English (en)
Inventor
Takayuki Ito
貴之 伊藤
Kiyotaka Miyano
清孝 宮野
Kunihiro Miyazaki
邦浩 宮崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2009158503A priority Critical patent/JP2011014762A/ja
Priority to US12/822,562 priority patent/US20110001170A1/en
Publication of JP2011014762A publication Critical patent/JP2011014762A/ja
Abandoned legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Abstract

【課題】混晶層に発生する転位、結晶欠陥を抑制することができる半導体装置を提供すること。
【解決手段】ｐ型のＳｉ基板１３表面のｎ型ウェル層１６の両端に形成され、ＳｉおよびＧｅからなる混晶層１８と、これらの混晶層１８の表面にそれぞれ形成されたｐ型の不純物注入層１９、２０と、これらの不純物注入層１９、２０をそれぞれドレイン領域、ソース領域とするｐＭＯＳＦＥＴ１５−１と、を具備する素子領域１１と、この素子領域１１を囲うようにＳｉ基板１３の表面に形成された素子分離層１４−１と、この素子分離層１４−１外のＳｉ基板１３の表面に前記素子領域１１の混晶層１８と同一材料で形成され、その主方向が、Ｓｉ基板１３の＜１１０＞方向とは異なるダミーパターン３５と、を具備する。
【選択図】図１

Description

本発明は、混晶層を有する半導体装置およびその製造方法に関する。
近年、トランジスタのより一層の性能の向上が望まれている。この要望に対し、基板材料とは格子定数が異なる混晶層をソース領域とドレイン領域とに形成し、これらの領域と基板材料との格子定数の違いによってチャネル領域に圧縮応力または引っ張り応力を発生させることによりドレイン電流を増加させる方法が知られている。（特許文献１参照）。以下、この種のトランジスタの構造の一例として、ｐチャネル型ＭＯＳ型電界効果トランジスタ（ｐＭＯＳＦＥＴ）の構造を説明する。
例えばＳｉ基板の表面に形成されたｎ型のチャネル領域の一部は、エッチングにより凹状に削られており、この凹状の領域には、シリコンゲルマニウム（ＳｉＧｅ）からなるｐ型の混晶層がエピタキシャル成長により形成されている。これらの混晶層上には、それぞれソース電極またはドレイン電極が形成されており、また、これらの電極間のチャネル領域上には、ゲート電極が形成されている。
このようなｐＭＯＳＦＥＴにおいて、ｐ型の混晶層は、シリコンゲルマニウム層に、例えばボロン（Ｂ）からなる不純物を注入した後にアニール処理を行うことにより形成される。このｐ型の混晶層を形成する際のアニール処理は、混晶層の低抵抗化と浅接合化の両立を図るために、例えば、フラッシュランプまたはレーザを用いて熱エネルギーを瞬時に供給することにより行われる（特許文献２参照）。
特開２００７−２９４７８０号公報 特開２００７−１２３８４４号公報
ところで、上述の特許文献１によれば、ｐ型の混晶層は、ゲルマニウム（Ｇｅ）を高濃度で含有させ、チャネル領域の近くに形成し、その体積を大きく形成するほど、ドレイン電流を増加させる効果を得ることができるものである。しかし、ゲルマニウム等の不純物を高濃度で含有させた混晶層を臨界膜厚以上に厚膜化した場合、混晶層に転位、結晶欠陥が生じることによりチャネル領域にかかる圧縮応力が緩和されるため、混晶層を形成することによるドレイン電流を増加させる効果を十分に得ることができないという問題がある。
また、形成された混晶層が臨界膜厚以下であっても、上述のアニール処理の際に、Ｓｉ基板内部において熱応力が増大し、この熱応力により、Ｓｉ基板に転位、結晶欠陥が生じる。特に、Ｓｉ基板と混晶層との界面近傍に転位、結晶欠陥が生じやすく、この転位、結晶欠陥がＳｉ基板若しくは混晶層へと進展し、チャネル領域にかかる圧縮応力が緩和されるため、混晶層を形成することによるドレイン電流を増加させる効果を十分に得ることができないという問題がある。
なお、シリコンカーボン（Ｓｉ：Ｃ）層からなるn型の混晶層をエピタキシャル成長させることにより、チャネル領域に引っ張り応力を発生させて形成されたｎチャネルＭＯＳ型電界効果トランジスタ（ｎＭＯＳＦＥＴ）の場合にも、上述と同様の問題がある。
本発明の半導体装置は、半導体基板表面に形成され、ゲート電極、第１導電型のドレイン領域及びソース領域を有する第２導電型のトランジスタと、前記第２導電型のトランジスタのチャネルとなる領域の両端に形成され、前記半導体基板を構成する第１の原子および、前記第１の原子の格子定数と異なる格子定数の第２の原子からなる第１の混晶層と、前記ドレイン領域及びソース領域上にそれぞれ形成されたドレイン電極およびソース電極と、を具備する素子領域と、この素子領域を囲うように前記半導体基板の表面に形成された素子分離層と、この素子分離層外の前記半導体基板の表面に第１の原子および第２の原子からなり、その主方向が、前記半導体基板の＜１１０＞方向とは異なる複数の第２の混晶層と、を具備することを特徴とするものである。
また、本発明の半導体装置の製造方法は、半導体基板の表面に、素子領域と非素子領域とを電気的に分離する素子分離層を形成する工程と、前記素子領域の表面に第１導電型の不純物注入層を形成する工程と前記第１導電型の不純物注入層上にゲート電極を形成する工程と、前記半導体基板の前記ゲート電極下の領域の両端に第１の開口を形成する工程と、前記非素子領域に複数の第２の開口を形成する工程と、前記半導体基板を構成する第１の原子および、この第１の原子の格子定数と異なる格子定数の第２の原子からなる第１の混晶層を、前記第１の開口内に、エピタキシャル成長により形成すると同時に、前記第１の混晶層と同一材料からなり、その主方向が前記半導体基板の＜１１０＞方向とは異なる第２の混晶層を、前記第２の開口内に、エピタキシャル成長により形成する工程と、前記第１の混晶層の表面に、それぞれ第２導電型の不純物注入層を形成する工程と、前記不純物注入層上にドレイン電極およびソース電極を形成する工程と、を具備することを特徴とする方法である。
ここで、第２の混晶層を、半導体基板の＜１１０＞方向とは異なる方向に延長形成するように形成する理由は、この方向が、半導体基板の＜１１０＞方向と比較して原子間力が強いためである。この原子間力の強い方向が主方向となるように第２の混晶層を形成することにより、第２の混晶層で発生する転移、結晶欠陥を抑制することができる。
本発明によれば、混晶層に発生する転位、結晶欠陥を抑制することができる半導体装置およびその製造方法を提供することができる。
本発明の実施形態に係る半導体装置を示す上面図である。 図１のＸ−Ｘ´に沿った断面図である。 本発明の実施形態に係る半導体装置の製造工程を図１のＸ−Ｘ´に沿って示す断面図である。 本発明の実施形態に係る半導体装置の製造工程を図１のＸ−Ｘ´に沿って示す断面図である。 本発明の実施形態に係る半導体装置の製造工程を図１のＸ−Ｘ´に沿って示す断面図である。 本発明の実施形態に係る半導体装置の製造工程を図１のＸ−Ｘ´に沿って示す断面図である。 本発明の実施形態に係る半導体装置の製造工程を図１のＸ−Ｘ´に沿って示す断面図である。 本発明の実施形態に係る半導体装置の製造工程を図１のＸ−Ｘ´に沿って示す断面図である。 本発明の実施形態に係る半導体装置の製造工程を図１のＹ−Ｙ´に沿って示す断面図である。 本発明の実施形態に係る半導体装置の製造工程を図１のＸ−Ｘ´に沿って示す断面図である。 本発明の実施形態に係る半導体装置の製造工程を図１のＹ−Ｙ´に沿って示す断面図である。 本発明の実施形態に係る半導体装置の製造工程を図１のＸ−Ｘ´に沿って示す断面図である。 本発明の実施形態に係る半導体装置の製造工程を図１のＹ−Ｙ´に沿って示す断面図である。 本発明の実施形態に係る半導体装置の製造工程を図１のＸ−Ｘ´に沿って示す断面図である。 本発明の実施形態に係る半導体装置の製造工程を図１のＸ−Ｘ´に沿って示す断面図である。 本発明の実施形態に係る半導体装置の製造工程を図１のＸ−Ｘ´に沿って示す断面図である。 本発明の実施形態に係る半導体装置の製造工程を図１のＸ−Ｘ´に沿って示す断面図である。 本発明の実施形態に係る半導体装置の製造工程を図１のＸ−Ｘ´に沿って示す断面図である。 本発明の実施形態に係る半導体装置の製造工程における活性化アニールの温度プロファイルを示す。 本発明の実施形態に係る半導体装置の製造工程を図１のＸ−Ｘ´に沿って示す断面図である。 本発明の実施形態に係る半導体装置の製造工程を図１のＸ−Ｘ´に沿って示す断面図である。 本発明の他の実施形態に係る半導体装置を示す上面図である。 本発明の他の実施形態に係る半導体装置を示す上面図である。 本発明の他の実施形態に係る半導体装置を示す上面図である。
以下に、本発明の実施形態に係る半導体装置およびその製造方法について、図面を参照して詳細に説明する。
図１は、本実施形態に係る半導体装置を示す上面図である。図１に示すように、本実施形態に係る半導体装置は、素子領域１１と非素子領域１２とによって構成されている。これらの領域１１、１２は、ｐ型のＳｉ基板１３表面に枠状に形成された第１の素子分離層１４−１によって互いに電気的に分離されている。
素子領域１１は、第１の素子分離層１４−１内に形成されている。第１の素子分離層１４−１内は、さらに第２の素子分離層１４−２によって互いに分離されている。なお、これらの第１、第２の素子分離層１４−１、１４−２は、例えばＳＴＩ（Ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）構造であって、例えばＳｉＯ２等からなる。
第２の素子分離層１４−２によって分離された一方の素子領域１１内には、ｐＭＯＳＦＥＴ１５−１が形成されている。そして、他方の素子領域１１内には、ｎＭＯＳＦＥＴ１５−２が形成されている。これらのｐＭＯＳＦＥＴ１５−１とｎＭＯＳＦＥＴ１５−２とは、それぞれ図中の矢印ａで示すように、チャネル方向がＳｉ基板の結晶軸＜１１０＞方向に向くように形成されている。また、ｐＭＯＳＦＥＴ１５−１とｎＭＯＳＦＥＴ１５−２とは、後述するように、これらの上部に形成された配線により電気的に接続されており、これによってＣＭＯＳＦＥＴ１５が形成されている。すなわち、第１の素子分離層１４−１内には、ＣＭＯＳＦＥＴ１５が形成されている。
図２は、図１のＸ−Ｘ´に沿った断面図である。以下に、図２を参照して、素子領域１１の構造について説明する。
まず、素子領域１１を構成するｐＭＯＳＦＥＴ１５−１の構造について説明する。図１Ｂに示すように、ｐ型のＳｉ基板１３表面において、ｐＭＯＳＦＥＴ１５−１が形成される領域には、ｎ型のウェル層１６が形成されている。このｎ型のウェル層１６は、ｐＭＯＳＦＥＴ１５−１のチャネル領域として機能するものであり、チャネル方向がＳｉ基板１３の結晶軸＜１１０＞方向に沿うように形成されている。
ｎウェル層１６の表面上には、ドレイン領域１９およびソース領域２０の一部を形成するための凹状の開口１７（リセス領域１７）が離間して形成されている。これらの開口１７（リセス領域１７）には、混晶層１８が、エピタキシャル成長によりＳｉ基板１３から上方に盛り上がって形成されている。これらの混晶層１８は、それぞれの表面に、ｐ＋型の不純物注入層１９−１、２０−１が形成されている。
さらに、Ｓｉ基板１３の表面には、ｐ＋型の不純物注入層１９−１、２０−１とそれぞれ接合するようにｐ型の不純物注入層１９−２、２０−２が形成されている。これらのｐ型の不純物注入層１９−２、２０−２は、それぞれｐ＋型の不純物注入層１９−１、２０−１よりも浅く形成されている。このようなｐ型の不純物注入層１９−２とｐ＋型の不純物注入層１９−１により、ドレイン領域１９が形成され、ｐ型の不純物注入層２０−２とｐ＋型の不純物注入層２０−１により、ソース領域２０が形成されている。
混晶層１８は、Ｇｅが２５％の濃度で含有されたＳｉＧｅからなる。しかし、この混晶層１８のＧｅの濃度は箇所によって異なっており、混晶層１８の表面から内部方向に向かってＧｅが高濃度になるように形成されていてもよい。一例として、開口１７（リセス領域１７）と混晶層１８の下部表面との境界面近傍においては０〜２５％、混晶層１８の内部の中心近傍においては２５〜１５％、Ｓｉ基板１３から盛り上がった混晶層１８の上部表面近傍においては１５〜０％になるように形成される。
なお、混晶層１８におけるＳｉ濃度は、シリサイド反応が容易に得られる濃度とすることが望ましい。
このような混晶層１８は、図１における矢印ａの方向が、Ｓｉ基板の結晶軸＜１１０＞方向に向くように形成されている。すなわち、混晶層１８を、図１における矢印ａの方向に延長形成するように形成されている。
なお、以降の説明において、延長形成される方向を主方向と称す。従って、例えば平面形状が長方形の場合において、主方向とは、長方形の長手方向を意味する。
上述したそれぞれの混晶層１８上には、例えばニッケル白金（ＮｉＰｔ）等の高融点金属からなるドレイン電極２１またはソース電極２２が形成されている。ここで、混晶層１８の上部表面はシリサイド化されており、各電極２１、２２は、このシリサイド層２３を介して混晶層１８上に形成されている。
また、ｎウェル層１６上において、ドレイン領域１９とソース領域２０との間には、図１に示すように、ゲート絶縁膜２４を介してゲート電極２５が帯状に形成されている。ここで、ゲート絶縁膜２４は、例えば熱酸窒化膜（Ｓｉ酸窒化膜）からなり、ゲート電極２５は、例えばｐｏｌｙ−Ｓｉからなる。
上述したゲート絶縁膜２３は、ＳｉＯ２膜などの酸化膜または、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）などを含む金属酸化膜であってもよい。また、ゲート電極２４は、金属材料含有されたものであってもよい。
なお、このゲート電極２４の両側壁には、例えばＳｉＯ２からなるゲート側壁２６が形成されている。
次に、ｎＭＯＳＦＥＴ１５−２の構造について説明する。図２に示すように、ｐ型のＳｉ基板１３表面には、ｎ＋型の不純物注入層２７−１および、ｎ＋型の不純物注入層２７−１より浅いｎ型の不純物注入層２７−２が形成されている。これらの不純物注入層２７−１、２７−２は、互いに接合して形成されており、これらによって、ドレイン領域２７が形成されている。同様に、ｐ型のＳｉ基板１３表面において、ドレイン領域２７と離間した位置には、ｎ＋型の不純物注入層２８−１および、ｎ＋型の不純物注入層２８−１より浅いｎ型の不純物注入層２８−２が形成されている。これらの不純物注入層２８−１、２８−２は、互いに接合して形成されており、これらによって、ソース領域２８が形成されている。
上述したｎ＋型の不純物注入層２７−１、２８−１上には、例えばニッケル白金（ＮｉＰｔ）等の高融点金属からなるドレイン電極２９またはソース電極３０が形成されている。
また、ｐ型のＳｉ基板１３表面において、ドレイン領域２７とソース領域２８との間には、図１に示すように、ゲート絶縁膜３１を介してゲート電極３２が帯状に形成されている。そして、このゲート電極３２の両側壁には、ゲート側壁３３が形成されている。
これらのゲート絶縁膜３１、ゲート電極３２、ゲート側壁３３は、上述のｐＭＯＳＦＥＴのゲート絶縁膜２４、ゲート電極２５、ゲート側壁２６とそれぞれ同様である。
以上に説明したｐＭＯＳＦＥＴ１５−１とｎＭＯＳＦＥＴ１５−２とが形成されたＳｉ基板１３上には、層間絶縁膜（図１、図２においては図示せず）が形成されおり、この層間絶縁膜上には、配線層（図示せず）が形成されている。上述したｐＭＯＳＦＥＴ１５−１、ｎＭＯＳＦＥＴ１５−２は、この配線層に形成された配線（図示せず）と、層間絶縁膜に形成された複数のコンタクトホール（図１、図２においては図示せず）に形成されたヴィア（図示せず）を介して電気的に接続されている。
具体的には、ｐＭＯＳＦＥＴ１５−１のゲート電極２５とｎＭＯＳＦＥＴ１５−２のゲート電極３２とは、コンタクトホールに形成されたヴィア（図示せず）を介して、入力端子（図示せず）に接続された配線に共通に接続されている。同様に、ｐＭＯＳＦＥＴ１５−１のドレイン電極２１とｎＭＯＳＦＥＴ１５−２のドレイン電極２９とは、コンタクトホールに形成されたヴィア（図示せず）を介して、出力端子（図示せず）に接続された配線に共通に接続されている。また、ｐＭＯＳＦＥＴ１５−１のソース電極２２は、コンタクトホールに形成されたヴィア（図示せず）を介して、電源（図示せず）に接続された配線に接続されており、ｎＭＯＳＦＥＴ１５−２のソース電極３０は、コンタクトホールを介して接続された配線を介して接地される。
すなわち、既に説明した素子領域１１とは、この領域１１の上部に形成された配線層と電気的に接続された領域と定義することもできる。反対に、以下に説明する非素子領域１２とは、配線層と電気的に接続されない領域と定義することもできる。
次に、図１に示す非素子領域１２について説明する。
非素子領域１２には、例えば長辺が１μｍ程度の長方形のダミーパターン３５が格子状に形成されている。これらのダミーパターン３５は、図２に示す素子領域１１の混晶層１８と同様の材料（ＳｉＧｅ）、同様のＧｅ濃度、および同様の形成方法により形成された混晶層ある。
ダミーパターン３５は、図２に示す混晶層１８が形成された凹状の開口１７（リセス領域１７）と同様の複数の開口（リセス領域）（図２においては図示せず）が、非素子領域１２に格子状に形成されており、この非素子領域１２に形成された開口（リセス領域）上に形成されている。
このようなダミーパターン３５は、上述した素子領域１１の混晶層１８を形成する際に、安定したエピタキシャル成長を実現するために設けられている。
すなわち、上述した素子領域１１の混晶層１８の表面積は、Ｓｉ基板１３の表面積と比較して極めて微小である。エピタキシャル成長は、通常、Ｓｉ基板１３に対するエピタキシャル層の被覆率が極めて微小な場合、正常に成膜されず、成膜された場所によって膜厚が異なる等の問題が生じる。従って、ダミーパターン３５は、Ｓｉ基板１３の表面積に対するエピタキシャル層の表面積の被覆率を高くするために設けられており、これにより、素子領域１１の混晶層１８を形成する際に、安定したエピタキシャル成長を実現している。
なお、上述の被覆率は、Ｓｉ基板１３の表面積に対する全ての開口面積（全てのリセス領域の面積）の開口率と同義であり、本実施形態の半導体装置において、被覆率、すなわち開口率は、例えば１０％である。
このように、素子領域１１の混晶層１８を安定して成膜するために設けられたダミーパターン３５は、図１に示すように、ダミーパターン３５の主方向（図中の矢印ｂ）が、Ｓｉ基板１３の結晶軸＜１１０＞方向とは異なる方向に向くように形成されている。
以上に、本実施形態に係る半導体装置の構造について説明した。次に、上述した半導体装置の製造方法について、図面を参照して説明する。
先ず、図３に示すように、Ｓｉ基板１３表面の一部にｎウェル層１６を形成する。このｎウェル層１６は、ｐ型のＳｉ半導体基板１３表面において、図１に示すｐＭＯＳＦＥＴ１５−１が形成される領域に開口を有するフォトレジスト膜（図示せず）を設け、このフォトレジスト膜をマスクとして用いてＳｉ基板１３にｎ型不純物のＶ属原子、例えばリン（Ｐ）をイオン注入することによって形成される。
次に、図４に示すように、Ｓｉ基板１３上からフォトレジスト膜を除去後、素子領域１１の外周および、この素子領域１１を２箇所に分けるようにトレンチ３６を形成する。トレンチ３６は、例えばフォトリソグラフィおよびＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により形成される。
次に、図５に示すように、少なくともトレンチ３６の内部を埋めるようにＳｉ基板１３上にＳｉＯ２等の絶縁膜（図示せず）を堆積し、Ｓｉ基板１３の表面から絶縁膜を除去することにより、ＳＴＩ（Ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）構造の第１の素子分離層１４−１、第２の素子分離層１４−２を形成する。
絶縁膜の堆積は、例えばＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により行われる。また、絶縁膜の除去は、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により行われる。
次に、図６に示すように、Ｓｉ基板１３の表面全体に、後にゲート絶縁膜２４、３１となる熱酸窒化膜（Ｓｉ酸窒化膜）、後にゲート電極２５、３２となるｐｏｌｙ−Ｓｉ膜、後にオフセット絶縁膜４０となるＳｉ窒化膜（Ｓｉ３Ｎ４）をこの順に堆積する。これらの膜は、それぞれ例えばＬＰＣＶＤ法により堆積される。
次に、図７に示すように、フォトリソグラフィおよびＲＩＥによって、素子領域１１内のｎウェル層１６上および、Ｓｉ基板１３上に、ゲート絶縁膜２４、３１、ゲート電極２５、３２、オフセット絶縁膜４０がこの順で積層された帯状の積層構造体４１を形成する。
次に、図８に示すように、帯状の積層構造体４１を被覆するように例えばＳｉ酸化膜を成膜し、このＳｉ酸化膜をエッチバックすることにより、積層構造体４１の側壁に、ゲート側壁４２を形成する。さらに、図８に示すｎウェル層１６上および、図９に示す非素子領域１２上の一部に開口を有するフォトレジスト膜４３を、Ｓｉ基板１３上に形成する。
ここで、図８に示されるゲート側壁４２を形成するために成膜するＳｉ酸化膜は、Ｓｉ窒化膜、または、Ｓｉ酸化膜とＳｉ窒化膜とが積層された積層膜であってもよい。
Ｓｉ酸化膜等の成膜は、例えばＬＰＣＶＤ法により行われる。また、エッチバックは、例えばＲＩＥなどの異方性のドライエッチング法により行われる。
次に、図１０、図１１に示すように、オフセット絶縁膜４０、ゲート側壁４２、およびフォトレジスト膜４３をマスクとして使用し、Ｓｉ基板１３の表面をリセスエッチングすることにより、Ｓｉ基板１３表面に凹状の開口１７、３４（リセス領域１７、３４）を形成する。開口１７、３４（リセス領域１７、３４）は、例えば８０ｎｍ程度の深さであって、Ｓｉ基板１３の表面積に対する全ての開口１７、３４（リセス領域１７、３４）の合計面積の開口率が１０％になるように形成される。
次に、希フッ酸を用いた洗浄処理により、Ｓｉ基板１３表面の自然酸化膜を除去した後、図１２に示すように、開口１７（リセス領域１７）に、ＳｉとＳｉより格子定数の大きいＧｅとからなる混晶層１８をエピタキシャル成長させると同時に、図１３に示すように、開口３４（リセス領域３４）に、図１２の混晶層１８と同一のダミーパターン３５をエピタキシャル成長させる。このとき、図１２に示す混晶層１８は、その主方向が、Ｓｉ基板１３の結晶軸＜１１０＞方向に向くように形成される。また、図１３に示すダミーパターン３５、すなわち、非素子領域の混晶層３５は、その主方向が、Ｓｉ基板１３の結晶軸＜１１０＞方向とは異なる方向に向くように形成される。
上述した素子領域の混晶層１８、非素子領域の混晶層３５におけるＧｅ濃度は、詳細は上述したため省略するが、一つの混晶層内において、箇所によって異なるように形成されてもよい。Ｇｅ濃度が箇所によって異なるような混晶層１８、３５は、エピタキシャル成長の際に用いられる成膜ガスであるＧｅＨ４のガス流量を、段階的に変化させることにより形成することができる。
次に、図１４に示すように、図１２、図１３に示されたフォトレジスト膜４３を除去し、さらにオフセット絶縁膜４０、ゲート側壁４２を薬液により除去する。この後、第１の素子分離層１４−１と第２の素子分離層１４−２とで囲まれる２箇所の領域のうち、第１の混晶層１８およびゲート電極２５が形成された領域以外を例えばフォトレジスト膜４５ａでマスクする。このフォトレジスト膜４５ａをマスクとして、ｐ型不純物となるＩＩＩ族原子、例えばＢＦ２を注入することにより、混晶層１８とゲート電極２５との間のＳｉ基板１３の表面に、ｐ型の不純物注入層１９−２、２０−２を形成する。ここで、ＢＦ２イオン注入の条件は、例えば加速エネルギー2ｋｅＶで、ドーズ量1×１０１５ｃｍ−２とする。
なお、この工程において、混晶層１８の表面にもｐ型の不純物注入層（図示せず）が形成される。
次に、図１５に示すように、図１４に示されるフォトレジスト膜４５ａを除去した後、第１の素子分離層１４−１と第２の素子分離層１４−２とで囲まれる領域のうち、ゲート電極３２が形成された領域以外を例えばフォトレジスト膜４５ｂでマスクする。このフォトレジスト膜４５ｂをマスクとして、ｎ型不純物となるＶ族原子、例えばヒ素（Ａｓ）イオンを注入することにより、Ｓｉ基板１３の表面に、ｎ型の不純物注入層２７−２、２８−２を形成する。ここで、Ａｓイオン注入の条件は、例えば加速エネルギー２ｋｅＶで、ドーズ量１×１０１５ｃｍ−２とする。
次に、図１６に示すように、図１５に示されるフォトレジスト膜４５ｂを除去した後、ゲート絶縁膜２４、３１およびゲート電極２５、３２の側壁に、例えばＳｉ酸化膜およびＳｉ窒化膜からなる多層構造のゲート側壁２６、３３を、図８に示されたゲート側壁４２と同様に形成する。この後に、再び第１の素子分離層１４−１と第２の素子分離層１４−２とで囲まれる２箇所の領域のうち、第１の混晶層１８およびゲート電極２５が形成された領域以外を例えばフォトレジスト膜４５ｃでマスクする。このゲート側壁２６、３３およびフォトレジスト膜４５ｃをマスクとして、イオン注入法により、例えば、ホウ素（Ｂ）からなるｐ型不純物を注入することにより、混晶層１８の表面に、ｐ＋型の不純物注入層１９−１、２０−１を形成する。これにより、ドレイン領域１９およびソース領域２０が形成される。ここで、Ｂイオン注入の条件は、例えば加速エネルギー２ｋｅＶで、ドーズ量３×１０１５ｃｍ−２とする。
次に、図１７に示すように、図１６に示されるフォトレジスト膜４５ｃを除去した後、再び第１の素子分離層１４−１と第２の素子分離層１４−２とで囲まれる領域のうち、ゲート電極３２が形成された領域以外を例えばフォトレジスト膜４７でマスクする。このゲート側壁３３およびフォトレジスト膜４７をマスクとして、イオン注入法により、例えば、ヒ素（Ａｓ）からなるｎ型不純物を注入することにより、混晶層１８の表面に、ｎ＋型の不純物注入層２７−１、２８−１を形成する。これにより、ドレイン領域２７およびソース領域２８が形成される。ここで、Ａｓイオン注入の条件は、例えば加速エネルギー２０ｋｅＶで、ドーズ量３×１０１５ｃｍ−２とする。
次に、図１８に示すように、フォトレジスト膜４７を除去した後、ハロゲンランプから放射される光４６を用いたＳｐｉｋｅ ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）により、例えば１０５０℃でアニールする。このアニールにより、ｐ＋型の不純物注入層１９−１、２０−１に注入されたホウ素が格子位置に置換されて取り込まれる。従って、イオン注入により混晶層１８に発生した結晶欠陥は回復し、電気的に活性化される。
そして、図１９に示す温度プロファイルを有する昇降温速度が１０５℃／ｓｅｃ以上で、フラッシュランプを用いて活性化アニールを行う。
ここで、活性化アニール温度は、例えば１２００℃である。この活性化アニール温度は、１１５０℃以上が好ましく、より好ましくは１２００℃以上である。
次に、混晶層１８および、ドレイン領域２７、ソース領域２８以外をフォトレジスト膜（図示せず）でマスクし、例えば、ニッケル白金（ＮｉＰｔ）からなる高融点金属膜を形成する。さらに、フォトレジスト膜（図示せず）を除去した後、アニール処理を行う。これにより、図２０に示すように、混晶層１８上にドレイン電極２１およびソース電極２２を形成するとともに、ｎ＋型の不純物領域２７、２８上に、ドレイン電極２９およびソース電極３０を形成する。
なお、電極形成前のアニール処理により、混晶層１８の表面はシリサイド化されている。従って、ニッケル白金からなるドレイン電極２１、ソース電極２２は、混晶層１８表面のシリサイド層２３上に形成される。
次に、図２１に示すように、Ｓｉ基板１３の表面に、例えばＳｉＯ２等からなる層間絶縁膜４８を堆積する。そして、ゲート電極２５、３２、ドレイン電極２１、２９、ソース電極２２、３０上に、コンタクトホール４９を形成する。
最後に、層間絶縁膜４８上に配線層（図示せず）を形成する。そして、この配線層に形成された配線と、ゲート電極２５、３２同士、およびドレイン電極２１、２９同士を、それぞれコンタクトホール４９に形成されるヴィア（図示せず）を介して接続すると同時に、ｐＭＯＳＦＥＴのソース電極２２と電源（図示せず）とをコンタクトホール４０に形成されるヴィア（図示せず）を介して接続し、また、ｎＭＯＳＦＥＴのソース電極３０を、コンタクトホール４９に形成されたヴィア（図示せず）を介して接地することにより、半導体装置が形成される。
以上に、本実施形態に係る半導体装置の製造方法について説明した。
上述の半導体装置によれば、ダミーパターン３５の主方向を、Ｓｉ基板１３の結晶軸＜１１０＞方向とは異なる方向に向くように形成することにより、製造工程における種々の熱工程を経た上で、さらにフラッシュランプアニール工程を経た後であっても、ダミーパターン３５における転位、結晶欠陥の発生を抑制することができる。従って、素子領域１１の混晶層１８に転位、結晶欠陥が進展することを抑制することができる。この理由については、後述する。
また、本実施形態の半導体装置において、素子領域１１に形成されたそれぞれの混晶層１８のＧｅ濃度は、開口１７（リセス領域１７）と混晶層１８の下部表面との境界面から混晶層１８の中心方向に向かって徐々に増大するように形成された。これにより、Ｓｉ基板１３と混晶層１８との格子不整合に起因する周辺への転位と結晶欠陥の発生を抑制することができる。さらに、段階的にＳｉＧｅ由来の応力を効果的にｎウェル層１６に印加することができる。
さらに、本実施形態の半導体装置において、素子領域１１に形成されたそれぞれの混晶層１８のＧｅ濃度は、混晶層１８の中心から混晶層１８の上部表面方向に向かって徐々に低下するように形成された。これにより、混晶層１８の上部表面と、ソース電極２２またはドレイン電極２１との良好なコンタクトを実現することができる。
ここで、上述した本実施形態に係る半導体装置によって、転位、結晶欠陥を抑制することができる理由について説明する。
Ｓｉ基板１３の結晶軸＜１１０＞方向は、一般には劈開方向に相当する方向である。この方向は原子間の結合力の弱い方向であるため、この方向に転位が発生しやすい。従って、ダミーパターン３５の主方向をＳｉ基板１３の結晶軸＜１１０＞方向よりずらすことにより、ＳｉＧｅ／Ｓｉ界面における結晶格子の不整合性や歪に対する耐性に繋がったものと推測される。
なお、一般に、Ｓｉ基板に混晶層が形成されている場合、上述した本実施形態の半導体装置の製造方法のように、例えば１２００度のように高温で活性化アニールすると、Ｓｉ基板の塑性変形量ΔＢｏｗが増大する。このような塑性変形量ΔＢｏｗの増大は、混晶層内に転位が高密度に発生したことによって、誘起された現象と推測される。上述した実施形態とは異なり、混晶層１８の主方向をＳｉ基板１３の結晶軸＜１１０＞方向に向くように形成した場合、ダミーパターン３５のような比較的に表面積が大きな領域では、特に高密度に転位、結晶欠陥が発生することは、本願発明者等によって確認されている。本願発明者等が光学顕微鏡によって観察したところ、混晶層１８を有する領域内において、Ｓｉ基板１３の結晶軸＜１１０＞方向に転位が観察された。これは、混晶層１８のサイズが大きくなるほど、より高密度に転位が観察された。このように、転位発生に混晶層のサイズ依存性がある理由は、以下の通りである。
混晶層の体積が増えるほど、Ｓｉ基板１３を構成するＳｉと混晶層との格子不整合率が増大する。この格子不整合率の増大により、混晶層近傍へのストレス量が増加したためである。さらにその上で、昇降温速度が１０５℃／ｓｅｃ以上と大きい極短時間アニールにより、基板最表層部に限定して高温になり、基板が膨張すること、活性化アニール中において、基板の表層部と裏層部と温度差が大きくなり、基板の厚み方向に熱応力が発生することにより、混晶層のサイズに伴い転位発生に対する耐熱性マージンが低くなると推測される。
以上に、本実施形態に係る半導体装置について説明した。しかし、本発明の実施形態は、これに限定されるものではない。
例えば、素子領域１１に形成される半導体素子は、ＣＭＯＳＦＥＴ１５に限定されない。例えば、素子領域１１に形成される半導体素子は、混晶層１８を有するｐＭＯＳＦＥＴであってもよい。
また、上述の実施形態に係る半導体装置において、非素子領域１２のダミーパターン３５は、この主方向が、Ｓｉ基板１３の結晶軸＜１１０＞方向とは異なる方向に向くように形成された。しかし、図２２に示すように、素子領域１１の混晶層１８が、この主方向が、図中の矢印ａ´に示すように、Ｓｉ基板１３の結晶軸＜１１０＞方向とは異なる方向に向くように形成されてもよい。この図２２の例においては、ｐＭＯＳＦＥＴ１５−１、ｎＭＯＳＦＥＴ１５−２のチャネル方向も、Ｓｉ基板１３の結晶軸＜１１０＞方向とは異なる方向に向くように形成されている。
また、ダミーパターン３５の平面形状は、ダミーパターン３５の主方向が、Ｓｉ基板１３の結晶軸＜１１０＞方向とは異なる方向に向くように形成されればよく、形状は限定されない。従って、ダミーパターン３５は、例えば図２３、図２４に示すような平面形状であってもよい。
例えば、図２３に示すダミーパターン３５は、図２２と比較して、主方向の長さを変えず、Ｓｉ基板１３の結晶軸＜１１０＞方向に沿う方向の長さＬ１を短くした例である。このように、転位、結晶欠陥が生じ安い方向の長さＬ１を短くすることにより、ダミーパターン３５に発生する転位、結晶欠陥をより抑制することができる。
また、図２４に示すダミーパターン３５は、図２３と比較して、主方向が図中の矢印ｂ´に示すように、Ｓｉ基板１３の結晶軸＜１００＞方向（結晶軸＜１１０＞方向から４５度回転した方向）に向くように形成された例である。このように、ダミーパターン３５の主方向が、転位、結晶欠陥が生じ難いＳｉ基板１３の結晶軸＜１００＞方向に向くようにダミーパターン３５を形成することにより、ダミーパターン３５に発生する転位、結晶欠陥をより抑制することができる。
さらに図２４においては、素子部の混晶層１８の主方向（図中の矢印ａ´´）も、Ｓｉ基板１３の結晶軸＜１００＞方向に向くように形成されている。
なお、ダミーパターン３５の主方向がＳｉ基板１３の結晶軸＜１００＞方向に向くようにダミーパターン３５を形成することにより、ダミーパターン３５に発生する転位、結晶欠陥をより抑制することができる理由は、この方向が、低格子密度であるため、結晶格子の不整合性を補正し結晶格子の不整合率が小さくなり、極短時間アニールに対する転位進展の抑制に繋がったためであると推測される。
このように、ダミーパターン３５は、この主方向がＳｉ基板１３の結晶軸＜１００＞方向に向き、Ｓｉ基板１３の結晶軸＜１１０＞方向の距離が短くなる形状が好ましい。
以上に、ダミーパターン３５の好ましい形状について説明したが、ダミーパターン３５の形状は上述したような長方形に限定されるものではなく、例えば多角形あるいは楕円等の如何なる形状であってもよい。これらの各形状の場合、Ｓｉ基板１３の結晶軸＜１１０＞方向とは異なる方向に延長形成されればよい。なお、多角形あるいは楕円等の形状のダミーパターン３５も、長方形の場合と同様に、主方向がＳｉ基板１３の結晶軸＜１００＞方向に向き、Ｓｉ基板１３の結晶軸＜１１０＞方向の距離が短くなる形状が好ましい。
また、ダミーパターン３５の配置および数は、ダミーパターン３５および素子領域１１の混晶層１８の合計面積の、Ｓｉ基板１３の表面積に対する被覆率が、正常なエピタキシャル成長を実現できる程度の割合になるように形成されればよく、配置および数も限定されない。
また、本実施形態においては、熱光源としてＸｅフラッシュランプを用いたアニール方法によって説明している。しかし、熱光源はＸｅフラッシュランプに限定されるものではなく、例えば、他の希ガス、水銀、及び水素を用いたフラッシュランプ、エキシマレーザー、ＹＡＧレーザー、一酸化炭素ガス（ＣＯ）レーザー、及び二酸化炭素（ＣＯ２）レーザー等のレーザー、あるいはＸｅアーク放電ランプ等のような高輝度発光が可能な光源であっても良い。また、従来のハロゲンランプ、抵抗加熱ヒーター等で熱処理する場合にも適用することが可能である。
また、本実施形態においては、Ｓｉ基板１３を使用した場合について説明したが、必ずしもＳｉ基板１３を含めたバルクの単結晶ウエハを用いる必要はなく、エピタキシャルウエハ、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ウエハ等を使用してもよい。
１１・・・素子領域
１２・・・非素子領域
１３・・・Ｓｉ基板
１４−１・・・第１の素子分離層
１４−２・・・第２の素子分離層
１５・・・ＣＭＯＳＦＥＴ
１５−１・・・ｐＭＯＳＦＥＴ
１５−２・・・ｎＭＯＳＦＥＴ
１６・・・ｎ型のウェル層
１７・・・開口（リセス領域）
１８・・・混晶層
１９・・・ｐＭＯＳＦＥＴのドレイン領域
２０・・・ｐＭＯＳＦＥＴのソース領域
２１・・・ｐＭＯＳＦＥＴのドレイン電極
２２・・・ｐＭＯＳＦＥＴのソース電極
２３・・・シリサイド層
２４・・・ｐＭＯＳＦＥＴのゲート絶縁膜
２５・・・ｐＭＯＳＦＥＴのゲート電極
２６・・・ｐＭＯＳＦＥＴのゲート側壁
２７・・・ｎＭＯＳＦＥＴのドレイン領域
２８・・・ｎＭＯＳＦＥＴのソース領域
２９・・・ｎＭＯＳＦＥＴのドレイン電極
３０・・・ｎＭＯＳＦＥＴのソース電極
３１・・・ｎＭＯＳＦＥＴのゲート絶縁膜
３２・・・ｎＭＯＳＦＥＴのゲート電極
３３・・・ｎＭＯＳＦＥＴのゲート側壁
３４・・・非素子領域の開口（リセス領域）
３５・・・ダミーパターン（非素子領域の混晶層）
３６・・・トレンチ
４０・・・オフセット絶縁膜
４１・・・積層構造体
４２・・・ゲート側壁
４３、４５、４７・・・フォトレジスト膜
４６・・・ハロゲンランプから放射される光
４８・・・層間絶縁膜
４９・・・コンタクトホール

Claims (8)

  1. 半導体基板表面に形成され、ゲート電極、第１導電型のドレイン領域及びソース領域を有する第２導電型のトランジスタと、
    前記第２導電型のトランジスタのチャネルとなる領域の両端に形成され、前記半導体基板を構成する第１の原子および、前記第１の原子の格子定数と異なる格子定数の第２の原子からなる第１の混晶層と、
    前記ドレイン領域及びソース領域上にそれぞれ形成されたドレイン電極およびソース電極と、
    を具備する素子領域と、
    この素子領域を囲うように前記半導体基板の表面に形成された素子分離層と、
    この素子分離層外の前記半導体基板の表面に第１の原子および第２の原子からなり、その主方向が、前記半導体基板の＜１１０＞方向とは異なる複数の第２の混晶層と、
    を具備することを特徴とする半導体装置。
  2. 前記第２の混晶層は、その主方向が、前記半導体基板の＜１００＞方向に一致することを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の混晶層は、その主方向が、前記半導体基板の＜１１０＞方向とは異なることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１の混晶層は、その主方向が、前記半導体基板の＜１００＞方向に一致することを特徴とする請求項３に記載の半導体装置。
  5. 半導体基板の表面に、素子領域と非素子領域とを電気的に分離する素子分離層を形成する工程と、
    前記素子領域の表面に第１導電型の不純物注入層を形成する工程と
    前記第１導電型の不純物注入層上にゲート電極を形成する工程と、
    前記半導体基板の前記ゲート電極下の領域の両端に第１の開口を形成する工程と、
    前記非素子領域に複数の第２の開口を形成する工程と、
    前記半導体基板を構成する第１の原子および、この第１の原子の格子定数と異なる格子定数の第２の原子からなる第１の混晶層を、前記第１の開口内に、エピタキシャル成長により形成すると同時に、前記第１の混晶層と同一材料からなり、その主方向が前記半導体基板の＜１１０＞方向とは異なる第２の混晶層を、前記第２の開口内に、エピタキシャル成長により形成する工程と、
    前記第１の混晶層の表面に、それぞれ第２導電型の不純物注入層を形成する工程と、
    前記不純物注入層上にドレイン電極およびソース電極を形成する工程と、
    を具備することを特徴とする半導体装置の製造方法。
  6. 前記第２の混晶層を形成する工程は、主方向が、前記半導体基板の＜１００＞方向に一致する第２の混晶層を、前記第２の開口内に、エピタキシャル成長により形成する工程であることを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記第１の混晶層を形成する工程は、主方向が、前記半導体基板の＜１１０＞方向とは異なる第１の混晶層を、第１の開口内に、エピタキシャル成長により形成する工程であることを特徴とする請求項５または６に記載の半導体装置の製造方法。
  8. 前記第１の混晶層を形成する工程は、主方向が、前記半導体基板の＜１００＞方向に一致する第１の混晶層を、前記第１の開口内に、エピタキシャル成長により形成する工程であることを特徴とする請求項７に記載の半導体装置の製造方法。
JP2009158503A 2009-07-03 2009-07-03 半導体装置及び半導体装置の製造方法 Abandoned JP2011014762A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009158503A JP2011014762A (ja) 2009-07-03 2009-07-03 半導体装置及び半導体装置の製造方法
US12/822,562 US20110001170A1 (en) 2009-07-03 2010-06-24 Semiconductor device and method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009158503A JP2011014762A (ja) 2009-07-03 2009-07-03 半導体装置及び半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2011014762A true JP2011014762A (ja) 2011-01-20

Family

ID=43412158

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009158503A Abandoned JP2011014762A (ja) 2009-07-03 2009-07-03 半導体装置及び半導体装置の製造方法

Country Status (2)

Country Link
US (1) US20110001170A1 (ja)
JP (1) JP2011014762A (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101776926B1 (ko) * 2010-09-07 2017-09-08 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20140039544A (ko) 2012-09-24 2014-04-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP6839939B2 (ja) * 2016-07-26 2021-03-10 株式会社Ｓｃｒｅｅｎホールディングス 熱処理方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5885856A (en) * 1996-08-21 1999-03-23 Motorola, Inc. Integrated circuit having a dummy structure and method of making
US6232641B1 (en) * 1998-05-29 2001-05-15 Kabushiki Kaisha Toshiba Semiconductor apparatus having elevated source and drain structure and manufacturing method therefor
JP2002158278A (ja) * 2000-11-20 2002-05-31 Hitachi Ltd 半導体装置およびその製造方法ならびに設計方法
US7307273B2 (en) * 2002-06-07 2007-12-11 Amberwave Systems Corporation Control of strain in device layers by selective relaxation
EP1748482A1 (en) * 2004-04-30 2007-01-31 Matsushita Electric Industrial Co., Ltd. Semiconductor manufacturing method and semiconductor device
US7701034B2 (en) * 2005-01-21 2010-04-20 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy patterns in integrated circuit fabrication
JP4984665B2 (ja) * 2005-06-22 2012-07-25 富士通セミコンダクター株式会社 半導体装置およびその製造方法
US7293466B2 (en) * 2005-07-19 2007-11-13 Hitachi, Ltd. Bolt with function of measuring strain
US7741221B2 (en) * 2005-12-14 2010-06-22 Freescale Semiconductor, Inc. Method of forming a semiconductor device having dummy features
JP4310399B2 (ja) * 2006-12-08 2009-08-05 株式会社東芝 半導体装置及びその製造方法
KR100825809B1 (ko) * 2007-02-27 2008-04-29 삼성전자주식회사 스트레인층을 갖는 반도체 소자의 구조 및 그 제조 방법
US20080237811A1 (en) * 2007-03-30 2008-10-02 Rohit Pal Method for preserving processing history on a wafer
US7671469B2 (en) * 2007-12-31 2010-03-02 Mediatek Inc. SiGe device with SiGe-embedded dummy pattern for alleviating micro-loading effect
JP2011205049A (ja) * 2010-03-26 2011-10-13 Toshiba Corp 半導体集積回路

Also Published As

Publication number Publication date
US20110001170A1 (en) 2011-01-06

Similar Documents

Publication Publication Date Title
JP5752041B2 (ja) 高応力下にあるチャネルを有するｍｏｓデバイスを製造するための方法
JP5204645B2 (ja) 強化した応力伝送効率でコンタクト絶縁層を形成する技術
JP5795735B2 (ja) チャネル領域への減少させられたオフセットを有する埋め込みＳｉ／Ｇｅ材質を伴うトランジスタ
KR101811796B1 (ko) 급경사 접합 프로파일을 갖는 소스/드레인 영역들을 구비하는 반도체 소자 및 그 제조방법
EP3188227A1 (en) Fin-fet device and fabrication method thereof
US7541645B2 (en) Metal oxide semiconductor (MOS) transistors having buffer regions below source and drain regions
JP5211647B2 (ja) 半導体装置及びその製造方法
JP2009283496A (ja) 半導体装置
US8836041B2 (en) Dual EPI CMOS integration for planar substrates
US8148717B2 (en) Manufacturing method for semiconductor device and semiconductor device
WO2012055143A1 (zh) 晶体管及其制造方法
JP2007027738A (ja) 半導体装置及びその製作方法
JP2006059843A (ja) 半導体装置とその製造方法
JP2009065020A (ja) 半導体装置及びその製造方法
JP2009033173A (ja) 半導体素子およびその製造方法
JP2009283772A (ja) 半導体装置及び半導体装置の製造方法
JP2009088021A (ja) 半導体装置及びその製造方法
JP2009055027A (ja) Ｍｏｓトランジスタの製造方法、および、これにより製造されたｍｏｓトランジスタ
JP2011014762A (ja) 半導体装置及び半導体装置の製造方法
WO2012055144A1 (zh) 晶体管及其制造方法
JP2008263114A (ja) 半導体装置の製造方法および半導体装置
WO2018163605A1 (ja) 半導体装置及び半導体装置の製造方法
TWI790476B (zh) 積體電路晶粒及其製造方法
EP4350737A1 (en) Manufacturing method for semiconductor structure, and semiconductor structure
JP2009111067A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110801

A762 Written abandonment of application

Free format text: JAPANESE INTERMEDIATE CODE: A762

Effective date: 20120510