TWI790476B - 積體電路晶粒及其製造方法 - Google Patents

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Abstract

一種積體電路晶粒包括FinFET電晶體。FinFET電晶體包括在通道區域下方的防沖穿區域。在形成源極區域及汲極區域的過程中，從防沖穿區域移除不需要的摻雜劑。當形成源極及汲極凹座時，在凹座中沈積介電材料層。接著執行退火製程。在退火製程中，不需要的摻雜劑從防沖穿區域擴散至介電材料層內。接著，移除介電材料層。然後，藉由在凹座中沈積半導體材料來形成源極區域及汲極區域。

Description

積體電路晶粒及其製造方法
本揭露內容關於積體電路的領域。更特定言之，本揭露內容關於包括FinFET電晶體的積體電路。
FinFET電晶體通常包括摻雜的防沖穿區域，以減小不需要的短通道效應。然而，一些不需要的摻雜劑可能從防沖穿區域遷移到通道區域內。通道區域中的這些不需要的摻雜劑會不利地影響電晶體的效能。因此，儘管防沖穿區域對FinFET電晶體的操作是有益的，但是，傳統的防沖穿區域對FinFET性能亦具有一些缺點。
本揭示之一態樣是提供一種製造積體電路晶粒的方法，此方法包含以下步驟。形成包括一通道區域及一防沖穿區域的一半導體鰭片。在半導體鰭片中形成一凹座，此凹座具有鄰接防沖穿區域的側壁。沈積一介電材料層在 凹座的側壁上。當介電材料層在凹座的側壁上時執行退火製程。自凹座的側壁移除介電材料層。藉由在凹座中沈積一半導體材料以在半導體鰭片中形成電晶體源極區域。
本揭示之一態樣是提供一種製造積體電路晶粒的方法，此方法包含以下步驟。形成包括一通道區域及一防沖穿區域的一半導體鰭片，其中防沖穿區域包括氟及硼。藉由蝕刻半導體鰭片在半導體鰭片中形成一凹座。在鄰接防沖穿區域的凹座中沈積一介電材料層。自防沖穿區域移除氟的一部分並對介電材料層執行一退火製程。自凹座移除介電材料層。藉由在凹座中沈積一半導體材料以在凹座中形成一電晶體源極區域。
本揭示之一態樣是提供一種積體電路晶粒，其包含半導體基板、半導體鰭片、通道區域、閘極介電層、閘極電極、防沖穿區域和源極區域。半導體鰭片自半導體基板突出。通道區域位在半導體鰭片中。閘極介電層位於通道區域上方的半導體鰭片上。閘極電極位於閘極介電層上。防沖穿區域位在半導體鰭片中，其中防沖穿區域摻雜有第一摻雜劑類型。源極區域位在半導體鰭片中。源極區域摻雜有與第一摻雜劑類型相對的一第二摻雜劑類型，其中源極區域與防沖穿區域之間的界面具有小於1nm峰至谷的粗糙度。
100:積體電路晶粒
102:半導體基板
104:P井區域
106:N井區域
108:通道區域
110:溝槽隔離區域
112:N井區域
114:防沖穿區域
116:通道區域
118:閘極介電層
120:閘極電極
122:閘極介電層
124:閘極電極
126:硬遮罩
128:硬遮罩層
130:間隔層
132:間隔層
134:間隔層
136:側壁間隔物
137:閘極堆疊
138:遮罩
140:凹座
141:側壁
142:介電材料層
144:源極區域
146:汲極區域
148:介電材料層
150:介電層
152:介電層
153:閘極堆疊
154:源極及汲極凹座
155:側壁
158:介電材料層
160:源極區域
162:汲極區域
164:N通道FinFET電晶體
166:P通道FinFET電晶體
172:半導體鰭片
1900:用於製造積體電路晶粒的方法
1902:步驟
1904:步驟
1906:步驟
1908:步驟
1910:步驟
1912:步驟
第1圖至第17圖圖示根據一個實施例的在連續製造階段的積體電路晶粒的橫截面圖。
第18圖為根據一個實施例的積體電路晶粒的透視圖。
第19圖為根據一實施例的用於製造積體電路晶粒的方法。
在以下描述中，針對在積體電路晶粒內的各種層及結構描述許多厚度及材料。針對各種實施例，藉由實例給出具體尺寸及材料。熟習此項技術者將認識到，依據本揭露內容，在許多情況中，在不脫離本揭露內容的範疇的情況下，可使用其他尺寸及材料。
以下揭露內容提供許多不同實施例或實例，用於實施描述的標的的不同特徵。以下描述組件及佈置的具體實例以簡化本描述。當然，此等僅為實例，且並不意欲為限制性。舉例而言，在接下來的描述中，第一特徵在第二特徵上方或上的形成可包括第一與第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一與第二特徵之間使得第一與第二特徵可不直接接觸的實施例。此外，在各種實例中，本揭露內容可重複參考數字及/或字母。此重複係為了簡單且清晰的目的，且自身並不規定論述的各種實施例及/或組態之間的關係。
另外，為了易於描述，諸如「在...之下(beneath)」、「在...下方(below)」、「下部(lower)」、「在... 上方(above)」及「上部(upper)」及類似者的空間相對術語可在本文中用以描述如在圖中圖示的一個元件或特徵與另一元件或特徵的關係。除了圖中描繪的定向之外，該些空間相對術語意欲亦涵蓋在使用或操作中的元件的不同定向。可將設備以其他方式定向(旋轉90度或以其他定向)，且同樣地可將本文中使用的空間相對描述詞相應地作出解釋。
在以下描述中，闡述某些具體細節以便提供對本揭露內容的各種實施例的透徹理解。然而，熟習此項技術者應理解，本揭露內容可在無此等具體細節的情況下實踐。在其他實例中，與電子組件及製造技術相關聯的熟知結構已經詳細描述以避免不必要地使本揭露內容的實施例的描述難懂。
除非上下文另有需要，否則貫穿接下來的說明書及申請專利範圍，詞語「包含(comprise)」及其變化(諸如，「包含(comprises)」及「包含(comprising)」)應按開放式、包括性意義來解釋，亦即，「包括但不限於」。
諸如第一、第二及第三的序數詞的使用未必暗示次序的排名意義，而是可僅區分動作或結構的多個實例。
貫穿本說明書對「一個實施例」或「一實施例」的任何參考意謂結合該實施例描述的一特定特徵、結構或特性包括於至少一個實施例中。因此，片語「在一個實施例中」或「在一實施例中」在貫穿本說明書各處中的出現未必皆指同一實施例。此外，在一或多個實施例中，可按任 一合適方式來組合特定特徵、結構或特性。
如在本說明書及隨附申請專利範圍中所使用，單數形式「一(a及an)」及「該」包括複數個參考物，除非內容另有清晰規定。亦應注意，術語「或」大體按其意義來使用，包括「及/或」，除非內容另有清晰地規定。
第1圖為根據一個實施例的一積體電路晶粒100的一部分的橫截面圖。積體電路晶粒100處於的一中間製造階段。當積體電路晶粒100的製造完成時，積體電路晶粒100將包括一陣列N型及P型FinFET電晶體。
積體電路晶粒100包括一塊體半導體基板(bulk semiconductor substrate)102。此塊體半導體基板102可包括單晶矽。在不脫離本揭露內容的範疇的情況下，塊體半導體基板102可包括不同於單晶矽的半導體材料。
在一個實施例中，積體電路晶粒100包括一絕緣體上矽(silicon on insulator；SOI)基板。在此情況中，諸如二氧化矽的介電材料層(未展示)定位於半導體基板102下方。一半導體材料層定位於該介電材料層下方。利用此絕緣體上矽組態來減小電晶體中的寄生電容及短通道效應。因此，雖然未在圖中明確地展示，但積體電路晶粒100可利用一絕緣體上矽基板。
積體電路晶粒100包括一P井區域104。P井區域104用於N通道電晶體的形成。雖然該些圖圖示僅一單一N通道電晶體在P井區域104處的形成，但熟習此項技術者將認識到，依據本揭露內容，積體電路晶粒100可包 括與P井區域104一起形成的大量N通道電晶體。
P井區域104包括P型摻雜劑。在半導體基板102為單晶矽的實例中，P型摻雜劑原子可包括硼原子。P井區域104的摻雜劑濃度在1E15/cm^3與1E17/cm^3之間。在不脫離本揭露內容的範圍的情況下，P井區域104可包括與本文中描述的摻雜劑濃度及類型不同的摻雜劑濃度及摻雜劑類型。
在一個實施例中，P井區域104為半導體基板102的部分。在半導體基板102包括單晶矽的實例中，P井區域104亦包括摻雜有P型摻雜劑原子的單晶矽。P井區域104包括與半導體基板102相同的半導體材料，其中添加了摻雜劑原子。
積體電路晶粒100包括一N井區域112。N井區域112用於P通道電晶體的形成。雖然該些圖圖示僅一單一P通道電晶體在N井區域106處的形成，但熟習此項技術者將認識到，依據本揭露內容，實務上，積體電路晶粒100可包括與N井區域112一起形成的大量P通道電晶體。
N井區域112包括N型摻雜劑原子。在半導體基板102為單晶矽的實例中，N型摻雜劑原子可包括磷原子。N井區域112的摻雜劑濃度在1E15/cm^3與1E17/cm^3之間。在不脫離本揭露內容的範圍的情況下，N井區域112可包括與本文中描述的摻雜劑濃度及類型不同的摻雜劑濃度及摻雜劑類型。
在一個實施例中，N井區域112為半導體基板102的部分。在半導體基板102包括單晶矽的實例中，N井區域112亦包括摻雜有N型摻雜劑原子的單晶矽。N井區域112包括與半導體基板102相同的半導體材料，其中添加了摻雜劑原子。
半導體基板102摻雜有P型摻雜劑原子。舉例而言，在半導體基板102的生長期間，半導體基板102可原位摻雜有P型摻雜劑原子。在此情況中，P井區域104可包括下至SOI組態的介電層的所有半導體基板102。可在N型摻雜劑離子按一選定濃度植入於半導體基板102中選定深度處的單獨摻雜製程期間形成N井區域112。
積體電路晶粒100包括形成於P井區域104上方或中的一防沖穿區域(anti-punch through region)106。防沖穿區域106幫助減小汲極誘發的障壁降低(drain-induced barrier lowering；DIBL)效應。隨著FinFET電晶體的通道長度減小，DIBL增大。DIBL可導致FinFET電晶體的源極與汲極之間的短路。防沖穿區域106的存在幫助減少DIBL及FinFET電晶體的源極與汲極之間的對應的短路。
防沖穿區域106為用於減少N通道電晶體中的沖穿的P型防沖穿區域。P型防沖穿區域106可藉由用包括硼(B)及/或硼氟(BF2)的P型摻雜劑摻雜選定區來形成。可按自約3keV至約7keV的功率範圍在離子植入製程期間植入P型摻雜劑。替代地，可在半導體基板102 的對應於防沖穿區域106的區域的磊晶生長期間原位植入P型摻雜劑。在不脫離本揭露內容的範疇的情況下，可利用其他類型的摻雜劑及其他摻雜製程以形成防沖穿區域106。
在一個實施例中，障壁層可形成於防沖穿區域106之上以抑制防沖穿區域106擴散至一通道區域108內。障壁層可包括碳化矽或其他合適的週期。
積體電路晶粒100包括形成於N井區域112上方或中的一防沖穿區域114。防沖穿區域114幫助減小汲極誘發的障壁降低效應，如先前所描述。
防沖穿區域114為用於減小P通道電晶體中的DIBL的N型防沖穿區域。N型防沖穿區域114可藉由用包括砷(As)、磷(P)或銻(Sb)的N型摻雜劑摻雜選定區來形成。摻雜製程亦可導致在防沖穿區域114中存在氫H。可按自約3keV至約7keV的功率範圍在離子植入製程期間植入N型摻雜劑。替代地，可在半導體基板102的對應於防沖穿區域114的區域的磊晶生長期間原位植入N型摻雜劑。在不脫離本揭露內容的範疇的情況下，可利用其他類型的摻雜劑及其他摻雜劑製程以形成防沖穿區域114。
在一個實施例中，障壁層可形成於防沖穿區域114之上以抑制防沖穿區域114擴散至一通道區域116內。障壁層可包括碳化矽或其他合適的材料。
積體電路晶粒100包括一通道區域108。通道區 域108包括單晶矽半導體材料。單晶矽半導體材料可包括單晶矽。替代地，在不脫離本揭露內容的範疇的情況下，通道區域108可包括不同於矽的單晶矽半導體材料。另外，通道區域108可包括與防沖穿區域106不同的單晶矽半導體材料。通道區域108將對應於與P井區域104一起形成的N通道電晶體的通道區域，如以下將更詳細地描述。
通道區域108可在防沖穿區域106的形成後經由磊晶生長形成。替代地，通道區域可在與防沖穿區域106相同的磊晶生長製程中形成，但無防沖穿區域106的摻雜劑。
積體電路晶粒100包括一通道區域116。通道區域116包括單晶矽半導體材料。單晶矽半導體材料可包括單晶矽。替代地，在不脫離本揭露內容的範疇的情況下，通道區域116可包括不同於矽的單晶矽半導體材料。另外，通道區域116可包括與防沖穿區域114不同的單晶矽半導體材料。通道區域116將對應於與N井區域112一起形成的P通道電晶體的通道區域。
通道區域116可在防沖穿區域114的形成後經由磊晶生長形成。替代地，通道區域可在與防沖穿區域114相同的磊晶生長製程中形成，但無防沖穿區域114的摻雜劑。
積體電路晶粒100包括溝槽隔離區域110。溝槽隔離區域110電隔離N井區域112與P井區域104。另外或替代地，溝槽隔離110可分開N通道電晶體區域與P 通道電晶體區域。溝槽隔離區域110可延伸至在N井112下方的一深度。在一個實施例中，溝槽隔離區域110可始終延伸至絕緣體上矽基板的一絕緣體層。溝槽隔離區域110可包括二氧化矽。在不脫離本揭露內容的範疇的情況下，溝槽隔離區域110可包括其他材料、形狀及尺寸。
積體電路晶粒100包括定位於通道區域108上的一閘極介電層118。閘極介電層118可包括諸如二氧化矽、氮化矽、氮氧化矽、具有高介電常數的介電材料(高K介電材料)或其組合的介電材料。高K介電材料包括氧化鉿、氧化鋯、氧化鋁、二氧化鉿-鋁合金、氧化鉿矽、氮氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯。在不脫離本揭露內容的範疇的情況下，可利用用於閘極介電層118的其他合適介電材料。
積體電路晶粒100包括一閘極電極120。閘極電極120可包括多晶矽或金屬。用於閘極電極120的金屬可包括氮化鉭、鎳矽、鈷矽、鉬、銅、鎢、氧化鋁、鈷、鋯、鉑或其他合適材料。在不脫離本揭露內容的範疇的情況下，其他材料可用於閘極電極120。
積體電路晶粒100包括定位於閘極電極120上的一硬遮罩層126。硬遮罩層126可包括氧化矽、氮化矽或氮氧化矽。在不脫離本揭露內容的範疇的情況下，其他材料可用於硬遮罩層126。硬遮罩層126用以在處理步驟期間圖案化閘極電極120，從而導致如在第1圖中展示的積體電路晶粒100。
積體電路晶粒100包括定位於通道區域116上的一閘極介電層122。閘極介電層122可包括諸如二氧化矽、氮化矽、氮氧化矽、具有高介電常數的介電材料(高K介電材料)或其組合的介電材料。高K介電材料包括氧化鉿、氧化鋯、氧化鋁、二氧化鉿-鋁合金、氧化鉿矽、氮氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯。在不脫離本揭露內容的範疇的情況下，可利用用於閘極介電層122的其他合適介電材料。
積體電路晶粒100包括一閘極電極124。閘極電極124可包括多晶矽或金屬。用於閘極電極124的金屬可包括氮化鉭、鎳矽、鈷矽、鉬、銅、鎢、氧化鋁、鈷、鋯、鉑或其他合適材料。在不脫離本揭露內容的範疇的情況下，其他材料可用於閘極電極124。
積體電路晶粒100包括定位於閘極電極124上的一硬遮罩層128。硬遮罩層128可包括氧化矽、氮化矽或氮氧化矽。在不脫離本揭露內容的範疇的情況下，其他材料可用於硬遮罩層128。硬遮罩層128用以在處理步驟期間圖案化閘極電極124，從而導致如在第1圖中展示的積體電路晶粒100。
積體電路晶粒包括間隔層130、132和134。間隔層130、132和134為用於形成用於閘極電極120、124的側壁間隔物的介電層，如以下將更詳細地描述。間隔層130、132和134可包括氧化矽、氮化矽及氮氧化矽。在不脫離本揭露內容的範疇的情況下，這些間隔層可包括 多於三個或少於三個層，且可包括其他材料。
雖然在第1圖中不明顯，但通道區域108、116及防沖穿區域106、114可形成於自半導體基體102突出的半導體鰭片中。在第18圖的透視圖中，該半導體鰭片較明顯。
第2圖為根據一個實施例的在一中間處理階段的積體電路晶粒100的橫截面。在第2圖中，一遮罩138形成於在積體電路晶粒100的對應於P通道FinFET電晶體的部分上的頂部間隔層134之上。遮罩138可使用普通光微影技術形成，該些技術包括沈積一光阻層、在存在光微影遮罩的情況下將該光阻曝露於光及移除光阻的未硬化的部分。在不脫離本揭露內容的範疇的情況下，可使用其他合適製程及材料來形成遮罩138。
一側壁間隔物136形成於閘極電極120的側壁上。該側壁間隔物係藉由蝕刻間隔層130、132及134的曝露的部分來形成。在間隔層130、132、134在垂直方向上最薄的彼等曝露的位置處，蝕刻製程完全移除間隔層130、132及134。間隔層130、132及134未緊接在遮罩138下方蝕刻。
側壁間隔物136係藉由使用各向異性蝕刻製程形成。各向異性蝕刻製程在向下方向上選擇性地蝕刻。結果為，間隔層並未顯著地自閘極電極的側壁蝕刻，因為間隔層130、132及134垂直地沿著閘極電極120的側壁較厚。因此，在蝕刻製程後，側壁間隔物136保持如在第2 圖中所示。
一閘極堆疊137包括閘極介電質118、閘極電極120、硬遮罩126及側壁間隔物136。該閘極堆疊137包住一半導體鰭片，如關於第18圖更詳細地展示。
第3圖為根據一個實施例的在一中間處理階段的積體電路晶粒100的橫截面。在第3圖中，源極及汲極凹座140形成於P井區域104、防沖穿區域106及通道區域108中的半導體材料中。如以下將更詳細地描述，源極及汲極凹座140將用以形成N通道FinFET電晶體的源極及汲極區域。
用於形成源極及汲極凹座140的蝕刻製程選擇性地蝕刻與關於溝槽隔離區域110、側壁間隔物136、硬遮罩126及遮罩138的各種半導體區域104、106和108相關聯的半導體材料。換言之，蝕刻製程以比側壁間隔物136、硬遮罩126及遮罩138的材料顯著高的速率蝕刻與通道區域108、防沖穿區域106及P井區域104相關聯的半導體材料。該蝕刻製程可包括濕式蝕刻或乾式蝕刻。因此，蝕刻劑的化學性選擇性地蝕刻各種半導體區域104、106和108的半導體材料。
在一個實施例中，用於形成源極及汲極凹座140的蝕刻製程為一各向異性蝕刻。該各向異性蝕刻在所有方向上實質上以相同速率蝕刻。因此，凹座140的底部將具有一半圓形形狀。替代地，用於形成源極及汲極凹座140的蝕刻製程可包括在向下方向上以比在其他方向上顯著高 的速率蝕刻的選擇性蝕刻。在此情況中，凹座140將具有實質上垂直壁及一實質上平底部。用於形成源極及汲極凹座的蝕刻製程可包括濕式蝕刻、乾式蝕刻或離子束蝕刻中的一或多者。熟習此項技術者將認識到，依據本揭露內容，在不脫離本揭露內容的範疇的情況下，可利用其他蝕刻製程。
在一個實施例中，凹座140不在防沖穿區域106下方延伸。在此情況中，防沖穿區域106將凹座140與P井區域104全部分開。
第4圖為根據一個實施例的在一中間處理階段的積體電路晶粒100的橫截面。在第4圖中，遮罩138已經移除且一介電材料層142沈積於積體電路晶粒100的暴露的表面(包括源極及汲極凹座140的暴露的壁141)上。如以下將更詳細地闡述，介電材料層142將輔助改善與P井區域104相關聯的N通道電晶體的效能及特性。
在一個實施例中，介電材料層142包括二氧化矽。介電材料層142厚度在3nm與30nm之間。介電材料層142可藉由化學氣相沈積、物理氣相沈積或原子層沈積來沈積。在不脫離本揭露內容的範疇的情況下，其他合適材料、厚度及沈積製程可用於介電材料層142。
第5圖為根據一個實施例的在一中間處理階段期間的積體電路晶粒100的一部分的橫截面。詳言之，第5圖為包括源極/汲極凹座140的積體電路晶粒100的一部分的放大圖，介電材料層142定位於凹座140的一側壁 141及防沖穿區域106上。
如先前關於第1圖描述，防沖穿區域106係藉由植入或擴散摻雜劑來形成。摻雜製程可包括將硼及硼氟植入至防沖穿區域106內。在植入後或期間，硼與氟原子中的一些分開。結果為，在防沖穿區域106中存在自由氟離子(F-)及硼離子(B+)。
當防沖穿區域106起到在抑制DIBL效應及源極與汲極之間的伴隨短路時的有用功能時，自由氟離子的存在亦可具有負面效應。舉例而言，自由氟離子中的一些可逐漸擴散至通道區域108內。氟離子至通道區域108內的擴散可造成N通道電晶體的功能性的顯著問題。隨著通道區域108中的氟離子的濃度增大，通道區域108的傳導率降低。若通道區域108中的氟離子的濃度過高，則有可能N通道電晶體將在通道倒轉期間不針對恰當功能傳導足夠的電流。如以下將更詳細地描述，介電材料層142的沈積可輔助降低防沖穿區域106中的氟原子的濃度，由此減少可擴散到通道區域108內的氟離子的數目。
第6圖為根據一個實施例的在一中間處理階段期間的積體電路晶粒100的一部分的橫截面。詳言之，第6圖的視圖為積體電路晶粒100的與在第5圖中所展示相同的放大部分。然而，第6圖展示在已執行退火製程後的積體電路晶粒100。
在退火製程期間，氟離子中的一些自防沖穿區域106遷移至介電材料層142內。在介電材料層142包括氧 化矽的實例中，此等氟離子中的一些與介電材料層142中的矽原子鍵合以形成矽氟(SiF)。結果為防沖穿區域106中的氟的濃度降低了。對應地，介電材料層142中的氟的濃度增加。
退火製程可包括迅速熱退火製程。迅速熱退火製程可包括將積體電路晶粒100加熱至在700℃與1200℃之間的高溫。積體電路晶粒100經受高溫達5秒與20秒之間的持續時間。在不脫離本揭露內容的範疇的情況下，退火製程可包括其他溫度及持續時間。舉例而言，在一些情況中，退火製程可持續若干分鐘。退火製程的結果為氟離子擴散至介電材料層142內。
第7圖為根據一個實施例的在一中間處理階段期間的積體電路晶粒100的一部分的橫截面。詳言之，第7圖的視圖為積體電路晶粒100的與在第6圖中所展示相同的放大部分。然而，在第7圖中，已移除介電材料層142。
介電材料層142可藉由蝕刻製程移除。蝕刻製程可包括濕式蝕刻或乾式蝕刻。蝕刻製程利用具有關於通道區域108、防沖穿區域106及P井區域104的半導體材料選擇性蝕刻介電材料層142的化學性的蝕刻劑。蝕刻製程可包括各向異性蝕刻製程，其按對於所有方向實質上類似的速率蝕刻介電材料層142。蝕刻製程可包括一計時蝕刻。將蝕刻的持續時間選擇為足夠移除全部介電材料層142。將蝕刻的持續時間選擇為足夠短，使得未在一顯著程度上蝕刻通道區域108、防沖穿區域106及P井區域 104的半導體材料。舉例而言，蝕刻製程可移除2Å與10Å之間的半導體材料。因此，在移除介電材料層142的蝕刻製程後，未顯著增大凹座140的寬度。
當移除介電材料層142時，亦移除遷移至介電材料層142內的所有氟原子。因此，隨著介電材料層142的移除，移除大量氟原子。在一個實例中，在沈積介電材料層142前在防沖穿區域106中的氟原子的濃度在1E4/cm^3與1E5/cm^3之間。在移除介電材料層142後在防沖穿區域106中的氟原子的濃度在1E2/cm^3與1E3/cm^3之間。因此，在一個實施例中，在移除介電材料層142後在防沖穿區域106中的氟原子的濃度小於1E4/cm^3。在一個實施例中，在移除介電材料層142後在防沖穿區域106中的氟原子的濃度小於1E3/cm^3。另一方面，介電材料層142的沈積、退火製程及介電材料層142的移除並不不利地影響防沖穿區域106中的合乎需要的硼原子的濃度。因此，介電材料層142的沈積、退火製程及介電材料層142的移除移除了不想要的摻雜劑，而不會不利地影響所要的摻雜劑的濃度。
第5圖至第7圖的描述已主要論述防沖穿區域106包括硼及氟原子的一實施例。然而，防沖穿區域106可包括其他類型的摻雜劑，包括不脫離本揭露內容的範疇的其他類型的合乎需要的摻雜劑及不合需要的摻雜劑。介電材料層142的沈積、退火製程及介電材料層142的移除可移除與在以上具體描述的摻雜劑不同類型的不合需要的 摻雜劑。
第8圖為根據一個實施例的在一中間處理階段期間的積體電路晶粒100的一部分的橫截面。在第8圖中，一源極區域144及一汲極區域146已形成於凹座140中。
源極區域144及汲極區域146包括一半導體材料。源極區域144及汲極區域146的半導體材料大量摻雜有N型摻雜劑。在一個實例中，半導體材料包括單晶矽，且摻雜劑包括磷。在不脫離本揭露內容的範疇的情況下，其他半導體材料及摻雜劑可用於源極區域144及汲極區域146。
源極區域144及汲極區域146可藉由磊晶生長形成。因此，單晶矽半導體材料自P井區域104、防沖穿區域106及通道區域108磊晶生長。可在磊晶生長期間原位植入N型摻雜劑。在不脫離本揭露內容的範疇的情況下，可利用用於形成源極區域144及汲極區域146及用於在源極區域144及汲極區域146中植入N型摻雜劑的其他製程。熟習此項技術者將認識到，依據本揭露內容，在不脫離本揭露內容的範疇的情況下，可利用許多替代或額外製程來形成N通道FinFET電晶體的各種特徵。
介電材料層142的退火及移除的另一益處在於，在移除介電材料層142後，凹座140的側壁141顯著更平滑。此提供硼原子或其他P型摻雜劑未在凹座140的表面丟失的一額外益處。當源極區域144及汲極區域146形 成於凹座140中時，防沖穿區域106與源極區域144及汲極區域146之間的界面將因此包括一改善的P-N界面，其減少防沖穿區域106與源極區域144及汲極區域146之間的洩漏電流。在一個實施例中，在源極區域144/汲極區域146與防沖穿區域106的界面之間的最大峰至谷粗糙度在0.2nm與1nm之間。因此，最大峰至谷粗糙度可小於1nm，或小於0.4nm。更平滑界面導致源極區域144及汲極區域146與P井區域104之間經由防沖穿區域106的較少洩漏電流。
第9圖為根據一個實施例的在一中間處理階段期間的積體電路晶粒100的一部分的橫截面。在第9圖中，一介電材料層148已沈積於積體電路晶粒100上。介電材料層148可包括氮化矽。在不脫離本揭露內容的範疇的情況下，其他介電材料可用於介電材料層148。
第10圖為根據一個實施例的在一中間處理階段的積體電路晶粒100的橫截面。在第10圖中，一遮罩150形成於在積體電路晶粒100的對應於P通道FinFET電晶體的部分上的介電材料層148之上。遮罩150可使用普通光微影技術形成，該些技術包括沈積一光阻層、在存在光微影遮罩的情況下將該光阻曝露於光及移除光阻的未硬化的部分。在不脫離本揭露內容的範疇的情況下，可使用其他合適製程及材料來形成遮罩150。
一側壁間隔物152形成於閘極電極124的側壁上。側壁間隔物152係藉由蝕刻間隔層130、132及134及 介電材料層148的曝露的部分來形成。在間隔層130、132、134及介電材料層在垂直方向上最薄的彼等曝露的位置處，蝕刻製程完全移除間隔層130、132及134及介電材料層148。
側壁間隔物152係藉由使用各向異性蝕刻製程形成。各向異性蝕刻製程在向下方向上選擇性地蝕刻。結果為，間隔層並未顯著地自閘極電極的側壁蝕刻，因為間隔層130、132及134垂直地沿著閘極電極124的側壁較厚。因此，在蝕刻製程後，側壁間隔物152保持如在第10圖中所示。
一閘極堆疊153包括閘極介電層122、閘極電極124、硬遮罩128及側壁間隔物152。閘極堆疊153包住一半導體鰭片，如關於第18圖更詳細地展示。
第11圖為根據一個實施例的在一中間處理階段的積體電路晶粒100的橫截面。在第11圖中，源極及汲極凹座154形成於N井區域112、防沖穿區域114及通道區域116中的半導體材料中。如以下將更詳細地描述，源極及汲極凹座154將用以形成P通道FinFET電晶體的源極或汲極區域。
用於形成源極及汲極凹座154的蝕刻製程選擇性地蝕刻與關於溝槽隔離區域110、側壁間隔物152、硬遮罩128及遮罩150的各種半導體區域112、114、116相關聯的半導體材料。換言之，蝕刻製程以比側壁間隔物152、硬遮罩128及遮罩150的材料顯著高的速率蝕刻與 通道區域116、防沖穿區域114及N井區域112相關聯的半導體材料。該蝕刻製程可包括濕式蝕刻或乾式蝕刻。因此，蝕刻劑的化學性選擇性地蝕刻各種半導體區域112、114、116的半導體材料。
用於形成源極及汲極凹座154的蝕刻製程為一各向異性蝕刻。該各向異性蝕刻在所有方向上實質上以相同速率蝕刻。因此，凹座154的底部將具有一半圓形形狀。替代地，用於形成源極及汲極凹座154的蝕刻製程可包括在向下方向上以比在其他方向上顯著高的速率蝕刻的選擇性蝕刻。在此情況中，凹座154將具有實質上垂直壁及一實質上平底部。用於形成源極及汲極凹座的蝕刻製程可包括濕式蝕刻、乾式蝕刻或離子束蝕刻中的一或多者。熟習此項技術者將認識到，依據本揭露內容，在不脫離本揭露內容的範疇的情況下，可利用其他蝕刻製程。
第12圖為根據一個實施例的在一中間處理階段的積體電路晶粒100的橫截面。在第12圖中，遮罩150已經移除且一介電材料層158沈積於積體電路晶粒100的暴露的表面(包括源極及汲極凹座154的暴露的側壁155)上。如以下將更詳細地闡述，介電材料層158將輔助改善與N井區域112相關聯的P通道電晶體的效能及特性。
在一個實施例中，介電材料層158包括二氧化矽。介電材料層158厚度在3nm與30nm之間。介電材料層158可藉由化學氣相沈積、物理氣相沈積或原子層沈積來沈積。在不脫離本揭露內容的範疇的情況下，其他合適 材料、厚度及沈積製程可用於介電材料層158。
第13圖為根據一個實施例的在一中間處理階段期間的積體電路晶粒100的一部分的橫截面。詳言之，第13圖為包括源極/汲極凹座154、在凹座154的一側壁155上的介電材料層158及防沖穿區域114的積體電路晶粒100的一部分的放大圖。
如先前關於第1圖描述，防沖穿區域114係藉由植入或擴散摻雜劑來形成。摻雜製程可包括將磷及磷氫植入至防沖穿區域114內。在植入後或期間，磷與氫原子中的一些分開。結果為，在防沖穿區域114中存在自由氫離子(H+)及自由磷離子(P-)。
當防沖穿區域114起到在抑制DIBL效應及源極與汲極之間的伴隨短路時的有用功能時，自由氫離子的存在亦可具有負面效應。舉例而言，自由氫離子中的一些可逐漸擴散至通道區域116內。氫離子至通道區域116內的擴散可造成P通道電晶體的功能性的顯著問題。隨著通道區域116中的氫離子的濃度增大，通道區域116的傳導率降低。若通道區域116中的氫離子的濃度過高，則有可能P通道電晶體將在通道倒轉期間不針對恰當功能傳導足夠的電流。如以下將更詳細地描述，介電材料層158的沈積可輔助降低防沖穿區域114中的氫原子的濃度，由此減少可擴散到通道區域116內的氫離子的數目。
第14圖為根據一個實施例的在一中間處理階段期間的積體電路晶粒100的一部分的橫截面。詳言之，第14 圖的視圖為積體電路晶粒100的與在第13圖中所展示相同的放大部分。然而，第14圖展示在已執行退火製程後的積體電路晶粒100。
在退火製程期間，氫離子中的一些自防沖穿區域114遷移至介電材料層158內。在介電材料層158包括氧化矽的實例中，此等氫離子中的一些與介電材料層158中的矽原子鍵合以形成氧化氫(HOH)。結果為防沖穿區域114中的氫的濃度降低了。對應地，介電材料層158中的氫的濃度增加。
退火製程可包括迅速熱退火製程。該迅速熱退火製程可包括將積體電路晶粒100加熱至在700℃與1200℃之間的一高溫。積體電路晶粒100經受高溫達5秒與20秒之間的一持續時間。在不脫離本揭露內容的範疇的情況下，該退火製程可包括其他溫度及持續時間。舉例而言，在一些情況中，該退火製程可持續高達若干分鐘。退火製程的結果為氫離子擴散至介電材料層158內。
第15圖為根據一個實施例的在一中間處理階段期間的積體電路晶粒100的一部分的橫截面。詳言之，第15圖的視圖為積體電路晶粒100的與在第14圖中所展示相同的放大部分。然而，在第15圖中，已移除介電材料層158。
介電材料層158可藉由蝕刻製程移除。蝕刻製程可包括濕式蝕刻或乾式蝕刻。該蝕刻製程利用具有關於通道區域116、防沖穿區域114及N井區域112的半導體 材料選擇性蝕刻介電材料層158的化學性的蝕刻劑。該蝕刻製程可包括各向異性蝕刻製程，其按對於所有方向實質上類似的速率蝕刻介電材料層158。該蝕刻製程可包括一計時蝕刻。將蝕刻的持續時間選擇為足夠移除全部介電材料層158。將蝕刻的持續時間選擇為足夠短，使得未在一顯著程度上蝕刻通道區域116、防沖穿區域114及N井區域112的半導體材料。舉例而言，蝕刻製程可移除2Å與10Å之間的半導體材料。因此，在移除介電材料層158的蝕刻製程後，未顯著增大凹座154的寬度。
當移除介電材料層158時，亦移除遷移至介電材料層158內的所有氫原子。因此，隨著介電材料層158的移除，移除大量氫原子。在一個實例中，在沈積介電材料層158前在防沖穿區域114中的氫原子的濃度在1E4/cm^3與1E5/cm^3之間。在移除介電材料層158後在防沖穿區域114中的氫原子的濃度在1E2/cm^3與1E3/cm^3之間。因此，在一個實施例中，在移除介電材料層158後在防沖穿區域114中的氫原子的濃度小於1E4/cm^3。在一個實施例中，在移除介電材料層158後在防沖穿區域114中的氫原子的濃度小於1E3/cm^3。另一方面，介電材料層158的沈積、退火製程及介電材料層158的移除並不不利地影響防沖穿區域114中的合乎需要的磷原子的濃度。因此，介電材料層158的沈積、退火製程及介電材料層158的移除移除了不想要的摻雜劑原子，而不會不利地影響所要的摻雜劑原子的濃度。
第13圖至第15圖的描述已主要論述防沖穿區域包括磷及氫原子的一實施例。然而，防沖穿區域114可包括其他類型的摻雜劑，包括不脫離本揭露內容的範疇的其他類型的合乎需要的摻雜劑及不合需要的摻雜劑。舉例而言，不合需要的碳原子可擴散至介電材料層158內且經移除。介電材料層158的沈積、退火製程及介電材料層158的移除可移除與在以上具體描述的摻雜劑不同類型的不合需要的摻雜劑。
第16圖為根據一個實施例的在一中間處理階段期間的積體電路晶粒100的一部分的橫截面。在第16圖中，一源極區域160及一汲極區域162已形成於凹座154中。
源極區域160及汲極區域162包括一半導體材料。源極區域160及汲極區域162的半導體材料大量摻雜有P型摻雜劑。在一個實例中，半導體材料包括單晶矽，且摻雜劑包括硼。在另一實例中，半導體材料包括矽鍺(SiGe)，且摻雜劑包括硼。在不脫離本揭露內容的範疇的情況下，其他半導體材料及摻雜劑可用於源極區域160及汲極區域162。
源極區域160及汲極區域162可藉由磊晶生長形成。因此，單晶矽半導體材料自N井區域112、防沖穿區域114及通道區域116磊晶生長。可在磊晶生長期間原位植入P型摻雜劑。在不脫離本揭露內容的範疇的情況下，可利用用於形成源極區域160及汲極區域162及用於在源 極區域160及汲極區域162中植入P型摻雜劑的其他製程。熟習此項技術者將認識到，依據本揭露內容，在不脫離本揭露內容的範疇的情況下，可利用許多替代或額外製程來形成P通道FinFET電晶體的各種特徵。
介電材料層158的退火及移除的另一益處在於，在移除介電材料層158後，凹座154的側壁顯著更平滑。此提供磷原子或其他N型摻雜劑未在凹座154的表面丟失的一額外益處。當源極區域160及汲極區域162形成於凹座154中時，防沖穿區域114與源極區域160及汲極區域162之間的界面將因此包括一改善的P-N界面，其減少防沖穿區域114與源極區域160及汲極區域162之間的洩漏電流。在一個實施例中，在源極區域160/汲極區域162與防沖穿區域114的界面之間的最大峰至谷粗糙度在0.2nm與1nm之間。因此，最大峰至谷粗糙度可小於1nm，或小於0.4nm。更平滑界面導致源極區域160及汲極區域162與N井區域112之間經由防沖穿區域114的較少洩漏電流。
第17圖為根據一個實施例的在一中間處理階段期間的積體電路晶粒100的一部分的橫截面。在第17圖中，已移除介電材料層148。第17圖展示N通道FinFET電晶體164及P通道FinFET電晶體166。實務上，積體電路晶粒100可包括大量N通道FinFET電晶體164及P通道FinFET電晶體166。第17圖未圖示源極及汲極接點或其他普通積體電路結構。熟習此項技術者將認識到， 依據本揭露內容，在不脫離本揭露內容的範疇的情況下，積體電路晶粒100將包括許多其他結構及特徵。
第18圖為根據一個實施例的第17圖的積體電路晶粒的一部分的透視圖。第17圖的透視圖圖示自半導體基板102突出的半導體鰭片172。源極區域144及汲極區域146、通道區域108及防沖穿區域106的一部分定位於半導體鰭片172中。使閘極堆疊137包住半導體鰭片172。因此，使閘極電極120及閘極介電層118包住通道區域108，從而當將選定電壓施加至閘極電極120時，使閘極電極能夠更有效地致使通道區域108傳導或不傳導。雖未在第18圖中展示，但一或多個介電層可定位於半導體鰭片172的任一側上。在源極及汲極區域144、146、160、162的形成期間，可存在一或多個介電層。
源極區域160及汲極區域162、通道區域116及防沖穿區域114的一部分定位於半導體鰭片172中。使閘極堆疊153包住半導體鰭片172。因此，使閘極電極124及閘極氧化物122包住通道區域116，從而當將選定電壓施加至閘極電極124時，使閘極電極能夠更有效地致使通道區域116傳導或不傳導。
在第18圖中，防沖穿區域106、114在半導體鰭片144及對應的源極及汲極區域144、146、160、162下方延伸。然而，在一些實施例中，防沖穿區域可不在半導體鰭片172下方延伸。在此等情況中，N井區域104及P井區域112可延伸至半導體鰭片172內。熟習此項技術 者將認識到，依據本揭露內容，在不脫離本揭露內容的範疇的情況下，積體電路晶粒100可具有未與該些圖中展示的組態及元件不同的各種組態及元件。
如本文中所描述，半導體鰭片172可包括各種摻雜的區域的單一類型的半導體材料。替代地，半導體鰭片可包括多個半導體材料及各種摻雜的區域。
第19圖為根據一實施例的用於製造積體電路晶粒的方法1900。在步驟1902，方法1900包括形成包括一通道區域及一防沖穿區域的一半導體鰭片。半導體鰭片的一個實例為第18圖的半導體鰭片172。通道區域的一個實例為第1圖的通道區域108。防沖穿區域的一個實例為第1圖的防沖穿區域106。在步驟1904，方法1900包括在鰭片中形成一凹座，此凹座具有鄰接防沖穿區域的一側壁。凹座的一個實例為第3圖的凹座140。在步驟1906，方法1900包括在凹座的側壁上沈積一介電材料層。介電材料層的一個實例為第4圖的介電材料層142。在步驟1908，方法1900包括當介電材料層在凹座的側壁上時執行一退火製程。在步驟1910，方法1900包括自凹座的側壁移除介電材料層。在步驟1912，方法1900包括藉由在凹座中沈積一半導體材料來在半導體鰭片中形成一電晶體源極區域。電晶體源極區域的一個實例為第8圖的源極區域144。在不脫離本揭露內容的範圍的情況下，方法1900可適合於形成與在前述圖中所展示不同的一積體電路晶粒100。
在一個實施例中，一種製造積體電路晶粒的方法包括以下步驟。形成包括一通道區域及一防沖穿區域的一半導體鰭片。在半導體鰭片中形成一凹座，此凹座具有鄰接防沖穿區域的側壁。沈積一介電材料層在凹座的側壁上。當介電材料層在凹座的側壁上時執行退火製程。自凹座的側壁移除介電材料層。藉由在凹座中沈積一半導體材料以在半導體鰭片中形成電晶體源極區域。
在一實施例中，上述執行退火製程包括：將第一摻雜劑自防沖穿區域擴散至介電材料層內。在一實施例中，上述執行退火製程包括：降低防沖穿區域中的第一摻雜劑的一濃度。在一實施例中，第一摻雜劑包括氟。在一實施例中，第一摻雜劑包括氫或碳。在一實施例中，在執行退火製程後的防沖穿區域中的第一摻雜劑的濃度小於1E4/cm^3。在一實施例中，在執行退火製程後的防沖穿區域中的第二摻雜劑的濃度大於1E15/cm^3。在一實施例中，此方法還包含使用與第二摻雜劑相對類型的第三摻雜劑摻雜電晶體源極區域。在一實施例中，在凹座中沈積半導體材料的步驟包括：執行磊晶生長。在一實施例中，摻雜電晶體源極區域的步驟包括：在磊晶生長期間原位摻雜電晶體源極區域。
在一個實施例中，一種製造積體電路晶粒的方法包括形成包括一通道區域及一防沖穿區域的一半導體鰭片，防沖穿區域包括氟及硼。此方法可包括藉由蝕刻半導體鰭片在鰭片中形成一凹座，在鄰接防沖穿區域的凹座中沈積 一介電材料層，及自防沖穿區域移除氟的一部分並對介電材料層執行一退火製程。此方法可包括自凹座移除介電材料層，及藉由在凹座中沈積一半導體材料在凹座中形成一電晶體源極區域。
在一實施例中，此方法還包含使用N型摻雜劑摻雜電晶體源極區域。在一實施例中，半導體材料為單晶矽且N型摻雜劑為磷。在一實施例中，介電材料層為二氧化矽。在一實施例中，在退火製程後的防沖穿區域中的氟的濃度小於1E3/cm^3。在一實施例中，退火製程為一迅速熱退火製程。
在一個實施例中，一種積體電路晶粒包括一半導體基板、自半導體基板突出的一半導體鰭片及在半導體鰭片中的一通道區域。積體電路晶粒100可包括定位於通道區域上的鰭片上的一閘極介電質及定位於閘極介電質上的一閘極電極。積體電路晶粒可包括在半導體鰭片中的摻雜有一第一摻雜劑類型的一防沖穿區域，及在鰭片中的摻雜有與第一摻雜劑類型相對的一第二摻雜劑類型的一源極區域。源極區域與防沖穿區域之間的一界面具有小於1nm峰至谷的一粗糙度。
在一個實施例中，防沖穿區域包括硼及氟，防沖穿區域中的氟的濃度小於1E3/cm^3。在一個實施例中，防沖穿區域包括氫及磷，防沖穿區域中的磷的濃度小於1E3/cm^3。在一個實施例中，積體電路晶粒還包含位在半導體鰭片中摻雜有第二摻雜劑類型的汲極區域，其中汲 極區域與防沖穿區域之間的界面具有小於1nm峰至谷的粗糙度。
以上描述的各種實施例可組合以提供另外實施例。在本說明書中提及和/或在申請資料表中列出的所有美國專利申請公開案及美國專利申請案被以引用的方式全部併入本文中。若有必要，可修改該些實施例的態樣，以使用各種專利、申請案及公開案的概念來提供又另外實施例。
可依據以上詳述的描述對該些實施例進行此等及其他改變。一般而言，在以下申請專利範圍中，使用的術語不應被解釋為將申請專利範圍限制於在說明書及申請專利範圍中揭露的具體實施例，而應被解釋為包括所有可能實施例連同此等申請專利範圍被賦予的等效內容的完全範疇。因此，該些申請專利範圍不受揭露內容限制。
102:半導體基板
104:P井區域
106:N井區域
108:通道區域
110:溝槽隔離區域
114:防沖穿區域
116:通道區域
137:閘極堆疊
144:源極區域
146:汲極區域
153:閘極堆疊
160:源極區域
162:汲極區域
164:N通道FinFET電晶體
166:P通道FinFET電晶體
172:半導體鰭片

Claims (10)

  1. 一種製造積體電路晶粒的方法，包含以下步驟：形成包括一通道區域及一防沖穿區域的一半導體鰭片；在該半導體鰭片中形成一凹座，該凹座具有鄰接該防沖穿區域的一側壁；沈積一介電材料層在該凹座的該側壁上；當該介電材料層在該凹座的該側壁上時執行一退火製程其中該執行該退火製程包括：將一第一摻雜劑自該防沖穿區域擴散至該介電材料層內；自該凹座的該側壁移除該介電材料層；以及藉由在該凹座中沈積一半導體材料以在該半導體鰭片中形成一電晶體源極區域。
  2. 如請求項1所述之方法，其中該介電材料層為二氧化矽。
  3. 如請求項2所述之方法，其中該執行該退火製程包括：降低該防沖穿區域中的該第一摻雜劑的一濃度。
  4. 如請求項3所述之方法，其中該第一摻雜劑包括氟。
  5. 如請求項3所述之方法，其中該第一摻雜劑包括氫或碳。
  6. 如請求項3所述之方法，其中在該退火製程後的該防沖穿區域中的該第一摻雜劑的一濃度小於1E4/cm^3。
  7. 如請求項3所述之方法，其中在執行該退火製程後的該防沖穿區域中的一第二摻雜劑的一濃度大於1E15/cm^3。
  8. 如請求項7所述之方法，進一步包含：使用與該第二摻雜劑之一相對類型的一第三摻雜劑摻雜該電晶體源極區域。
  9. 一種製造積體電路晶粒的方法，包含以下步驟：形成包括一通道區域及一防沖穿區域的一半導體鰭片，該防沖穿區域包括氟及硼；藉由蝕刻該半導體鰭片在該半導體鰭片中形成一凹座；在鄰接該防沖穿區域的該凹座中沈積一介電材料層；自該防沖穿區域移除該氟的一部分並對該介電材料層執行一退火製程；自該凹座移除該介電材料層；以及 藉由在該凹座中沈積一半導體材料以在該凹座中形成一電晶體源極區域。
  10. 一種積體電路晶粒，包含：一半導體基板；一半導體鰭片，自該半導體基板突出；一通道區域，位在該半導體鰭片中；一閘極介電層，位於該通道區域上方的該半導體鰭片上；一閘極電極，位於該閘極介電層上；一防沖穿區域，位在該半導體鰭片中，該防沖穿區域摻雜有一第一摻雜劑類型；以及一源極區域，位在該半導體鰭片中，該源極區域摻雜有與該第一摻雜劑類型相對的一第二摻雜劑類型，其中該源極區域與該防沖穿區域之間的一界面具有小於1nm峰至谷的一粗糙度。
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