KR20000004473A - 소자분리영역에 형성된 더미 도전층을 갖춘반도체소자 및 그제조방법 - Google Patents

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Abstract

소자 분리 영역에 형성된 더미 도전층을 갖춘 반도체 소자 및 그 제조 방법에 관하여 개시한다. 본 발명에 따른 반도체 소자는 반도체 기판의 비활성 영역에 형성된 더미 활성 영역과, 상기 비활성 영역에서 상기 더미 활성 영역을 제외한 영역에 형성된 소자 분리 영역과, 절연층을 개재한 상태로 상기 소자 분리 영역 위에만 형성된 더미 도전층을 포함한다. 상기 반도체 소자는 반도체 기판의 비활성 영역의 일부에 소자 분리 영역을 형성함으로써 상기 비활성 영역의 나머지 부분에 더미 활성 영역을 한정하고, 상기 소자 분리 영역 및 더미 활성 영역 위에 절연막을 형성하고, 상기 절연막 위에 도전층을 형성하고, 상기 도전층을 패터닝하여 상기 더미 활성 영역 위에 있는 도전층은 제거하고, 상기 소자 분리 영역 위에만 더미 도전층을 형성함으로서 형성된다.

Description

소자 분리 영역에 형성된 더미 도전층을 갖춘 반도체 소자 및 그 제조 방법
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 칩 내에서의 평탄화 특성 및 패턴 균일도를 향상시키기 위하여 더미 패턴들을 사용하는 반도체 소자 및 그 제조 방법에 관한 것이다.
최근, 반도체 소자의 집적도가 증가함에 따라 트랜지스터와 같은 개별 소자들을 서로 격리시키기 위한 소자 분리 영역의 면적을 감소시키고자 하는 연구가 활발해지고 있다. 소자 분리 영역의 면적을 감소시키기 위한 대표적인 방법으로서 트렌치 소자 분리 방법을 주로 사용한다. 트렌치 소자 분리 방법에서는, 반도체 기판의 소정 영역을 식각하여 트렌치 영역을 형성하고, 상기 트렌치 영역내에 절연막을 채운 후, CMP(Chemical Mechanical Polishing) 공정에 의하여 반도체 기판의 표면을 평탄화시키는 방법에 의하여 소자 분리 영역을 형성한다.
트렌치 소자 분리 방법에 의하여 소자 분리 영역을 형성하면, 트렌치 영역을 좁고 깊게 형성함으로써 소자 분리 영역의 면적을 쉽게 감소시킬 수 있다. 또한, 평탄화 특성이 우수하여 후속 공정시 패턴 형성이 용이하다.
한편, 칩 내에서 소자 분리 영역이 차지하는 면적이나 밀도는 칩 내의 위치에 따라 다양하다. 예를 들면, 주변 회로 영역에서는 셀 어레이 영역에 비하여 활성 영역의 밀도가 작아서 셀 어레이 영역에 비하여 소자 분리 영역이 차지하는 면적이 크다. 이와 같이 큰 사이즈의 소자 분리 영역을 형성하기 위하여, 큰 사이즈의 트렌치를 형성하고, 이 트렌치 내에 절연 물질을 매립한 후, CMP에 의한 평탄화 공정을 적용한다. 이 때, 큰 사이즈를 가지는 트렌치상에서 연마되는 절연 물질의 양은 비교적 작은 사이즈의 트렌치를 가지는 경우보다 절연 물질의 연마량이 많아지고, 그 결과 소자 분리 영역의 표면에 디싱(dishing) 현상이 발생된다.
상기와 같은 문제를 해결하기 위하여, 통상적으로 비교적 큰 사이즈를 가지는 소자 분리 영역 내에 복수의 더미 활성 영역을 일정 간격으로 형성하여 칩 내에서 활성 영역의 밀도를 균일화시킴으로써 전체적으로 소자 분리 영역의 사이즈를 줄이는 방법을 이용한다. 소자 분리 영역 내에 일정 간격으로 형성되는 복수의 더미 활성 영역에 의하여 소자 분리 영역의 사이즈가 상대적으로 감소될 수 있으므로, 디싱 현상을 발생시키지 않고 평탄화 특성이 우수한 소자 분리 영역을 형성할 수 있다.
또한, 트랜지스터의 게이트 전극을 형성하기 위하여 도전층을 사진 식각 공정에 의하여 패터닝할 때, 각 게이트 라인의 폭 및 길이 방향에서 균일한 식각율로 식각되도록 하기 위하여는 칩 내에서 게이트 라인이 균일한 밀도로 형성될 필요가 있다.
그러나, 실제로 칩 내에서 게이트 라인은 일정하지 않은 간격으로 분포되어 있다. 따라서, 게이트 라인 형성과 동시에 게이트 라인의 밀도가 비교적 낮은 지역에 더미 게이트 라인을 형성함으로써 칩 내에서 게이트 라인의 밀도를 전체적으로 균일하게 되도록 할 필요가 있다. 이와 같이, 게이트 라인 및 더미 게이트 라인에 의하여 칩상에 도전층 패턴을 균일한 밀도로 배치하면, 사진 식각 공정에 의하여 도전층을 패터닝한 후 얻어지는 각 게이트 라인에서는 모든 부분에서 식각율이 균일하게 될 수 있다.
상기한 바와 같은 더미 활성 영역 및 더미 게이트 라인을 동시에 채용하는 경우에 있어서, 현재까지는 더미 활성 영역과 더미 게이트 라인 각각의 상호간의 위치를 고려하지 않고 더미 활성 영역과 더미 게이트 라인이 각각 별도의 단계로서 설계되었다. 따라서, 더미 활성 영역 위에 더미 게이트 라인의 적어도 일부가 중첩되도록 형성되는 경우가 대부분이었다. 더미 활성 영역과 더미 게이트 라인이 중첩되도록 배치된 경우에는 더미 활성 영역과 더미 게이트 라인 사이에 게이트 산화막이 개재되어 있으므로 플로팅 커패시터가 형성된다. 이와 같은 플로팅 커패시턴스는 그 상부 또는 측부에 형성되는 다른 도전층, 예를 들면 금속 배선층 또는 게이트 전극과 같은 전극층과의 사이에 기생 커패시턴스를 발생시킬 수 있다. 그 결과, 칩 내에서 기생 커패시턴스가 증가하게 된다. 또한, 플로팅 커패시터를 형성하게 되는 더미 게이트 라인이 실제 트랜지스터를 구성하는 게이트 전극에 근접하여 배치된 경우에는, 기판 바이어스에 의한 커플링 커패시터에 기인하여 상기 근접되어 있는 게이트 전극에 일정 전압이 유기(誘起)된다. 이 때, 상기 게이트 전극에 유기되는 전압이 스래숄드 전압(threshold voltage)보다 높으면 차단(off) 상태에 있는 트랜지스터가 턴온(turn on)되어버리는 현상까지 초래할 수 있다. 이와 같은 현상은 0.25μm 이하의 선폭을 가지는 고집적 반도체 소자를 제조하는 경우에 더욱 심각한 문제를 야기하게 된다.
본 발명의 목적은 상기한 종래의 문제를 해결하기 위한 것으로서, 플로팅 커패시터를 형성하지 않도록 배치된 더미 활성 영역 및 더미 도전층을 갖춘 반도체 소자를 제공하는 것이다.
본 발명의 다른 목적은 상기한 바와 같은 반도체 소자를 제조하는 방법을 제공하는 것이다.
도 1은 본 발명의 바람직한 실시예에 따른 반도체 소자의 구성을 부분적으로 도시한 평면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 소자의 구성을 부분적으로 도시한 평면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 소자의 구성을 부분적으로 도시한 평면도이다.
도 4a 내지 도 4d는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 7a 내지 도 7c는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 비활성 영역, 12 : 더미 활성 영역
14 : 소자 분리 영역, 16 : 더미 도전층
100 : 반도체 기판, 112 : 더미 활성 영역
114 : 소자 분리 영역, 116 : 절연막
120 : 도전층, 120a : 더미 도전층
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자는 반도체 기판의 비활성 영역에 형성된 더미 활성 영역과, 상기 비활성 영역에서 상기 더미 활성 영역을 제외한 영역에 형성된 소자 분리 영역과, 절연층을 개재한 상태로 상기 소자 분리 영역 위에만 형성된 더미 도전층을 포함한다.
상기 소자 분리 영역은 트렌치 소자 분리 방법에 의하여 형성된 절연막, 또는 LOCOS(local oxidation of silicon) 방법에 의하여 형성된 필드 산화막이다.
상기 더미 도전층은 트랜지스터의 게이트 전극과 동시에 형성되는 더미 게이트 전극으로 될 수 있으며, 이 때 상기 절연막은 게이트 절연막이다. 여기서, 상기 더미 도전층은 도핑된 폴리실리콘층 또는 도핑된 폴리실리콘층과 금속 실리사이드층이 적층되어 이루어진 폴리사이드층으로 이루어질 수 있다.
또는, 상기 더미 도전층은 금속 배선층과 동시에 형성되는 더미 배선층 또는 커패시터의 전극층과 동시에 형성되는 더미 전극층으로 될 수 있다. 이 때, 상기 절연막은 층간절연막이다.
상기 더미 활성 영역은 상기 반도체 기판의 상면에서 볼 때 아일랜드(island)형으로 형성될 수도 있고, 망상(網狀) 구조를 가지도록 형성될 수도 있다.
상기 소자 분리 영역 위에는 복수의 패턴으로 이루어지는 더미 도전층이 형성될 수도 있고, 단일의 패턴으로 이루어지는 더미 도전층이 형성될 수도 있다.
상기 더미 도전층은 상기 더미 활성 영역으로부터 소정 거리, 바람직하게는 적어도 1μm 이격되어 있다.
본 발명에 따른 반도체 소자는 또한, 상기 비활성 영역에 인접하여 형성된 실제 활성 영역과, 상기 실제 활성 영역상에 형성된 도전층 패턴을 더 포함한다. 상기 더미 도전층은 상기 도전층 패턴으로부터 소정 거리 이격되어 있다. 상기 더미 도전층은 상기 도전층 패턴으로부터 적어도 1μm 이격되어 있다.
상기 반도체 기판으로서 단일의 실리콘 기판을 사용하는 경우에는 상기 더미 활성 영역은 상기 반도체 기판을 통하여 다른 더미 활성 영역 또는 상기 실제 활성 영역과 상호 연결된다.
상기 더미 활성 영역 및 소자 분리 영역은 SOI(silicon on insulator) 웨이퍼 위에 형성하는 경우에는 상기 더미 활성 영역은 다른 더미 활성 영역 또는 상기 실제 활성 영역과 연결되어 있지 않고, 인접한 소자 분리 영역들 및 인접한 절연막에 의하여 독립적으로 포위되어 있다.
본 발명에 따른 반도체 소자의 제조 방법에서는 (a) 반도체 기판의 비활성 영역의 일부에 소자 분리 영역을 형성함으로써 상기 비활성 영역의 나머지 부분에 더미 활성 영역을 한정하는 단계와, (b) 상기 소자 분리 영역 및 더미 활성 영역 위에 절연막을 형성하는 단계와, (c) 상기 절연막 위에 도전층을 형성하는 단계와, (d) 상기 도전층을 패터닝하여 상기 더미 활성 영역 위에 있는 도전층은 제거하고, 상기 소자 분리 영역 위에만 더미 도전층을 형성하는 단계를 포함한다.
상기 단계 (a)에서, 상기 소자 분리 영역은 트렌치 소자 분리 방법 또는 LOCOS(local oxidation of silicon) 방법에 의하여 형성된다.
상기 단계 (b)에서 상기 절연막은 게이트 절연막인 경우 상기 단계 (d)에서 상기 더미 도전층은 더미 게이트 전극이다.
상기 단계 (b)에서 상기 절연막이 층간절연막인 경우 상기 단계 (d)에서 상기 더미 도전층은 더미 배선층 또는 더미 전극층이다.
상기 단계 (d)에서 상기 소자 분리 영역 위에 복수의 패턴으로 이루어지는 더미 도전층이 형성되도록 상기 도전층을 패터닝할 수 있다. 또는, 상기 소자 분리 영역 위에 단일의 패턴으로 이루어지는 더미 도전층이 형성되도록 상기 도전층을 패터닝하는 것도 가능하다. 상기 더미 도전층은 상기 더미 활성 영역으로부터 적어도 1μm 이격되도록 형성된다.
상기 단계 (a)에서 상기 반도체 기판으로서 단일의 실리콘 기판 또는 SOI 웨이퍼를 사용하는 것이 가능하다.
본 발명에 의하면, 더미 활성 영역과 더미 도전층 사이에 플로팅 커패시터가 형성되는 것을 방지할 수 있고, 고집적화된 반도체 소자를 제조하기 위하여 미세 패턴을 구현할 때 기생 커패시턴스의 발생 또는 소자의 오동작을 방지할 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 바람직한 실시예에 따른 반도체 소자의 구성을 부분적으로 도시한 평면도이다.
도 1을 참조하면, 본 발명에 따른 반도체 소자는 반도체 기판(도시 생략)의 비활성 영역(10)에 형성된 더미 활성 영역(12)과, 상기 비활성 영역(10)에서 상기 더미 활성 영역(12)을 제외한 영역에 형성된 소자 분리 영역(14)과, 절연층(도시 생략)을 개재(介在)한 상태로 상기 소자 분리 영역(14) 위에만 형성된 더미 도전층(16)을 포함한다.
상기 더미 도전층(16)은 반도체 소자의 어느부분과도 전기적으로 접촉되는 부분이 없으며, 실제 반도체 소자에 필요한 도전층을 형성할 때 동시에 형성되는 것이다.
상기 더미 도전층(16)은 게이트 전극과 동시에 형성될 때에는 더미 게이트 전극을 구성하며, 실제로 게이트 전극으로 동작하지는 않는다. 이 때에는, 상기 더미 도전층(16)(또는, 더미 게이트 전극)은 실제 소자 동작에 필요한 게이트 전극의 구성 물질, 예를 들면 도핑된 폴리실리콘층, 또는 도핑된 폴리실리콘층과 금속 실리사이드층이 차례로 적층된 폴리사이드 구조로 이루어질 수 있다. 상기 더미 도전층(16)이 더미 게이트 전극을 구성할 때에는 상기 소자 분리 영역(14)과 더미 도전층(16) 사이에 형성되는 절연층은 게이트 절연막이다.
다른 예로서, 상기 더미 도전층(16)은 실제 소자의 동작에 필요한 금속 배선층의 형성과 동시에 형성될 수 있다. 이 때에는 상기 더미 도전층(16)은 더미 배선층을 구성하며 예를 들면 텅스텐 또는 알루미늄으로 이루어질 수 있다. 상기 더미 배선층을 구성하는 더미 전극층(16)은 실제로 배선층으로서의 역할은 하지 않는다. 상기 더미 도전층(16)이 더미 배선층을 구성할 때에는 상기 소자 분리 영역(14)과 더미 도전층(16) 사이에 형성되는 절연층은 층간절연막이다.
또 다른 예로서, 상기 더미 도전층(16)은 실제 소자 동작에 필요한 커패시터의 전극, 예를 들면 하부 전극의 형성과 동시에 형성될 수 있다. 이 때에는 상기 더미 도전층(16)은 더미 전극층을 구성하며 실제로는 커패시터의 전극 역할을 전혀 하지 않는다. 상기 더미 도전층(16)은 커패시터의 전극 형성에 사용되는 어떠한 물질로도 형성될 수 있다.
상기 더미 도전층(16)은 상기 더미 활성 영역(12)과 접촉되는 부분이 없으며, 상기 더미 활성 영역(12)과의 사이에 소정 간격(D), 바람직하게는 1μm 이상의 간격을 유지한다.
또한, 상기 더미 도전층(16)은 반도체 기판의 활성 영역상에 형성되는 도전층 패턴(도시 생략)과의 사이에 1μm 이상의 간격을 유지한다.
도 1에서는 상기 더미 활성 영역(12)이 상기 비활성 영역(10) 내에서 사각형의 아일랜드(island)형으로 형성되고, 상기 더미 도전층(16)이 상기 소자 분리 영역(14)상에서 대략 십자(十字)형으로 형성된 것으로 도시하였으나, 본 발명은 이에 한정되지 않는다. 이 기술 분야에서 숙련된 자이면 알 수 있는 바와 같이, 본 발명에 따른 반도체 소자는 다양한 형상의 더미 활성 영역 및 더미 도전층을 포함하는 것이 가능하다.
도 2는 본 발명의 다른 실시예에 따른 반도체 소자의 구성을 부분적으로 도시한 평면도이다.
도 2를 참조하면, 본 발명에 따른 반도체 소자는 반도체 기판(도시 생략)의 비활성 영역(20)에서 대략 망상(網狀) 구조로 형성된 더미 활성 영역(22)과, 상기 비활성 영역(20)에서 상기 더미 활성 영역(22)을 제외한 영역에 사각형의 아일랜드형으로 형성된 소자 분리 영역(24)과, 절연층(도시 생략)을 개재(介在)한 상태로 상기 소자 분리 영역(24) 위에만 형성된 더미 도전층(26)을 포함한다.
여기서, 상기 더미 도전층(26)은 상기 소자 분리 영역(24)상에서 1개의 패턴으로 형성되어 있다. 그러나, 본 발명은 이에 한정되지 않으며, 소자 분리 영역상에 복수개의 패턴으로 형성되는 것이 가능하다.
도 3에는 소자 분리 영역(34)상에 4개의 패턴으로 이루어지는 더미 도전층(36a, 36b, 36c, 36d)이 형성된 구성이 예시되어 있다. 도 3에서는 비활성 영역(30)에서 더미 활성 영역(32)이 망상 구조를 가지고, 소자 분리 영역(34)이 아일랜드형으로 형성된 경우를 도시하였다. 그러나, 복수의 패턴으로 이루어지는 더미 도전층은 예를 들면, 도 1의 경우와 같이 소자 분리 영역이 대략 망상 구조를 가지고, 더미 활성 영역이 아일랜드형으로 형성된 구성에 대하여도 마찬가지로 적용될 수 있다.
도 4a 내지 도 4d는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 4a 내지 도 4d는 도 1의 Ⅳ - Ⅳ´선에 따른 단면에 대응하는 것이다.
도 4a를 참조하면, 반도체 기판(100)의 비활성 영역의 일부에 트렌치 소자 분리 방법에 의하여 소자 분리 영역(114)을 형성한다. 상기 소자 분리 영역(114)이 비활성 영역의 일부에만 형성됨으로써 상기 반도체 기판(100)의 비활성 영역에서 더미 활성 영역(112)이 한정된다. 이와 같이 반도체 기판(100)의 비활성 영역에 더미 활성 영역(112)이 소정의 밀도로 형성됨으로써 상기 소자 분리 영역(114)을 형성하기 위한 트렌치 소자 분리 공정중에 상기 소자 분리 영역(114)의 표면에 디싱 현상이 발생되는 것을 방지할 수 있다.
도 4b를 참조하면, 상기 소자 분리 영역(114)이 형성된 반도체 기판(100)상에 절연막(116)을 형성한다. 상기 절연막(116)은 실제 활성 영역(도시 생략)상에 형성되는 게이트 절연막 형성과 동시에 동일한 조건하에서 형성된다. 상기 절연막(116)은 경우에 따라서 층간절연막으로 될 수도 있다. 상기 절연막(116)이 층간 절연막인 경우에는 도시한 두께보다 더 두껍게 형성한다.
도 4c를 참조하면, 상기 절연막(116) 위에 도전층(120)을 형성한다. 상기 도전층(120)은 실제의 활성 영역(도시 생략)상에 도전층, 예를 들면 게이트 전극을 형성하기 위하여 증착되는 도전 물질과 동일한 도전 물질의 증착에 의하여 형성된다.
상기 활성 영역상에 형성되는 도전층으로서 게이트 전극 외에 금속 배선층 또는 커패시터의 전극을 형성하기 위한 도전층인 경우도 본 발명에 적용될 수 있다.
도 4d를 참조하면, 상기 반도체 기판(100)상에서 도전층 형성 밀도를 균일하게 하기 위하여 상기 반도체 기판(100)의 비활성 영역에서도 상기 도전층(120)을 패터닝하여 더미 도전층(120a)을 형성한다.
이 때, 상기 더미 활성 영역(112) 위에 있는 도전층(120)은 모두 제거하고, 상기 소자 분리 영역(114) 위에만 더미 도전층(120a)을 형성한다. 여기서, 상기 더미 도전층(120a)이 상기 더미 활성 영역(112)과의 사이에 소정 간격(D), 바람직하게는 적어도 1μm의 간격을 유지하도록 상기 도전층(120)을 패터닝한다. 이 때, 상기 더미 도전층(120)은 상기 반도체 기판(100)의 활성 영역(도시 생략)에 형성되는 도전층 패턴(도시 생략)과의 사이에도 적어도 1μm의 간격을 유지하도록 형성한다.
이와 같이, 반도체 기판(100)의 비활성 영역에서 더미 활성 영역(112)이 아닌 소자 분리 영역(114) 위에 더미 도전층(120a)을 형성함으로써 반도체 기판(100)상에서 도전층 형성 밀도를 균일하게 할 수 있다. 또한, 상기 더미 도전층(120a)은 상기 소자 분리 영역(114) 위에만 형성되어 있으므로 상기 더미 도전층(120a)과 더미 활성 영역(112)이 중첩되는 일이 없다. 따라서, 더미 활성 영역과 더미 도전층에 의하여 플로팅 커패시터가 형성되는 것을 방지할 수 있다.
상기 더미 도전층(120)은 경우에 따라서 게이트 전극과 동시에 형성되는 더미 게이트 전극, 금속 배선층과 동시에 형성되는 더미 배선층 또는 커패시터와 동시에 형성되는 더미 전극층을 구성할 수 있다.
상기 예에서는 상부에 상기 더미 도전층(120a)이 형성되는 상기 소자 분리 영역(114)이 트렌치 소자 분리 방법에 의하여 형성되는 경우에 대하여 설명하였으나, 본 발명은 이에 한정되지 않는다.
도 5는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도로서, 소자 분리 영역(214)을 LOCOS(local oxidation of silicon) 방법에 의하여 형성하는 경우를 도시한 것이다.
구체적으로 설명하면, 반도체 기판(200)의 비활성 영역의 일부에 LOCOS 방법에 의하여 필드 산화막을 형성하여 소자 분리 영역(214)을 형성함으로써 더미 활성 영역(212)을 한정한 후, 도 4b 내지 도 4d를 참조하여 설명한 방법과 같은 방법에 의하여 절연막(216) 및 더미 도전층(220a)을 형성한다. 도 4d를 참조하여 설명한 바와 같이, 상기 더미 도전층(220a)은 상기 소자 분리 영역(214)의 위에만 형성된다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도로서, 도 3의 Ⅵ - Ⅵ´선에 따른 단면에 대응하는 것이다.
도 6을 참조하여, 소자 분리 영역(314)상에 복수의 패턴으로 이루어지는 더미 도전층(320a, 320b)을 형성하는 방법을 설명한다. 구체적으로 설명하면, 트렌치 소자 분리 방법에 의하여 형성된 소자 분리 영역(314)에 의하여 더미 활성 영역(312)이 한정된 반도체 기판(300)의 비활성 영역에 도 4b 및 도 4c를 참조하여 설명한 바와 같이 절연막(316) 및 도전층을 형성한 후, 상기 도전층을 패터닝하여 상기 소자 분리 영역(314)의 위에만 복수의 패턴(320a, 320b)(도 6에는 2개의 패턴만 도시됨)으로 이루어지는 더미 도전층(320a, 320b)을 형성한다.
상기 실시예들에서는 반도체 기판으로서 단일의 실리콘 기판을 사용하여 더미 활성 영역이 반도체 기판을 통하여 다른 더미 활성 영역 또는 실제의 활성 영역과 연결되어 있는 경우에 대하여 설명하였다. 본 발명에서는 기판으로서 SOI (silicon on insulator) 웨이퍼를 사용하는 것도 가능하다.
도 7a 내지 도 7c는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 본 실시예에서는 기판으로서 SOI 웨이퍼를 사용하는 경우에 대하여 설명한다.
도 7a를 참조하면, 제1 실리콘 기판(400)상에 산화막(410)을 형성하고, 상기 산화막(410) 위에 제2 실리콘 기판(500)을 접착한 후 상기 제2 기판(500)의 표면을 평탄화하여 SOI 웨이퍼를 형성한다.
도 7b를 참조하면, 상기 제2 실리콘 기판(500)의 비활성 영역에서 상기 산화막(410)이 노출될 때까지 트렌치를 형성한 후 도 4a에서와 같은 방법에 의하여 소자 분리 영역(514)을 형성함으로써, 소자 분리 영역(514)과 산화막(410)에 의하여 각각 독립적으로 분리되어 있는 더미 활성 영역(512)을 한정한다. 상기와 같이 형성된 각각의 더미 활성 영역(512)은 다른 더미 활성 영역과 연결되지 않게 된다.
도 7c를 참조하면, 도 4b 내지 도 4d를 참조하여 설명한 바와 같은 방법으로 상기 소자 분리 영역(514)이 형성된 결과물상에 절연막(516)을 형성하고, 상기 절연막(516) 위에만 더미 도전층(520a)을 형성한다.
상기한 바와 같이, 본 발명에 의하면 반도체 소자의 비활성 영역에 더미 활성 영역을 소정의 밀도로 형성함으로써 트렌치 소자 분리 방법에 의하여 소자 분리 영역을 형성할 때 디싱 현상이 발생되는 것을 방지할 수 있다. 또한, 반도체 기판의 소자 분리 영역상에 더미 도전층을 형성함으로써 칩 내에서 도전층의 밀도를 균일하게 하여 게이트 전극과 같은 도전층을 패터닝할 때 모든 부분에서의 식각율을 균일하게 제어할 수 있다. 따라서, 도전층을 사진 식각 공정에 의하여 패터닝할 때 식각 균일성 및 재현성을 확보할 수 있다.
또한, 상기한 효과들을 동시에 얻기 위하여 더미 활성 영역과 더미 도전층을 같이 채용할 때, 본 발명에서는 반도체 기판의 비활성 영역에서 더미 활성 영역과 더미 도전층이 중첩되지 않도록 더미 도전층을 소자 분리 영역 위에만 형성한다. 따라서, 더미 활성 영역과 더미 도전층 사이에 플로팅 커패시터가 형성되는 것을 방지할 수 있고, 고집적화된 반도체 소자를 제조하기 위하여 미세 패턴을 구현할 때 기생 커패시턴스의 발생 또는 소자의 오동작을 방지할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (30)

  1. 반도체 기판의 비활성 영역에 형성된 더미 활성 영역과,
    상기 비활성 영역에서 상기 더미 활성 영역을 제외한 영역에 형성된 소자 분리 영역과,
    절연층을 개재한 상태로 상기 소자 분리 영역 위에만 형성된 더미 도전층을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 소자 분리 영역은 트렌치 소자 분리 방법에 의하여 형성된 절연막으로 이루어진 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 소자 분리 영역은 LOCOS(local oxidation of silicon) 방법에 의하여 형성된 필드 산화막으로 이루어진 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서, 상기 더미 도전층은 트랜지스터의 게이트 전극과 동시에 형성되는 더미 게이트 전극이고, 상기 절연막은 게이트 절연막인 것을 구성하는 것을 특징으로 하는 반도체 소자.
  5. 제4항에 있어서, 상기 더미 도전층은 도핑된 폴리실리콘층으로 이루어지는 것을 특징으로 하는 반도체 소자.
  6. 제4항에 있어서, 더미 도전층은 도핑된 폴리실리콘층과 금속 실리사이드층이 적층되어 이루어진 것을 특징으로 하는 반도체 소자.
  7. 제1항에 있어서, 상기 더미 도전층은 금속 배선층과 동시에 형성되는 더미 배선층이고, 상기 절연막은 층간절연막인 것을 특징으로 하는 반도체 소자.
  8. 제1항에 있어서, 상기 더미 도전층은 커패시터의 전극층과 동시에 형성되는 더미 전극층이고, 상기 절연막은 층간절연막인 것을 특징으로 하는 반도체 소자.
  9. 제1항에 있어서, 상기 더미 활성 영역은 상기 반도체 기판의 상면에서 볼 때 아일랜드(island)형으로 형성된 것을 특징으로 하는 반도체 소자.
  10. 제1항에 있어서, 상기 더미 활성 영역은 상기 반도체 기판의 상면에서 볼 때 망상(網狀) 구조를 가지도록 형성된 것을 특징으로 하는 반도체 소자.
  11. 제1항에 있어서, 상기 소자 분리 영역 위에는 복수의 패턴으로 이루어지는 더미 도전층이 형성되어 있는 것을 특징으로 하는 반도체 소자.
  12. 제1항에 있어서, 상기 소자 분리 영역 위에는 단일의 패턴으로 이루어지는 더미 도전층이 형성되어 있는 것을 특징으로 하는 반도체 소자.
  13. 제1항에 있어서, 상기 더미 도전층은 상기 더미 활성 영역으로부터 소정 거리 이격되어 있는 것을 특징으로 하는 반도체 소자.
  14. 제13항에 있어서, 상기 더미 도전층은 상기 더미 활성 영역으로부터 적어도 1μm 이격되어 있는 것을 특징으로 하는 반도체 소자.
  15. 제1항에 있어서,
    상기 비활성 영역에 인접하여 형성된 실제 활성 영역과,
    상기 실제 활성 영역상에 형성된 도전층 패턴을 더 포함하고,
    상기 더미 도전층은 상기 도전층 패턴으로부터 소정 거리 이격되어 있는 것을 특징으로 하는 반도체 소자.
  16. 제15항에 있어서, 상기 더미 도전층은 상기 도전층 패턴으로부터 적어도 1μm 이격되어 있는 것을 특징으로 하는 반도체 소자.
  17. 제15항에 있어서, 상기 더미 활성 영역은 상기 반도체 기판을 통하여 다른 더미 활성 영역 또는 상기 실제 활성 영역과 상호 연결되어 있는 것을 특징으로 하는 반도체 소자.
  18. 제15항에 있어서, 상기 더미 활성 영역은 다른 더미 활성 영역 또는 상기 실제 활성 영역과 연결되어 있지 않고, 인접한 소자 분리 영역들 및 인접한 절연막에 의하여 독립적으로 포위되어 있는 것을 특징으로 하는 반도체 소자.
  19. 제15항에 있어서, 상기 더미 활성 영역 및 소자 분리 영역은 SOI(silicon on insulator) 웨이퍼 위에 형성된 것을 특징으로 하는 반도체 소자.
  20. (a) 반도체 기판의 비활성 영역의 일부에 소자 분리 영역을 형성함으로써 상기 비활성 영역의 나머지 부분에 더미 활성 영역을 한정하는 단계와,
    (b) 상기 소자 분리 영역 및 더미 활성 영역 위에 절연막을 형성하는 단계와,
    (c) 상기 절연막 위에 도전층을 형성하는 단계와,
    (d) 상기 도전층을 패터닝하여 상기 더미 활성 영역 위에 있는 도전층은 제거하고, 상기 소자 분리 영역 위에만 더미 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  21. 제20항에 있어서, 상기 단계 (a)에서 상기 소자 분리 영역은 트렌치 소자 분리 방법에 의하여 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  22. 제20항에 있어서, 상기 단계 (a)에서 상기 소자 분리 영역은 LOCOS(local oxidation of silicon) 방법에 의하여 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  23. 제20항에 있어서, 상기 단계 (b)에서 상기 절연막은 게이트 절연막이고, 상기 단계 (d)에서 상기 더미 도전층은 더미 게이트 전극인 것을 특징으로 하는 반도체 소자의 제조 방법.
  24. 제20항에 있어서, 상기 단계 (b)에서 상기 절연막은 층간절연막이고, 상기 단계 (d)에서 상기 더미 도전층은 더미 배선층인 것을 특징으로 하는 반도체 소자의 제조 방법.
  25. 제20항에 있어서, 상기 단계 (b)에서 상기 절연막은 층간절연막이고, 상기 단계 (d)에서 상기 더미 도전층은 더미 전극층인 것을 특징으로 하는 반도체 소자의 제조 방법.
  26. 제20항에 있어서, 상기 단계 (d)에서 상기 소자 분리 영역 위에 복수의 패턴으로 이루어지는 더미 도전층이 형성되도록 상기 도전층을 패터닝하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  27. 제20항에 있어서, 상기 단계 (d)에서 상기 소자 분리 영역 위에 단일의 패턴으로 이루어지는 더미 도전층이 형성되도록 상기 도전층을 패터닝하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  28. 제26항 또는 제27항에 있어서, 상기 더미 도전층은 상기 더미 활성 영역으로부터 적어도 1μm 이격되도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  29. 제20항에 있어서, 상기 단계 (a)에서 상기 반도체 기판은 단일의 실리콘 기판인 것을 특징으로 하는 반도체 소자의 제조 방법.
  30. 제20항에 있어서, 상기 단계 (a)에서 상기 반도체 기판은 SOI 웨이퍼인 것을 특징으로 하는 반도체 소자의 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100373287B1 (ko) * 2000-04-03 2003-02-25 미쓰비시덴키 가부시키가이샤 반도체 장치, 그 제조 방법 및 더미 영역의 배치 방법
KR100825809B1 (ko) * 2007-02-27 2008-04-29 삼성전자주식회사 스트레인층을 갖는 반도체 소자의 구조 및 그 제조 방법

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4307664B2 (ja) 1999-12-03 2009-08-05 株式会社ルネサステクノロジ 半導体装置
FR2854730A1 (fr) * 2003-05-05 2004-11-12 St Microelectronics Sa Circuit integre comprenant au moins un niveau de metallisation
KR100555524B1 (ko) * 2003-11-01 2006-03-03 삼성전자주식회사 반도체 장치의 본딩패드 및 그 제조방법
JP2006294719A (ja) * 2005-04-07 2006-10-26 Oki Electric Ind Co Ltd 半導体装置
EP1727194A1 (en) * 2005-05-27 2006-11-29 Interuniversitair Microelektronica Centrum vzw ( IMEC) Method for high topography patterning
KR100691131B1 (ko) 2005-11-29 2007-03-09 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법
US7741221B2 (en) * 2005-12-14 2010-06-22 Freescale Semiconductor, Inc. Method of forming a semiconductor device having dummy features
CN101341595A (zh) * 2005-12-14 2009-01-07 飞思卡尔半导体公司 形成具有伪特征的半导体器件的方法
KR101286644B1 (ko) * 2007-11-08 2013-07-22 삼성전자주식회사 더미 게이트부를 포함한 반도체 소자 및 그 제조방법
JP5203045B2 (ja) * 2008-05-28 2013-06-05 日本特殊陶業株式会社 多層配線基板の中間製品、多層配線基板の製造方法
KR101487370B1 (ko) * 2008-07-07 2015-01-30 삼성전자주식회사 마스크 레이아웃의 형성 방법 및 마스크 레이 아웃
US8963223B2 (en) * 2010-03-01 2015-02-24 Broadcom Corporation Scalable integrated MIM capacitor using gate metal
KR101137931B1 (ko) * 2010-03-03 2012-05-09 에스케이하이닉스 주식회사 반도체 장치의 핀 캐패시터 및 그 제조방법
US9646958B2 (en) * 2010-03-17 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits including dummy structures and methods of forming the same
KR20220007443A (ko) 2020-07-10 2022-01-18 삼성전자주식회사 반도체 패키지

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3902693C2 (de) * 1988-01-30 1995-11-30 Toshiba Kawasaki Kk Mehrebenenverdrahtung für eine integrierte Halbleiterschaltungsanordnung und Verfahren zur Herstellung von Mehrebenenverdrahtungen für integrierte Halbleiterschaltungsanordnungen
JP2940880B2 (ja) * 1990-10-09 1999-08-25 三菱電機株式会社 半導体装置およびその製造方法
JP3207347B2 (ja) * 1996-01-26 2001-09-10 シャープ株式会社 半導体装置
US5789306A (en) * 1996-04-18 1998-08-04 Micron Technology, Inc. Dual-masked field isolation
JP3495869B2 (ja) * 1997-01-07 2004-02-09 株式会社東芝 半導体装置の製造方法
JP3638778B2 (ja) * 1997-03-31 2005-04-13 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
US6103592A (en) * 1997-05-01 2000-08-15 International Business Machines Corp. Manufacturing self-aligned polysilicon fet devices isolated with maskless shallow trench isolation and gate conductor fill technology with active devices and dummy doped regions formed in mesas
US5872018A (en) 1997-05-05 1999-02-16 Vanguard International Semiconductor Corporation Testchip design for process analysis in sub-micron DRAM fabrication
US6020616A (en) * 1998-03-31 2000-02-01 Vlsi Technology, Inc. Automated design of on-chip capacitive structures for suppressing inductive noise
US6362074B2 (en) * 1998-12-29 2002-03-26 Intel Corporation Integrated circuit processing with improved gate electrode fabrication

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100373287B1 (ko) * 2000-04-03 2003-02-25 미쓰비시덴키 가부시키가이샤 반도체 장치, 그 제조 방법 및 더미 영역의 배치 방법
KR100825809B1 (ko) * 2007-02-27 2008-04-29 삼성전자주식회사 스트레인층을 갖는 반도체 소자의 구조 및 그 제조 방법

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