KR100470086B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR100470086B1
KR100470086B1 KR10-2002-0017236A KR20020017236A KR100470086B1 KR 100470086 B1 KR100470086 B1 KR 100470086B1 KR 20020017236 A KR20020017236 A KR 20020017236A KR 100470086 B1 KR100470086 B1 KR 100470086B1
Authority
KR
South Korea
Prior art keywords
trench
silicon
oxide film
layer
etching
Prior art date
Application number
KR10-2002-0017236A
Other languages
English (en)
Other versions
KR20030004014A (ko
Inventor
유즈리하고지로
츠지나오키
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20030004014A publication Critical patent/KR20030004014A/ko
Application granted granted Critical
Publication of KR100470086B1 publication Critical patent/KR100470086B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/763—Polycrystalline semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H01L21/76235—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Element Separation (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 광폭 트렌치 분리대를 형성해도, 실리콘 기판의 패임이 발생하지 않는 트렌치 분리대를 형성하는 반도체 장치의 제조 방법 및 반도체 장치를 얻기 위한 것으로, 실리콘 기판(1) 상에 산화 실리콘층(2), 다결정체 실리콘층(3), 질화 실리콘층(4)을 포함하는 다층막을 형성하는 공정과, 다층막을 패터닝하여 실리콘 기판에 트렌치(6)를 에칭하는 공정과, 트렌치의 내벽면에 내벽 실리콘 산화막(7)을 형성하는 공정과, 트렌치를 매립하는 트렌치 산화층(8)을 형성하는 공정과, 질화 실리콘층이 노출되도록 트렌치 산화층을 CMP 연마하는 공정과, CMP 연마된 트렌치 산화막을 높이 조정하기 위해 내벽 실리콘 산화막의 두께 이하만큼 에칭하는 공정을 구비한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 구체적으로는 트렌치 분리대를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 플래시 메모리 등의 반도체 장치에는, 반도체 기판의 많은 위치에 절연 분리대가 마련되어 있다. 종래에는 LOCOS(Local Oxidation of Silicon) 분리가 이용되고 있었지만, 상기한 반도체 장치의 미세화 진전에 따라서, 분리대에는 미세화에 적합한 트렌치 분리대만이 이용되도록 되고 있다.
다음에, 도면을 이용해서 일반적인 트렌치 분리대의 제조 방법에 대하여 설명한다. 우선, 실리콘 기판(101) 상에, 예컨대, 두께 50㎚의 베이스 산화 실리콘층(SiO2막)(102)을 형성한다. 베이스 산화 실리콘층(102)은 트렌치 분리대의 높이 조정을 위해 형성된다. 계속해서, 베이스 산화 실리콘층 상에 두께 100㎚의 다결정체 실리콘층(103)을 퇴적한다. 그 위에 두께 300㎚의 질화 실리콘층(SiN막)(104)을 더 퇴적한다(도 15). 질화 실리콘층(104)은 CMP 연마에서의 스토퍼층으로서 기능한다.
이후에, 트렌치 분리대를 마련하려는 영역에 대응한 포토레지스트 패턴(105)을 형성한다. 계속해서, 이 포토레지스트 패턴을 마스크로 이용하여 질화 실리콘층(104)을 패터닝한다(도 16). 이후에, 포토레지스트 패턴(105)을 제거한다. 계속해서, 패터닝된 질화 실리콘층(104)을 마스크로 이용하여, 다결정체 실리콘층(103) 및 산화 실리콘층(102)을 에칭한다. 또한, 이들 패턴을 마스크로 이용하여, 예컨대, 깊이 0.5㎛의 트렌치(106)를 실리콘 기판에 형성한다(도 17). 다결정체 실리콘층(103)은 내벽 산화 실리콘막이 형성되기 쉽게 한다. 이에 부가하여, 다결정체 실리콘층(103)은 트렌치 분리대에 매립된 산화 실리콘막을 에칭할 때에, 실리콘 기판을 보호한다.
그 후, 트렌치 표면의 손상된 층을 제거한 후, 트렌치 내벽에 산화 실리콘막(이후, 내벽 산화막)(107)을, 예컨대, 두께 120㎚로 형성한다(도 18). 이 내벽 산화막(107)은, 후술하는 바와 같이, 실리콘 기판(101)의 단락 방지 절연막으로 기능한다. 또한, 동시에, 트렌치를 매립하는 매립 산화 실리콘막(이후, 매립 산화막)과 실리콘 기판(101)의 열팽창 계수의 차에 의한 압력의 완화층으로 기능한다.
계속해서, 내벽 산화막(107)이 형성된 트렌치(106)를 매립하도록, 상술한 매립 절연층(108)을 두께 1㎛로 퇴적한다(도 19). 이후에, 산화 실리콘(SiO2)을 주성분으로 한 슬러리(slurry)를 사용하여, CMP 연마를 행한다. CMP 연마는 웨이퍼면 내의 연마 레이트를 고려하여 적어도 질화 실리콘층(104)이 노출되도록 연마한다(도 20).
이 CMP 연마 시, 연마 레이트의 불균일성을 고려하여 HDP막 두께의 10%만큼 오버에칭한다. 이 오버에칭에 의해 질화 실리콘층(104)이 100㎚ 연마되는 영역이 나온다. 이후에, 트렌치 분리의 높이 조정을 위해 매립 산화막(108a)이 250㎚ 낮아지도록, HF액에 의한 에칭을 행한다(도 21). 다음에, 질화 실리콘층, 다결정체 실리콘층 및 베이스 산화 실리콘층을 제거한다. 그 결과, 도 22에 도시하는 바와 같이, 실리콘 기판면에서의 높이가 약 50㎚, 즉 0㎚~100㎚인 트렌치 분리대를 형성할 수 있다.
상기한 방법을 이용함으로써, 통상의 폭을 갖는 트렌치 분리대를 형성할 수 있다. 통상 폭의 트렌치 분리대의 형성에서는, 도 20에 도시하는 바와 같이, 트렌치 산화막의 상면과 질화 실리콘층의 상면이 공통의 면이 된다.
그러나, 상기한 방법에 의해 광폭 트렌치 분리대를 형성하기 위해서, 광폭 트렌치에 트렌치 산화 실리콘층(이후, 트렌치 산화층, 또는 트렌치 산화막)을 매립하면, 도 23에 나타내는 것과 같은 형상의 트렌치 산화층(108)이 형성된다. 이후에, 트렌치 산화층을 CMP 연마하여, 질화 실리콘층(104)을 노출시킨다. 이 때, 광폭 트렌치의 트렌치 산화 실리콘막(이후, 트렌치 산화막, 또는 트렌치 산화층)(108a)의 상면은 디싱(dishing)에 의해 질화 실리콘층(104)의 상면보다도 낮아져, 오목한 형상으로 된다(도 24). 이후의 설명에서, 이 트렌치 산화막을 매립 산화막이라고 부르는 경우가 있다. 구체적으로는, 광폭 트렌치의 매립 산화막(108a)의 상면은 질화 실리콘층(104)의 상면보다도, 예컨대, 100㎚ 낮아진다.
그 후에 트렌치 분리대의 높이 조정을 위해 매립 산화막을, 예컨대, 두께를 250㎚로 줄이기 위해 HF액에 의한 에칭을 행한다. 이 HF액에 의한 에칭에 의해, 도 25에 도시하는 바와 같이, 광폭 트렌치의 측벽 상부에 있어서, 베이스 산화 실리콘층(102)의 단부 아래에 실리콘 기판(101)이 노출되는 경우가 있었다. 이후에, 다결정체 실리콘층(103a)을 에칭에 의해 제거하면, 동일 실리콘인 노출된 실리콘 기판의 부분이 에칭된다. 그 결과, 노출된 실리콘 부분은 안쪽으로 패이게 되어, 도 26에 도시하는 바와 같이, 캐비티(cavity)(111)가 형성된다.
이와 같은 패임이 발생하면, 광폭 트렌치 분리대는 실리콘 기판 각각의 영역을 확실히 절연층에 의해 분리하는 기능을 충분히 할 수 없다. 이 때문에, 단락 등이 발생한다.
상기한 바와 같은 트렌치 분리대의 매립 산화막의 에칭에 기인하여, 실리콘 기판이 움푹 패이는 현상은 종래부터 알려져 있고, 실리콘 기판의 패임을 방지하는 방법이 몇 가지 제안되어 있다. 예컨대, 연마에 의해 평탄화한 후 매립 산화막을 에칭하여, 반도체 소자 형성을 예정하고 있는 활성 영역 상의 산화막과의 단차를 경감하는 방법이 제안되어 있다(일본 특허 공개 2000-68365호). 그러나, 이 방법은 광폭 트렌치 분리대의 매립 절연층의 CMP 연마에 의해 디싱(dishing)이 발생하는 것을 상정하고 있지 않다. 이 때문에, 본 발명이 대상으로 하는 광폭 트렌치분리대의 형성에는 이용할 수 없다.
또한, 트렌치의 내벽뿐만 아니라, 실리콘 기판 표면보다 상부로 돌출한 매립 산화막의 측면에도, 분리대의 높이 조정의 에칭에 대하여 내(耐) 에칭성이 높은 열 산화막을 형성하는 방법이 제안되어 있다(일본 특허 공개 평성 제10-340950호). 그러나, 이 방법은 광폭 트렌치 분리대의 매립 절연층의 CMP 연마에 있어서 디싱이 발생한 경우에는 효과가 없다.
또한, 종래, 반도체 소자가 형성되는 활성 영역(130) 사이가 넓어지는 경우, 광폭의 대분리 영역을 제작할 수 없기 때문에, 도 27에 나타내는 것과 같은 구조를 마련하고 있었다. 도 27에서, 활성 영역(130) 사이에는 더미 활성 영역(125)이 다수 배열되고, 그 사이에 트렌치 분리대(110)가 형성되어 있다. 더미 활성 영역(125)의 배열을 위해 베이스부가 굳혀지고, CMP 연마 처리를 해도 디싱은 발생하지 않는다. 상기한 더미 활성 영역의 한 변의 길이 L1은, 예컨대, 2∼5㎛이고, 더미 활성 영역 사이의 간격 S1은, 예컨대, 2∼5㎛이며, 더미 활성 영역과 반도체 소자가 형성되는 활성 영역(130)의 간격 S2는, 예컨대, 2∼10㎛이다.
상기한 바와 같은 더미 활성 영역을 형성하는 경우, CAD 상에서 상세하고 복잡한 패턴을 작성해야 했다. 이 CAD 상의 작업은 복잡하고 긴 시간이 걸리는 경우가 많았다.
또한, 배선을 분리대 상에 배치하는 경우, 대분리대를 형성하지 않도록, 도 28에 도시하는 바와 같이, 하나의 배선을 두 개의 배선(131, 132)으로 분할하고,또한 분리대에 더미 활성 영역을 배열하고 있었다. 도 28의 더미 활성 영역의 크기 L1은, 예컨대, 2∼5㎛이고, 더미 활성 영역 사이의 간격 S1은, 예컨대, 2∼5㎛이며, 더미 활성 영역과 배선 사이의 거리 S3은, 예컨대, 2∼10㎛이다.
상기한 바와 같은 구조를 채용하면, (a) 배선(131, 132)의 레이아웃에 큰 제약을 받고, 또한 (b) 배선 사이에 필요없는 영역, 즉 폭(L1+2S3)의 영역을 형성하고 있었다. 이러한 필요없는 영역은 반도체 소자의 미세화에 있어 큰 장해로 되고 있었다.
본 발명은 광폭 트렌치 분리대를 형성해도, 실리콘 기판의 패임이 발생하지 않는 트렌치 분리대를 형성하는 반도체 장치의 제조 방법 및 그 트렌치 분리대를 구비한 반도체 장치를 제공하는 것을 주목적으로 한다. 그 주목적의 달성에 의해, 복잡한 더미 활성 영역의 배열을 불필요하게 하고, 또한, 배선을 분할하여 필요없는 영역이 형성되지 않게 하는 것을 부차적인 목적으로 한다.
도 1은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법에 있어서, 실리콘 기판에 베이스 산화 실리콘층/다(多)결정체 실리콘층/질화 실리콘층을 형성한 단계를 나타내는 단면도,
도 2는 도 1의 실리콘 기판 상에 포토레지스트 패턴을 배치하여, 광폭 트렌치를 마련한 단계를 나타내는 단면도,
도 3은 도 2의 광폭 트렌치의 내벽에 내벽 산화막을 형성한 단계를 나타내는 단면도,
도 4는 도 3의 광폭 트렌치에 HDP막을 매립한 단계를 나타내는 단면도,
도 5는 도 4의 실리콘 기판 상의 HDP막을 CMP 연마한 단계를 나타내는 단면도,
도 6은 도 5의 실리콘 기판 상의 HDP막에 높이 조정의 에칭을 실시한 단계를 나타내는 단면도,
도 7은 도 6의 실리콘 기판 상의 질화 실리콘층과 다결정체 실리콘층을 제거한 단계를 나타내는 단면도,
도 8은 본 발명의 실시예 1의 통상 폭의 트렌치 분리대의 형성에 있어서, 매립 산화층과 질화 실리콘층을 CMP 연마한 단계를 나타내는 단면도,
도 9는 도 8의 매립 산화막을 높이 조정을 위해 내벽 산화막 두께만큼 에칭한 단계를 나타내는 단면도,
도 10은 도 9의 실리콘 기판 상의 질화 실리콘층, 다결정체 실리콘층 및 베이스 산화 실리콘층(base silicon oxide layer)을 에칭에 의해 제거한 단계를 나타내는 단면도,
도 11은 본 발명의 실시예 2에 따른 반도체 장치를 설명하는 모식도,
도 12는 본 발명의 실시예 3에 따른 반도체 장치를 설명하는 모식도,
도 13은 본 발명의 실시예 3에 따른 반도체 장치의 광폭 트렌치 분리대가 배치되는 영역을 설명하는 모식도,
도 14는 본 발명의 실시예 4에 따른 반도체 장치를 설명하는 모식도,
도 15는 종래의 반도체 장치의 제조 방법에 있어서, 실리콘 기판의 상면에 접하여 베이스 산화 실리콘층, 다결정체 실리콘층 및 질화 실리콘층을 순차적으로 형성한 단계를 나타내는 단면도,
도 16은 도 15의 실리콘 기판 상에 포토레지스트 패턴을 배치하여 질화 실리콘층을 에칭한 단계를 나타내는 단면도,
도 17은 도 15의 실리콘 기판에 통상 폭의 트렌치를 마련한 단계를 나타내는 단면도,
도 18은 도 17의 트렌치 내면에 내벽 산화막을 형성한 단계를 나타내는 단면도,
도 19는 종래의 반도체 장치의 제조에 있어서, 통상 폭의 트렌치에 매립 산화막을 매립한 단계를 나타내는 단면도,
도 20은 도 19의 실리콘 기판 상의 매립 산화막을 CMP 연마한 단계를 나타내는 단면도,
도 21은 도 20의 실리콘 기판 상의 매립 산화막을 높이 조정을 위해 에칭한 단계를 나타내는 단면도,
도 22는 도 21의 실리콘 기판 상의 베이스 산화층/다결정체 실리콘층/질화 실리콘층을 제거한 단계를 나타내는 단면도,
도 23은 종래의 반도체 장치의 제조에 있어서, 광폭 트렌치를 매립 산화막으로 매립한 단계를 나타내는 단면도,
도 24는 도 23의 실리콘 기판 상의 매립 산화막과 질화 실리콘층과 CMP 연마 처리를 실시한 단계를 나타내는 단면도,
도 25는 도 24의 실리콘 기판의 매립 산화막을 높이 조정을 위해 에칭하여, 실리콘 기판이 노출된 단계를 나타내는 단면도,
도 26은 도 25의 실리콘 기판 상의 다결정체 실리콘층을 제거하는 에칭을 행한 단계를 나타내는 단면도,
도 27은 종래의 반도체 장치에서 반도체 소자를 형성하는 활성 영역을 둘러싸는 분리 영역에, 다수의 더미 활성 영역을 배열한 구성을 나타내는 평면도,
도 28은 종래의 반도체 장치에서, 두 개 배선의 하방 실리콘 기판에 다수의더미 활성 영역을 배열한 구성을 나타내는 평면도.
도면의 주요 부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 베이스 산화 실리콘층
3 : 다결정체 실리콘층 4 : 질화 실리콘층
5 : 포토레지스트 패턴 6 : 트렌치
7 : 내벽 산화 실리콘막 8 : 매립 산화막(HDP막)
14 : 층간 절연막 15 : 배선
20 : 광폭 트렌치 분리대 30 : 활성 영역
31, 32 : 배선 35 : 메모리 어레이 영역
36 : 주변 영역 36a, 36b : 디코더 회로 영역
36c : 센스 앰프 회로 영역 t1: 질화 실리콘층의 두께
t2: 다결정체 실리콘층의 두께 t3: 산화 실리콘층의 두께 d : 내벽 산화 실리콘막 두께 L1: 더미 활성 영역의 크기
S1: 더미 활성 영역 사이의 간격
S2: 더미 활성 영역과 활성 영역의 거리
S3: 더미 활성 영역과 배선의 거리
Δh : CMP 연마의 디싱에 의한 매립 산화층 상면의 질화 실리콘층 상면에서의 저하분.
본 발명에 따른 반도체 장치의 제조 방법은, 실리콘 기판의 주 표면 상에, 산화 실리콘층, 그보다 상층에 위치하는 다결정체 실리콘층 및 그보다 상층에 위치하는 질화 실리콘층을 포함하는 다층막을 형성하는 공정을 구비한다. 또한, 이 제조 방법은 그 다층막을 패터닝하여, 실리콘 기판에 소자 분리용 트렌치를 에칭하는 공정과, 다층막의 측벽을 포함하는 트렌치의 내벽면을 산화시켜 그 내벽을 피복하는 내벽 산화 실리콘막을 형성하는 공정과, 내벽 산화 실리콘막에 피복된 트렌치를 매립하고, 또한 질화 실리콘층의 상면에 접하는 트렌치 산화층을 형성하는 공정을 더 구비한다. 또한, 이 제조 방법은 트렌치 산화층과 질화 실리콘층을 CMP 연마하여 질화 실리콘층의 두께를 소정 두께로 하여, 그 질화 실리콘층이 노출되도록 CMP 연마하는 공정과, 트렌치 산화층이 CMP 연마되어 형성된 트렌치 산화막을, 트렌치 분리대 높이의 조정을 위해 내벽 산화 실리콘막 두께 이하의 두께만큼 에칭하는 공정을 구비한다.
상기한 구성에 의해, 광폭 트렌치 분리대에서의 CMP 연마 처리의 디싱에 의해 트렌치 산화막(매립 산화막)의 중앙부 상면이 어느 정도 깊어져도, 높이 조정을 위한 에칭에 의해 실리콘 기판이 노출되는 경우는 없다. 광폭 트렌치 분리대에서, 높이 조정의 에칭 전, 실리콘 기판의 단부는 성막 그대로의 내벽 산화막과 그 위의 디싱에 의해 움푹 패인 트렌치 산화막에 의해 보호되어 있다. 즉, 실리콘 기판의 단부는 적어도 성막 그대로의 내벽 산화 실리콘막에 의해 보호되어 있다. 높이 조정의 에칭에 있어서, 내벽 산화 실리콘막 두께 이하의 두께만큼의 트렌치 산화막을 에칭하면, 동일한 산화 실리콘물인 내벽 산화 실리콘막이 모두 에칭되는 경우는 없다. 이 때문에, 트렌치 분리대의 높이 조정의 에칭에 있어서 실리콘 기판의 단부가 노출되는 경우는 없다.
이후에, 실리콘 기판 상의 다결정체 실리콘층을 제거하는 선택 에칭을 행한다. 실리콘 기판의 단부가 노출되어 있으면, 다결정체 실리콘을 에칭하는 에칭액에 의해 실리콘 기판이 에칭되어 움푹 패인다. 그러나, 실리콘 기판의 단부가 노출되지 않으므로, 실리콘 기판이 이 에칭에 의해 움푹 패이는 경우는 없다.
이 다결정체 실리콘층의 제거 후, 베이스용 산화 실리콘층을 에칭하여 제거할 때, 동일 산화 실리콘물인 트렌치 산화층은 에칭되지만, 실리콘 기판은 에칭되지 않는다. 이 때문에, 실리콘 기판이 움푹 패이는 경우는 없다.
요약하면, 상기한 구성에 의해, 트렌치 분리대의 높이 조정 에칭 후, 다결정체 실리콘 에칭 전에, 실리콘 기판의 단부가 노출되지 않으므로, 실리콘 기판이 움푹 패이는 일은 없게 된다. 또, 상기한 다층막에서, CMP 연마 시의 스토퍼층이 되는 질화 실리콘층과 베이스 산화 실리콘층 사이에, 다결정체 실리콘층을 배치하는 이유는 다음과 같다. 내벽 산화 실리콘막을 형성하기 위한 내벽의 산화 처리 시에, 다결정체 실리콘층의 단부가 산화되어 내벽 산화 실리콘막이 형성된다. 이 다결정체 실리콘층의 단부에 형성된 내벽 산화 실리콘막은 제 1 트렌치 분리대에서 실리콘 기판의 주 표면보다 윗쪽으로 솟아올라, 전계 집중을 피할 수 있다. 이러한 전계 집중을 피할 목적으로 상기한 다결정체 실리콘층을 형성한다.
또, 상기한 트렌치 분리대의 높이 조정의 에칭은 CMP 연마 처리에 의해 디싱을 발생하지 않는 통상 폭의 트렌치 분리대의 높이 조정을 위한 에칭이다. 이 높이 조정의 에칭 시, 통상 폭의 트렌치 분리대에서도 광폭 트렌치 분리대의 트렌치 산화층과 동일한 두께만큼 에칭되는 것은 물론이다. 이 높이 조정의 에칭은 에칭액의 농도, 온도 등에 따라 에칭액에 침지하는 시간으로 조정한다. 또한, 건식 에칭으로 에칭하는 경우에는, 소정의 에칭 두께 조정 요인을 가감함으로써 실행한다.
본 발명에 따른 반도체 장치의 제조 방법에서는, CMP 연마 후의 질화 실리콘층의 두께와 다결정체 실리콘층의 두께의 합계를, 내벽 산화 실리콘막 두께에 비해, 소망의 분리 높이로부터, 소망의 높이 조정을 위한 에칭의 최대 편차에 의한 변화분을 감소시키는 분량 이상 크게 할 수 있다.
이 구성에 의해, 광폭 트렌치 분리대에서는 실리콘 기판의 패임을 방지하고, 통상 폭의 트렌치 분리대에서는, 그 높이를 실리콘 기판면으로부터 종래 분리대의 50㎚정도의 높이, 즉 0㎚ 에서 100㎚ 범위의 높이로 할 수 있다. 즉, 통상 폭의 트렌치 분리대에서는, CMP 연마 처리 후의 트렌치 산화층의 상면은 질화 실리콘층의 상면과 동일한 높이이다. 즉, CMP 연마 후의 질화 실리콘층의 두께를 t1로 하고, 다결정체 실리콘층의 두께를 t2로 하며, 산화 실리콘층의 두께를 t3이라고 하면, CMP 연마 처리 후의 트렌치 산화층의 상면은 실리콘 기판면에서 (t1+t2+t3)만큼 높다.
이후에, 높이 조정의 에칭을 내벽 산화 실리콘막 두께 이하로 에칭한다. 이 에칭 두께를 최대의 d라고 하면, 높이 조정용 에칭 후의 트렌치 산화막 상면의 실리콘 기판면에서의 높이는 (t1+t2+t3-d)가 된다. 이 후, 트렌치 산화막이 에칭되는 것은 실리콘 기판 상의 산화 실리콘층을 제거하는 에칭에 의해서이다. 실리콘 기판 상의 산화 실리콘층이 에칭에 의해 제거될 때, 트렌치 산화막도 거의 같은 두께만큼 에칭된다. 그 결과, 트렌치 산화층 상면의 실리콘 기판면으로부터의 높이는 (t1+t2-d) 이 된다.
이 높이는 종래의 분리대 높이 50㎚정도, 즉 0∼100㎚의 범위로 하는 것이 바람직하다. 단, 높이 조정의 에칭에 있어서, 내벽 산화 실리콘층의 두께 d를 에칭하는 것이 아니라, 그보다 높이 조정을 위한 에칭의 최대 편차만큼, 즉, 예컨대, 20㎚정도 감소한 두께만큼 에칭한다.
본 발명에 따른 반도체 장치의 제조 방법에서는, 질화 실리콘층은 CMP 연마에 있어서, 감소될만큼의 두께를 포함하는 두께로 성막하는 것이 바람직하다.
이 구성에 의해, CMP 연마 처리에 있어서, 스토퍼층인 질화 실리콘층에서 확실히 CMP 연마 처리를 정지하고, 또한 트렌치 분리대의 높이 조정의 에칭에 있어서 실리콘 기판 상의 다층막을 보호할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법에서는, 높이 조정의 에칭에서의 트렌치 산화막의 에칭 레이트가 내벽 산화 실리콘막의 에칭 레이트보다도 크도록, 트렌치 산화층을 형성할 수 있다.
이 구성에 의해, 트렌치 산화층에 대하여 소정의 높이로 감소시키는 에칭을 행하고, 또한 내벽 산화 실리콘막에 의한 실리콘 기판의 보호를 확실하게 할 수 있다. 단, 트렌치 산화층의 에칭 레이트를 지나치게 작게 하는 것도 바람직하지 않다.
본 발명에 따른 반도체 장치의 제조 방법에서는, 트렌치 산화층의 형성에 있어서, HDP(High Density Plasma)법을 이용하여 산화층을 성막할 수 있다.
HDP법에 따르면 높은 밀도의 산화 실리콘층(매립 산화막)을 형성할 수 있다. 이 때문에, 트렌치 분리대의 절연성을 확실한 것으로 할 수 있다. 이 트렌치 절연층은 HDP막이 아니고, CVD법에 의해 TEOS(Tetra-Ethyl-Ortho-Silicate)막을 형성해도 무방하고, HTO(High Temperature Oxidation)막을 형성해도 무방하다.
본 발명에 따른 반도체 장치의 제조 방법에서는, 트렌치 분리대 높이 조정을 위해 실행하는 에칭에 플루오르산(flouric acid)을 이용할 수 있다.
이 구성에 의해, 트렌치 산화층을 선택적으로 높은 에칭 레이트로 에칭할 수 있다. 또한, 상기한 트렌치 분리대 높이 조정의 에칭에는, 건식 에칭을 이용해도 무방하다. 건식 에칭에 의하면, 트렌치 산화층을 선택적으로 에칭할 수가 없는 경우도 있지만, 트렌치 산화층을 내벽 산화 실리콘막 두께 이하로 에칭하는 한, 실리콘 기판의 단부가 노출되는 경우는 없다. 트렌치의 주연부인 실리콘 기판 상의 부분은 질화 실리콘층, 다결정체 실리콘층 및 산화 실리콘층에 의해 보호되어 있다. 이 부분이 내벽 산화 실리콘막보다도 조기에 에칭에 의해 제거되는 경우는 없다.
본 발명에 따른 반도체 장치의 제조 방법에서는, 트렌치는 평면적으로 보아 적어도 하나의 활성 영역을 포함하는 실리콘 기판의 대분리대 영역에서, 대분리대 영역에 포함되는 각각의 활성 영역의 둘레를 따라 형성된 활성 영역 외주벽과, 대분리대 영역의 둘레를 따라 형성된 대분리대 영역 내주벽 사이의 분리 영역이 에칭되는 것에 의해 형성되고, 내벽 산화 실리콘막은 활성 영역 외주벽과 대분리대 영역 내주벽에 형성되어, 트렌치 산화층이 상기 트렌치를 매립하도록 형성될 수 있다.
이 구성에 의해, 대분리대 영역에 더미 활성 영역을 배열할 필요가 없어지고, 반도체 장치의 설계 등에 있어서, 예컨대, CAD 상에서 긴 시간동안 복잡한 패턴을 형성하는 작업을 할 필요가 없어진다. 이 때문에, 반도체 장치의 제조 비용을 저하시키고, 또한, 구조가 간소화된 결과, 제품 수율(production yield)을 향상시킬 수 있게 된다.
본 발명에 따른 반도체 장치의 제조 방법에서는, 트렌치는 평면적으로 보아, 실리콘 기판 상의 층간 절연막의 상면에 접하는 배선에 맞춰 띠 형상으로, 실리콘 기판에 형성될 수 있다.
종래, 배선의 폭이 크고 층간 절연막 두께가 얇기 때문에, 기생 용량의 발생이 예상되는 위치에는 배선을 마련할 수 없었다. 따라서, 배선의 레이아웃에 대하여 큰 제약을 받고 있었다. 상기한 구성에 의해, 배선 바로 아래의 실리콘 기판 내에 광폭 트렌치 분리대를 마련함으로써, 절연층의 두께를 매우 두껍게 할 수 있어, 기생 용량을 무시할 수 있게 된다. 그 결과, 배선의 레이아웃 자유도를 확대할 수 있고, 예컨대, 반도체 장치의 소형화에 공헌할 수 있게 된다
본 발명에 따른 반도체 장치의 제조 방법에서는, 배선이 나열되어 배치된 제 1 및 제 2 배선이며, 트렌치가 평면적으로 보아 제 1 및 제 2 배선을 포함하는 띠 형상 영역으로서 형성될 수 있다.
상기한 바와 같이, 두 개의 배선이 마련되는 경우, 평면적으로 보아 그 사이에 더미 활성 영역을 배열하고 있었다. 이 배선 사이의 더미 활성 영역은 필요없는 영역이다. 상기한 구성에 의해, 더미 활성 영역을 배선 사이에 배치하지 않으므로, 반도체 장치의 소형화에 기여할 수 있다. 또한, 배선의 레이아웃도 자유롭게 할 수 있게 되어, 이 레이아웃의 자유도 확대로 인해서도 반도체 장치의 소형화에 기여할 수 있다.
본 발명의 반도체 장치는 제 1 트렌치 분리대와, 제 1 트렌치 분리대보다 폭이 넓은 제 2 트렌치 분리대를 구비하는 장치이다. 이 장치는, 제 1 및 제 2 트렌치 분리대가 상기한 본 발명 중 어느 하나의 반도체 장치의 제조 방법에 의해 제조된 반도체 장치이다.
이 구성에 의해, 실리콘 기판이 움푹 패이지 않게 광폭 트렌치 분리대를 형성하고, 또한 통상 폭의 트렌치 분리대의 높이를 종래와 동일한 높이로 할 수 있다. 이 때문에, 종래, 더미 활성 영역을 배열하고 있었던 대분리 영역을 본 발명의 광폭 트렌치 분리대에 의해 구성할 수 있게 된다. 그 결과, 더미 활성 영역의 배열을 형성하는 CAD 작업을 생략할 수 있게 된다
본 발명의 반도체 장치는 실리콘 기판에 제 1 트렌치 분리대와, 제 1 트렌치 분리대보다 폭이 넓은 제 2 트렌치 분리대를 구비하는 장치이다. 이 반도체 장치에서는, 제 1 트렌치 분리대의 상면 위치가 실리콘 기판면에서 50㎚정도의 높이, 즉 0㎚∼100㎚ 범위의 높은 위치에 있다. 또한, 제 2 트렌치 분리대의 상면 위치가 실리콘 기판의 주 표면보다도 낮은 위치에 있어, 제 2 트렌치 분리대의 트렌치의 내벽을 피복하는 내벽 산화막의 트렌치의 주연부의 두께가 트렌치의 저부에서의 두께보다도 얇고, 제 2 트렌치 분리대가 그 제 2 트렌치를 매립하는 산화 실리콘막의 CMP 연마 시에, 디싱을 생성할 정도의 폭을 갖는다.
이 구성에 의해, 제 2 트렌치 분리대가 CMP 연마 시에 디싱을 생성할 정도의 광폭의 대분리 영역에서도, 실리콘 기판이 패이지 않는 광폭 트렌치 분리대를 형성할 수 있다. 이 때, 통상 폭의 트렌치 분리대의 높이를 통상의 높이 범위로 할 수 있다. 그 결과, 대분리 영역을 더미 활성 영역을 이용하지 않고 구성할 수 있어, 더미 활성 영역의 배열을 형성하기 위한 CAD 작업을 생략할 수 있게 된다 .
상기 본 발명의 반도체 장치에서는, 제 2 트렌치 분리대의 폭은 좁은 위치에서도 6㎛ 정도로 할 수 있다.
이와 같이 폭이 좁은 경우에도, 최저 하나의 더미 활성 영역을 형성해야 했지만, 상기한 구성에 의해, 더미 활성 영역을 생략할 수 있다.
상기 본 발명의 반도체 장치에서는, 제 2 트렌치 분리대의 영역에 반도체 소자가 마련되는 활성 영역이 포함되고, 그 활성 영역을 둘러싸는 외주벽이 내벽 산화 실리콘막으로 덮이고, 제 2 트렌치 분리대의 폭은 그 제 2 트렌치를 매립하는 산화 실리콘막의 폭으로 구성된다.
상기한 바와 같은 활성 영역을 포함하는 대분리 영역을 본 발명의 광폭 트렌치 분리대에 의해 구성할 수 있게 된다. 그 결과, 더미 활성 영역을 형성하는 단계를 생략할 수 있다. 활성 영역을 포함하고 있어도 광폭 트렌치 분리대의 폭은 어디까지나 트렌치를 매립하는 트렌치 산화막의 폭으로 결정된다.
상기 본 발명의 반도체 장치에서는, 실리콘 기판 상에 층간 절연막과, 그 층간 절연막의 상면에 접하는 배선을 갖고, 제 2 트렌치 분리대는 평면적으로 보아, 배선에 따라 배선을 포함하도록 배치되어 있다.
이 구성에 의해, 배선과 실리콘 기판의 불순물 영역 사이에 절연막을 유지하는 기생 용량이 형성되어, 반도체 장치의 오(誤) 동작의 원인이 되는 경우가 있다.이 때문에, 배선의 레이아웃에 큰 제약을 받는 경우가 있었다. 상기한 구성에 의해, 배선을 자유롭게 레이아웃할 수 있게 된다. 그 결과, 배선 레이아웃의 자유도를 높일 수 있다. 또한, 이 배선의 레이아웃의 자유도의 증대를, 예컨대, 반도체 장치의 소형화에 이용할 수 있게 된다
상기 본 발명의 반도체 장치에서는, 배선이 병행하는 복수 개의 배선으로 구성되어, 제 2 트렌치 분리대가 평면적으로 보아, 복수 개의 배선에 따라 복수 개의 배선을 함께 포함하도록 배치될 수 있다.
이 구성에 의해, 배선의 레이아웃의 자유도를 높일 수 있다. 또한, 평면적으로 보아, 복수 개의 배선 사이에 필요없는 영역인 더미 활성 영역을 마련한다고 하는, 종래 구조에서 발생하고 있었던 필요없는 영역을 생략할 수 있다. 그 결과, 반도체 장치의 소형화에 기여할 수 있게 된다
다음에 도면을 이용하여 본 발명의 실시예에 대하여 설명한다.
(실시예 1)
도 1 내지 도 7은 본 발명의 실시예 1에서의 제조 방법에 있어서 광폭 트렌치 분리대를 형성하는 방법을 설명하는 도면이다. 우선, 실리콘 기판(1) 상에, 높이 조정용 베이스 산화 실리콘층의 SiO2막(2)을 형성하고, 계속해서, 그 SiO2막의 상면에 다결정체 실리콘층(3)을 성막한다. 다음에, 다결정체 실리콘층(3)의 상면에 질화 실리콘층(4)을 성막한다. 이 질화 실리콘층의 두께는 얇게 한다. 본 실시예에서는, 예컨대, 150㎚의 두께로 한다(도 1).
이후에, 질화 실리콘층(4) 상에 광폭 트렌치를 마련하는 포토레지스트 패턴(5)을 형성한다. 계속해서, 그 포토레지스트 패턴(5)을 마스크로 이용하여, 질화 실리콘층(4)을 에칭한다. 또한, 그것들을 마스크로 이용하여 실리콘 기판(1)에 광폭 트렌치(6)를 마련한다(도 2).
그 후, 질화 실리콘층(4)의 하측의 광폭 트렌치의 내벽면을 산화시켜, 트렌치 내벽면이 내벽 산화막(7)으로 덮이도록 한다(도 3). 내벽 산화막 두께는 약 120㎚로 한다. 이 때 질화 실리콘층(4)질화 실리콘층(4)않는다. 이후에, 내벽 산화막으로 덮인 광폭 트렌치를 매립하도록, 산화 실리콘(SiO2)을 주 성분으로 하는 매립 산화막(8)을 HDP(High Density Plasma)법에 의해 성막한다. 이후의 설명에서, HDP법을 이용하여 성막한 산화 실리콘막을 HDP막이라고 부른다. HDP막(8)의 두께는 약 1000㎚(1㎛)로 한다(도 4).
HDP막의 성막에 있어서는, 가스 성분으로서, 아르곤(Ar), 산소 및 실란(SiH4)을 이용하여, 그 혼합 비율을, Ar/O2/SiH4=(40∼100)/(40∼100)/(40∼100)sccm으로 한다. 이 때 막 형성 시의 챔버 온도는 100℃ 정도로 한다.
고밀도 플라즈마를 이용하지 않고, 화학적 기상 증착법(CVD : Chemical Vapor Deposition)에 의해 SiO2막을 매립해도 무방하다. 이 CVD법에 의한 SiO2막으로 TEOS(Tetra-Ethyl-Ortho-Silicate)막을 매립하는 경우에는, 혼합 가스의 비율은TEOS/N2=(80∼120)/(180∼220)sccm으로 하고, 600∼700℃에서 성막한다. 또한, 마찬가지로 CVD법에 의한 SiO2막으로 HTO(High Temperature Oxidation)막을 매립하는 경우에는, DCS(Di-Chloro-Silane)/N2O/N2=(130∼170)/(130∼170)/(450∼550)sccm으로 하고, 720∼780℃에서 성막한다.
상기 트렌치의 SiO2막에 의한 매립 후, 질화 실리콘층(4)이 노출될 때까지, HDP막(8) 및 질화 실리콘막을 CMP 연마한다. 도 5는 상기한 CMP 연마의 결과, 질화 실리콘층(4)이 노출된 상태를 나타내는 도면이다. 도 5에서, CMP 연마에 의해 대분리 트렌치를 매립하는 HDP막에 디싱이 발생하고 있다. 이 디싱에 의해 HDP막(8a)의 상면은 질화 실리콘층(4)의 상면보다 낮게 되어 있다.
도 5에서, CMP 연마 종료 시의 HDP막(8)과 질화 실리콘막(4) 높이의 상위 Δh는 디싱 때문에 200㎚ 정도로 된다. 그 결과, HDP막(8)의 상면 높이는 실리콘 기판(1)의 표면과 거의 같은 높이가 된다.
이후의 트렌치 분리의 높이 조정을 위한 HDP막의 플루오르산에 의한 에칭에 있어서, 에칭 깊이를 내벽 산화막 두께 d보다도 얇은 100㎚ 정도로 억제한다(도 6). 매립 산화막의 높이 조정을 위한 에칭에 있어서, 에칭 깊이를 내벽 산화막 두께 d보다도 얇게 한다. 그 결과, CMP 연마의 디싱에 의해, 매립 산화막의 상면 위치가 어느 정도 깊어져도 실리콘 기판이 노출되지 않는다.
이 높이 조정의 에칭은 HF액 에칭과 같은 습식 에칭이나, 플라즈마 에칭 등의 건식 에칭에서도 무방하다. HF액에 의한 에칭이라면 매립 산화막만이 에칭되고, 질화 실리콘막(4)은 에칭되지 않는다. 또한, 매립 산화막의 높이 조정에 건식 에칭을 이용하면, 매립 산화막(8)뿐만 아니라 질화 실리콘막(4)도 에칭된다. 어느쪽의 경우에도, 매립 산화막의 에칭 깊이를 내벽 산화막 두께 d 이하라고 하면, 이 에칭의 시점에서 실리콘 기판이 노출되는 경우는 없다.
건식 에칭인 경우에는 질화 실리콘막과, 다결정체 실리콘막과, 베이스 실리콘막도 에칭된다. 그러나, 베이스 산화 실리콘층(2)과, 다결정체 실리콘막(3a)과, 질화 실리콘층(4)의 두께 합계를, 트렌치의 상부 코너에서의 내벽 산화막의 두께와 매립 산화막 두께의 합계보다도 용이하게 두껍게 할 수 있다. 이 때문에, 상기 트렌치 분리대의 높이 조정의 에칭의 시점에서, 실리콘 기판이 노출되는 경우는 없다(도 7 참조).
다결정체 실리콘의 에칭 시에 실리콘 기판이 노출되어 있지 않으면, 실리콘 기판은 내벽 산화막(7)으로 피복되어 있다. 이후의 다결정체 실리콘층을 제거하는 에칭에 의해 내벽 산화막의 두께가 감소하는 경우는 없다. 따라서, 실리콘 기판이 움푹 패이는 경우도 없다.
상기한 광폭 트렌치 분리대의 형성과 병행하여, 통상 폭의 트렌치 분리대도 형성된다. 도 8은 통상 폭의 트렌치에서 매립 산화막을 CMP 연마한 단계의 단면도를 나타낸다. 광폭 트렌치의 매립 산화막과 다르게, 디싱은 발생하지 않는다. 이 때문에, 매립 산화막(8)의 상면은 질화 실리콘층(4)의 상면과 동일한 공통면 상에 있다. 따라서, 매립 산화막(8)의 상면은 실리콘 기판(1)의 면보다도 (t1+t2+t3)만큼높은 위치에 위치하고 있다. 단, t1은 질화 실리콘층의 두께, t2는 다결정체 실리콘층의 두께, t3은 베이스 산화 실리콘층의 두께이다.
계속해서, 매립 산화막에 대하여 높이 조정을 위한 에칭을 행한다. 본 발명에서는, 이 높이 조정을 위한 에칭에 있어서, 내벽 산화막(7)의 두께 d 이하의 두께만큼 감소시킨다. 도 9는 그 최대로 감소시킨 두께 d만큼 에칭한 도면을 나타낸다. 도 9에서, 매립 산화막(8)의 상면은 실리콘 기판(1)의 면으로부터 (t1+t2+t3-d) 높은 위치에 위치하고 있다. 그러나 통상의 높이 조정의 에칭이라면 습식 에칭의 최대 편차를 예상하여, 그 만큼 작게 에칭한다. 예컨대, 내벽 실리콘막 두께가 120㎚인 경우, 20㎚ 정도 얇은 에칭을 행하는 것이 보통이다. 따라서, 그 때의 에칭의 두께 d1은 (d-20㎚)라고 생각하는 것이 무방하다.
다음에, 도 10에 도시하는 바와 같이, 실리콘 기판(1) 상의 질화 실리콘층(4), 다결정체 실리콘층(3) 및 베이스 산화 실리콘층(2)을 각각 다른 에칭액을 이용하여 제거한다. 매립 산화막은 산화 실리콘막으로 구성되어 있다. 이 때문에, 질화 실리콘층(4) 및 다결정체 실리콘층(3)을 제거하는 에칭이라면 매립 산화막은 약간밖에 에칭되지 않는다. 그러나, 베이스 산화 실리콘층(2)의 에칭 시에는, 매립 산화막은 거의 동일한 두께 t3만큼 에칭된다. 이 때문에, 최종적인 매립 산화막의 상면의 실리콘 기판면에서의 높이는 (t1+t2-d1)이 된다. 이 높이가 종래와 동일한 소망의 높이인 50㎚정도, 즉 0㎚∼100㎚로 되도록, 질화 실리콘층, 폴리 실리콘층의 두께 등을 설정한다. 통상 d1은 내벽 산화막 두께 d보다 습식 에칭의 최대 편차만큼 작게 설정한다. 또한 실제로는, 질화 실리콘층(4), 다결정체 실리콘층(3)을 제거하는 에칭, 그 밖의 세정 처리에 의해서, 매립 산화막은 막을 감소시키기 위해, (t1+t2-d1)은 소망의 매립 산화막 높이 이상, 즉, (t1+t2-d1)≥(소망의 두께)가 되도록 설정한다. 환언하면, (t1+t2)는 소망의 매립 높이로 높이 조정을 위한 습식 에칭량을 더한 것보다 높아지도록, 즉, (t1+t2)≥(소망의 높이+d1)이 되도록 설정한다. 또한 환언하면, (t1+t2)는 내벽 산화막 두께에 비해, 소망의 매립 높이로부터, 습식 에칭의 최대 편차를 감소시킨 것 이상으로 되도록 설정한다. 예컨대, (t1+t2)는 내벽 산화막보다 30㎚ 이상 크게 설정한다. 또한, 상기한 질화 실리콘층의 두께 t1은 CMP 연마 처리에 의해, 매립 산화막의 최초 두께의 수%∼10% 정도를 오버에칭한 후의 두께이므로, 그 만큼도 예상하여 성막한다.
다음에, 통상 폭의 트렌치 분리대의 구체예를 설명한다. 통상 폭의 트렌치에서는, CMP 연마를 행한 후의 시점에서의 HDP막(8)의 상면 높이는 실리콘 기판보다 200㎚ 정도 높다. 이후에, 높이 조정용 에칭(d-20㎚)을 행하고, 또한 베이스 SiO2막을 제거한 후에, 통상 폭의 트렌치를 매립하는 HDP막의 상면은 실리콘 기판 표면에서의 높이, 약 50㎚에 위치한다. 이 높이는 물론, 종래의 제조 방법에 의해 제조된 통상의 폭 크기의 트렌치 분리대의 높이와 동일하다.
따라서, 본 발명의 제조 방법에 따라 트렌치 분리대를 제조함으로써, (a1)광폭 트렌치 분리대에서는, 트렌치폭에 의하지 않고, 실리콘 기판에 패임 등을 발생시키는 일 없이 확실하게 분리대를 형성할 수 있고, 또한, (a2) 통상의 폭크기의 트렌치 분리대에서는, 종래와 동일한 레벨의 높이의 분리대를 형성할 수 있다. 종래, 큰 폭의 트렌치 분리대를 형성할 수 없기 때문에, 복잡한 포토레지스트 패턴을 형성하여, 더미 활성 영역 등을 형성하고 있었다. 본 발명에 따르면, 필요한 위치에 필요한 크기의 분리대를 용이하게 형성할 수 있다. 이 때문에, 다음과 같은 효과를 얻을 수 있다.
(A1) 포토레지스트 패턴의 설계를 위해, 매우 복잡한 CAD 상의 작업을 생략할 수 있다.
(A2) 종래, 배선에 동반하여 발생하는 기생 용량을 피하기 위해서, 배선의 위치는 한정되어 있었다. 본 발명의 제조 방법에 의해 대분리의 트렌치 분리대를 배선 바로 아래의 실리콘 기판에 마련함으로써, 기생 용량을 피할 수 있다. 이 때문에, 배선 패턴 설계의 자유도를 높일 수 있다.
(A3) 또한, 복수 개의 배선을 병행하여 배치하는 경우, 배선 사이에 더미 활성 영역을 마련하고 있었다. 상기한 배선의 바로 아래에 큰 폭의 트렌치 분리대를 마련함으로써, 더미 활성 영역을 마련할 필요가 없어진다. 이 때문에, 반도체 칩의 크기를 축소할 수 있게 된다.
(실시예 2)
도 11을 참조하면, 반도체 소자가 형성되는 활성 영역(30)은 광폭 트렌치 분리대에 의해 둘러싸여 있다. 이 활성 영역(30)을 둘러싸는 트렌치의 벽에는, 내벽 산화막(7)이 형성되어 있다. 이 내벽 산화막(7)은 광폭 트렌치 분리대(20)의 형성에 있어서, 높이 조정용 에칭이나 베이스 산화 실리콘막의 제거 에칭 시에 실리콘 기판이 노출되지 않도록 보호막으로 기능하고 있다.
도 11에서의 광폭 트렌치 분리대의 형성 방법은, 다음에 도시하는 바와 같이, 실시예 1에서의 광폭 트렌치 분리대의 제조 방법과 동일하다.
(S1) 베이스 산화 실리콘막/다결정체 실리콘막/실리콘 질화막으로 이루어지는 다층막을 실리콘 기판 상에 성막한다.
(S2) 광폭 트렌치 분리대의 포토레지스트 패턴을 제작하여, 실리콘 기판에 광폭 트렌치를 형성한다.
(S3) 광폭 트렌치의 내벽에 내벽 산화 실리콘막을 형성한다.
(S4) 광폭 트렌치를 매립하는 매립 산화 실리콘막을 성막한다.
(S5) CMP 연마 처리에 의해, 매립 산화 실리콘막과 실리콘 질화막을 연마하여, 실리콘 질화막을 노출시킨다. CMP 연마 종료 시점에서는, (실리콘 질화막 두께 t1)+(다결정체 실리콘막 두께 t2)의 합계가 「내벽 산화막 두께 d」와 「트렌치 분리의 소망 높이에서 높이 조정의 에칭의 최대 편차를 감소시킨 높이」의 합 이상이 되도록 조정한다.
(S6) 매립 산화 실리콘막의 높이 조정의 에칭을 행하는데 있어서, 매립 산화 실리콘막을 상기한 내벽 산화막 두께 이하만큼 에칭한다.
(S7) 다층막을 제거하는 에칭을 행한다.
상기한 광폭 트렌치 분리대의 제조 방법은 본 발명의 실시예에서의 광폭 트렌치 분리대의 전부에 대하여 적용된다.
종래, 도 27에 도시하는 바와 같이, 반도체 소자를 마련하는 활성 영역 사이의 간격이 넓은 경우, 광폭 트렌치 분리대를 형성할 수 없었다. 이 때문에, 상술한 바와 같이, 복잡한 패턴의 더미 활성 영역을 다수 마련하고 있었다. 본 발명의 제조 방법에서의 광폭 트렌치 분리 영역을 형성함으로써, 다수의 더미 활성 영역이 배치되는 복잡한 포토레지스트 패턴을 제작할 필요가 없어진다. 이 때문에, CAD를 이용한 긴 시간에 걸친 포토레지스트 패턴 제작 작업을 생략할 수 있다. 또한, 상기 더미 활성 영역을 형성하는 처리 공정에 비해, 본 발명의 광폭 트렌치 분리대 형성의 처리 공정은 패턴이 뒤얽히지 않고, 처리 공정도 간단하다. 그 결과, CAD의 복잡한 작업의 생략에 따른 제조 비용의 감소 및 제조의 제품 수율 향상을 얻을 수 있다.
(실시예 3)
도 12에서, 막 배선(15)은 층간 절연막(14)에 접하여 형성되어 있다. 막 배선(15)은 반도체 장치로서는 광폭의 도체이기 때문에, 막 배선의 바로 아래에 분리대가 없으면, 실리콘 기판(1) 내의 불순물 영역(1a)과 막 배선(15) 사이에 무시할 수 없는 기생 용량이 발생하는 경우가 있다.
그러나, 도 12에 도시하는 바와 같이, 막 배선(15) 바로 아래에 광폭 트렌치분리대(20)를 막 배선을 따라 마련함으로써, 막 배선(15)과 실리콘 기판 사이의 절연층 두께를 충분히 두껍게 할 수 있다. 이 때문에, 기생 용량이 발생할 우려없이, 막 배선을 배치할 수 있게 된다. 그 결과, 반도체 장치의 설계에 있어서, 배선 패턴의 자유도를 크게 향상시킬 수 있게 된다.
상기한 바와 같은 배선에 의한 기생 용량의 방지를 위해 광폭 트렌치 분리대가 이용되는 것은, 예컨대, 도 13에 나타내는 반도체 기억 장치의 메모리 어레이(35)를 둘러싸는 주변 영역(36)이다. 이 주변 영역에는, 디코더 영역(36a, 36b)이나 센스 앰프 영역(36c)이 마련되어 있고, 이러한 영역에서 배선에 부수되어 기생 용량의 발생이 인식되는 경우가 있었다. 종래, 광폭 트렌치 분리대를 용이하게 형성할 수 없는 경우, 기생 용량의 발생을 억제하기 위해 배선 패턴을 변경해서 불순물 영역(1a)의 위를 피하고 있었다. 배선은 반도체 장치에 있어서 큰 비중을 차지하는 것이며, 상기한 바와 같은 배선 패턴에 대한 제약은 반도체 장치의 미세화의 요구 속에서 반도체 장치의 설계를 곤란하게 하고 있었다. 본 발명은 상기한 배선의 설계에 대한 제한을 제거하여, 배선 패턴의 설계의 자유도를 크게 향상시키는 것이다.
(실시예 4)
도 14에서, 두 개의 배선(31, 32)이 병행하여 나열되어 있다. 이들 배선(31, 32)은, 도 12에 나타낸 배선(15)과 마찬가지로, 실리콘 기판 상에 배치된 층간 절연막의 상면에 접하여 형성되어 있다. 반도체 소자가 형성되는 실리콘 기판의 활성 영역(30) 주위에, 내벽 산화막(7)이 형성되어 있는 점은 도 11의 경우와 마찬가지이다.
도 14에 도시하는 바와 같이, 본 발명의 실시예 4의 반도체 장치에서는, 두 개의 배선(31, 32)은 배선으로서 단락되지 않는 최소한의 간격을 두고 있다. 도 28에 나타낸 종래의 반도체 장치에서는, 평면적으로 보아 두 개의 배선 사이에, 단락하지 않는 최소한의 간격보다 큰 폭(2S3+L1)의 더미 활성 영역을 마련하고 있었다.
그러나, 본 발명의 제조 방법에 의해 광폭 트렌치 분리대를 마련함으로써, 상기 배선 사이의 불필요한 폭(2S2+L1)의 영역을 마련할 필요가 없어진다. 이 때문에, 반도체 장치의 소형화를 추진할 수 있다. 또한, 배선의 레이아웃의 자유도를 증가시킬 수 있다. 이 레이아웃의 자유도 증대를, 예컨대, 반도체 장치의 소형화에 유익하게 작용시킬 수 있다.
또, 상기 두 개의 배선은 절연층을 사이에 개재시키면, 단락되지 않는 최소한의 간격까지 접근시켜도 무방하다. 또한, 두 개의 배선으로 나눌 필요가 없으면, 하나로 통합해도 무방하다.
상기에서, 본 발명의 실시예에 대하여 설명했지만, 상기에 개시된 본 발명의 실시예는 어디까지나 예시이고, 본 발명의 범위는 이들 발명의 실시예에 한정되지 않는다. 본 발명의 범위는 특허 청구의 범위의 기재에 의해 나타나고, 또한 특허 청구의 범위 기재와 균등한 의미 및 범위 내에서의 모든 변경을 포함하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법에 의하면, 광폭 트렌치 분리대를 형성해도, 실리콘 기판의 패임이 발생하지 않는 트렌치 분리대를 형성할 수 있고, 이에 따라 복잡한 더미 활성 영역의 배열을 필요없게 하며, 배선을 분할하여 필요없는 영역을 형성하지 않아도 된다. 따라서, 반도체 장치의 소형화에 기여할 수 있고, 또한 배선의 레이아웃의 자유도를 향상시킬 수 있다.

Claims (3)

  1. 실리콘 기판의 주 표면 상에, 산화 실리콘층, 그보다 상층에 위치하는 다결정체 실리콘층 및 그보다 상층에 위치하는 질화 실리콘층을 포함하는 다층막을 형성하는 공정과,
    상기 다층막을 패터닝하고, 또한, 상기 실리콘 기판에 소자 분리용 트렌치를 에칭하는 공정과,
    상기 다층막의 측벽을 포함하는 상기 트렌치의 내벽면을 산화시켜 그 내벽을 피복하는 내벽 산화 실리콘막을 형성하는 공정과,
    상기 내벽 산화 실리콘막으로 피복된 트렌치를 매립하고, 또한 상기 질화 실리콘층의 상면에 접하는 트렌치 산화층을 형성하는 공정과,
    상기 트렌치 산화층과 상기 질화 실리콘층을 CMP 연마하여, 상기 질화 실리콘층의 두께를 소정 두께로 하여, 그 질화 실리콘층이 노출되도록 CMP 연마하는 공정과,
    상기 트렌치 산화층이 CMP 연마되어 형성된 트렌치 산화막을, 트렌치 분리대 높이의 조정을 위해, 상기 내벽 산화 실리콘막 두께 이하의 두께만큼 에칭하는 공정
    을 구비하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 CMP 연마 후의 질화 실리콘층의 두께와, 상기 다결정체 실리콘층의 두께의 합계가 상기 내벽 산화 실리콘막 두께에 비해, 소망의 분리 높이로부터 트렌치 분리 높이 조정을 위한 상기 에칭의 최대 편차에 의한 높이의 변화분을 감소시킨 분량 이상 큰 반도체 장치의 제조 방법.
  3. 제 1 트렌치 분리대와, 상기 제 1 트렌치 분리대보다 폭이 넓은 제 2 트렌치 분리대를 구비하는 반도체 장치로서, 상기 제 1 및 제 2 트렌치 분리대가, 청구항 1에 기재된 반도체 장치의 제조 방법에 의해 제조된 반도체 장치.
KR10-2002-0017236A 2001-06-29 2002-03-29 반도체 장치 및 그 제조 방법 KR100470086B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2001198849A JP2003017556A (ja) 2001-06-29 2001-06-29 半導体装置およびその製造方法
JPJP-P-2001-00198849 2001-06-29

Publications (2)

Publication Number Publication Date
KR20030004014A KR20030004014A (ko) 2003-01-14
KR100470086B1 true KR100470086B1 (ko) 2005-02-05

Family

ID=19036220

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0017236A KR100470086B1 (ko) 2001-06-29 2002-03-29 반도체 장치 및 그 제조 방법

Country Status (4)

Country Link
US (1) US6682985B2 (ko)
JP (1) JP2003017556A (ko)
KR (1) KR100470086B1 (ko)
TW (1) TW512486B (ko)

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030036746A1 (en) * 2001-08-16 2003-02-20 Avi Penner Devices for intrabody delivery of molecules and systems and methods utilizing same
US7024248B2 (en) * 2000-10-16 2006-04-04 Remon Medical Technologies Ltd Systems and methods for communicating with implantable devices
US20050158963A1 (en) * 2004-01-20 2005-07-21 Advanced Micro Devices, Inc. Method of forming planarized shallow trench isolation
US7129149B1 (en) * 2004-06-07 2006-10-31 Integrated Device Technology, Inc. Method for forming shallow trench isolation structure with anti-reflective liner
US20060064133A1 (en) 2004-09-17 2006-03-23 Cardiac Pacemakers, Inc. System and method for deriving relative physiologic measurements using an external computing device
US7094653B2 (en) * 2004-10-14 2006-08-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming STI structures with controlled step height
US7813808B1 (en) 2004-11-24 2010-10-12 Remon Medical Technologies Ltd Implanted sensor system with optimized operational and sensing parameters
KR100716577B1 (ko) * 2005-03-28 2007-05-11 (주) 엘지텔레콤 광고 데이터를 포함하는 방송 프로그램 정보를 표시하는휴대전화 단말기, 그 제어 방법 및 제공 방법
JP2006278754A (ja) * 2005-03-29 2006-10-12 Fujitsu Ltd 半導体装置及びその製造方法
JP2006332404A (ja) * 2005-05-27 2006-12-07 Seiko Epson Corp 半導体装置の製造方法及び半導体装置
US8148223B2 (en) 2006-05-22 2012-04-03 Taiwan Semiconductor Manufacturing Co., Ltd. 1T MIM memory for embedded ram application in soc
US7955268B2 (en) * 2006-07-21 2011-06-07 Cardiac Pacemakers, Inc. Multiple sensor deployment
US7756573B2 (en) * 2006-09-05 2010-07-13 Cardiac Pacemakers, Inc. Implantable medical device diagnostic data acquisition and storage
JP2008166526A (ja) 2006-12-28 2008-07-17 Spansion Llc 半導体装置の製造方法
JP2010530769A (ja) * 2007-06-14 2010-09-16 カーディアック ペースメイカーズ， インコーポレイテッド 体内圧力測定装置および方法
US8357435B2 (en) * 2008-05-09 2013-01-22 Applied Materials, Inc. Flowable dielectric equipment and processes
US20100081293A1 (en) * 2008-10-01 2010-04-01 Applied Materials, Inc. Methods for forming silicon nitride based film or silicon carbon based film
US8511281B2 (en) * 2009-07-10 2013-08-20 Tula Technology, Inc. Skip fire engine control
US8980382B2 (en) * 2009-12-02 2015-03-17 Applied Materials, Inc. Oxygen-doping for non-carbon radical-component CVD films
US8741788B2 (en) * 2009-08-06 2014-06-03 Applied Materials, Inc. Formation of silicon oxide using non-carbon flowable CVD processes
US8449942B2 (en) * 2009-11-12 2013-05-28 Applied Materials, Inc. Methods of curing non-carbon flowable CVD films
SG181670A1 (en) 2009-12-30 2012-07-30 Applied Materials Inc Dielectric film growth with radicals produced using flexible nitrogen/hydrogen ratio
US20110159213A1 (en) * 2009-12-30 2011-06-30 Applied Materials, Inc. Chemical vapor deposition improvements through radical-component modification
US8329262B2 (en) * 2010-01-05 2012-12-11 Applied Materials, Inc. Dielectric film formation using inert gas excitation
KR101528832B1 (ko) * 2010-01-06 2015-06-15 어플라이드 머티어리얼스, 인코포레이티드 유동성 유전체 층의 형성 방법
US8304351B2 (en) 2010-01-07 2012-11-06 Applied Materials, Inc. In-situ ozone cure for radical-component CVD
JP2013521650A (ja) 2010-03-05 2013-06-10 アプライド マテリアルズ インコーポレイテッド ラジカル成分ｃｖｄによる共形層
WO2011117920A1 (ja) * 2010-03-24 2011-09-29 パナソニック株式会社 半導体装置およびその製造方法
US9285168B2 (en) 2010-10-05 2016-03-15 Applied Materials, Inc. Module for ozone cure and post-cure moisture treatment
US8664127B2 (en) 2010-10-15 2014-03-04 Applied Materials, Inc. Two silicon-containing precursors for gapfill enhancing dielectric liner
US10283321B2 (en) 2011-01-18 2019-05-07 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
US8450191B2 (en) 2011-01-24 2013-05-28 Applied Materials, Inc. Polysilicon films by HDP-CVD
US8716154B2 (en) 2011-03-04 2014-05-06 Applied Materials, Inc. Reduced pattern loading using silicon oxide multi-layers
CN102655111A (zh) * 2011-03-04 2012-09-05 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离的制造方法
US8445078B2 (en) 2011-04-20 2013-05-21 Applied Materials, Inc. Low temperature silicon oxide conversion
US8466073B2 (en) 2011-06-03 2013-06-18 Applied Materials, Inc. Capping layer for reduced outgassing
US9404178B2 (en) 2011-07-15 2016-08-02 Applied Materials, Inc. Surface treatment and deposition for reduced outgassing
US8617989B2 (en) 2011-09-26 2013-12-31 Applied Materials, Inc. Liner property improvement
US8551891B2 (en) 2011-10-04 2013-10-08 Applied Materials, Inc. Remote plasma burn-in
US8889566B2 (en) 2012-09-11 2014-11-18 Applied Materials, Inc. Low cost flowable dielectric films
US9018108B2 (en) 2013-01-25 2015-04-28 Applied Materials, Inc. Low shrinkage dielectric films
US9412581B2 (en) 2014-07-16 2016-08-09 Applied Materials, Inc. Low-K dielectric gapfill by flowable deposition

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5933748A (en) * 1996-01-22 1999-08-03 United Microelectronics Corp. Shallow trench isolation process
JP3904676B2 (ja) 1997-04-11 2007-04-11 株式会社ルネサステクノロジ トレンチ型素子分離構造の製造方法およびトレンチ型素子分離構造
JPH10303291A (ja) 1997-04-25 1998-11-13 Nippon Steel Corp 半導体装置及びその製造方法
JP4592837B2 (ja) * 1998-07-31 2010-12-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2000068365A (ja) 1998-08-18 2000-03-03 Seiko Epson Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
US20030001201A1 (en) 2003-01-02
KR20030004014A (ko) 2003-01-14
JP2003017556A (ja) 2003-01-17
US6682985B2 (en) 2004-01-27
TW512486B (en) 2002-12-01

Similar Documents

Publication Publication Date Title
KR100470086B1 (ko) 반도체 장치 및 그 제조 방법
KR100459724B1 (ko) 저온 원자층증착에 의한 질화막을 식각저지층으로이용하는 반도체 소자 및 그 제조방법
US6274920B1 (en) Integrated inductor device and method for fabricating the same
US7550815B2 (en) Semiconductor device and method of producing the same
KR0155874B1 (ko) 반도체장치의 평탄화방법 및 이를 이용한 소자분리방법
KR100510232B1 (ko) 반도체장치에서리필층두께의불균일성을줄이는방법
KR0147630B1 (ko) 반도체 장치의 소자분리방법
US20020048897A1 (en) Method of forming a self-aligned shallow trench isolation
US20060145287A1 (en) Method for forming shallow trench isolation in semiconductor device
KR19980018004A (ko) 반도체 장치 및 그 제조 방법
US6808975B2 (en) Method for forming a self-aligned contact hole in a semiconductor device
US6660599B2 (en) Semiconductor device having trench isolation layer and method for manufacturing the same
KR100366614B1 (ko) 티형 트렌치 소자분리막 형성방법
KR100315034B1 (ko) 반도체소자의제조방법
JP4989817B2 (ja) 半導体装置およびその製造方法
KR100680948B1 (ko) 반도체 소자의 스토리지 노드 콘택 형성방법
KR100819636B1 (ko) 반도체소자의 저장전극 형성방법
KR19990004561A (ko) 반도체 소자의 소자분리막 제조방법
TWI714423B (zh) 半導體結構及其製造方法
KR0161429B1 (ko) 반도체장치의 소자분리막 형성방법
KR0170728B1 (ko) 반도체장치의 소자분리구조 및 그 형성방법, 매몰 비트라인을 구비하는 디램 셀 및 그 제조방법
KR100455726B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100545179B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR100561974B1 (ko) 반도체 소자의 제조방법
KR20020030901A (ko) 트렌치 소자분리 구조 및 그의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080122

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee