KR20000054995A - 자기정렬 콘택 패드의 제조 방법 - Google Patents

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Abstract

본 발명은 자기정렬 콘택 패드(self-aligned contact pad)의 제조 방법에 관한 것으로, 게이트 구조물(gate structure)이 형성된 반도체 기판 전면에 층간절연막이 증착 된다. 인접한 게이트 구조물 사이의 영역의 층간절연막 및 층간절연막 하부의 반도체 기판의 일부 두께가 식각 되어 패드 콘택홀(pad contact hole)이 형성된다. 이와 같이, 패드 콘택홀의 하부가 반도체 기판의 상부 표면에 대해 리세스(recess) 되도록 형성함으로써, 콘택 패드와 접합 영역(junction region)의 접촉 면적(contact area)을 증가시킬 수 있고, 따라서 콘택 패드의 계면 저항을 줄일 수 있다. 이때, 실리콘 RF 표면 처리(surface treatment)를 통해 리세스된 부위의 반도체 기판의 손상(damage)을 제거할 수 있고, 이온주입 공정을 통해 패드 콘택홀의 하부에 단계적인 접합 영역(gradual junction region)을 형성함으로써 누설 전류(leakage current) 발생을 억제할 수 있다.

Description

자기정렬 콘택 패드의 제조 방법{METHOD OF FABRICATING SELF-ALIGNED CONTACT}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 자기정렬 콘택 패드(self-aligned contact pad)의 제조 방법에 관한 것이다.
DRAM이 고집적화 됨에 따라, 종래 자기정렬 콘택 패드의 제조 방법에 있어서 콘택 패드의 하부면과 반도체 기판의 접촉 면적(contact area)의 한계로 인하여 콘택 내의 계면 저항(interface resistance)이 커지는 문제점이 발생된다. 이로 인해, DRAM 셀(cell)의 기능(function)이 저하되는 문제점이 발생된다.
이에 따라, 콘택 패드와 반도체 기판의 계면 저항을 줄이기 위해 다방면의 기술적인 노력이 진행 중에 있으며, 접촉 면적을 증가시키는 것이 상기 계면 저항을 줄이기 위한 가장 효과적인 방법으로 여겨지고 있다. 그러나, 종래 기술에 있어서 접촉 면적의 증가는 디자인 룰(design rule)의 스케일다운(scale down)이라는 과제와 상반되는 것으로, 이에 대한 문제 해결이 요구된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 디자인 룰을 스케일 다운시키면서도 콘택 패드와 반도체 기판의 충분한 접촉 면적을 확보할 수 있고, 이로써 콘택 패드의 계면 저항을 줄일 수 있는 자기정렬 콘택 패드의 제조 방법을 제공함에 그 목적이 있다.
도 1은 본 발명의 실시예에 따른 DRAM 셀의 레이아웃을 보여주는 도면;
도 2a 내지 도 2d는 도 1의 A-A' 라인(line)을 따라 절개한 단면도로서, 본 발명의 실시예에 따른 자기정렬 콘택 패드의 제조 방법의 공정들을 순차적으로 보여주는 단면도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 반도체 기판101 : 활성 영역
102 : 소자격리막104 : 게이트 전극막 패턴
105 : 게이트 마스크막 패턴106 : 제 1 접합 영역
108 : 게이트 스페이서110 : 층간절연막
110a - 110c : 패드 콘택홀112 : 제 2 접합 영역
114 : 제 3 접합 영역120a - 120c : 콘택 패드
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 자기정렬 콘택 패드의 제조 방법은, 반도체 기판 상에 형성된 적어도 두 개 이상의 도전 구조물과, 상기 도전 구조물은 도전막 패턴과, 도전막 패턴을 에워싸도록 형성된 질화막을 포함하고, 인접한 도전 구조물 사이의 영역의 반도체 기판과 전기적으로 접속되도록 형성된 콘택 패드를 포함하는 자기정렬 콘택 패드의 제조 방법에 있어서, 상기 콘택 패드는 상기 도전 구조물을 포함하여 반도체 기판 전면에 절연막을 증착 하는 단계; 상기 인접한 도전 구조물 사이의 영역의 상기 절연막을 식각 하여 패드 콘택홀을 형성하되, 절연막 하부의 반도체 기판의 일부를 더 식각 하여 패드 콘택홀의 하부면이 반도체 기판의 상부 표면에 대해 리세스 되도록 형성하는 단계; 상기 패드 콘택홀이 채워지도록 절연막 상에 도전막을 증착 하는 단계; 및 상기 도전막을 평탄화 식각 하여 상기 콘택 패드를 형성하는 단계를 포함한다.
(작용)
도 2d를 참조하면, 본 발명의 실시예에 따른 신규한 자기정렬 콘택 패드의 제조 방법은, 패드 콘택홀의 하부가 반도체 기판의 상부 표면에 대해 리세스(recess) 되도록 형성된다. 이때, 패드 콘택홀의 하부의 반도체 기판의 표면에 대해 실리콘 RF 표면 처리를 수행하여 반도체 기판 식각시 발생된 손상이 치유되도록 한다. 그리고, 패드 콘택홀의 하부에 불순물 이온(impurity ion)을 주입하여 단계적인 접합 영역(gradual junction region)이 형성되도록 하여 누설 전류 발생을 억제한다. 이로써, 콘택 패드와 접합 영역의 접촉 면적을 증가시킬 수 있고, 따라서 콘택 패드의 계면 저항을 줄일 수 있다.
(실시예)
이하, 도 1 및 도 2를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 DRAM 셀의 레이아웃(layout)을 보여주는 도면이다.
도 1을 참조하면, 본 발명의 실시예에 따른 DRAM 셀의 레이아웃은, 활성 영역(101)과, 상기 활성 영역(101)을 지나도록 형성된 복수의 워드 라인(wordline)(WL)을 포함한다. 상기 활성 영역(101)은 일자형일 수 있고, 도시된 바와 같이 'T'자 형일 수도 있다.
그리고, 상기 레이아웃은 상기 워드 라인(WL) 사이의 활성 영역(101)과 오버랩 되도록 형성된 자기정렬 콘택 패드(120a - 120c)를 포함한다.
이때, 상기 콘택 패드(120a - 120c)는 패드 콘택홀(110a - 110c)을 통해 반도체 기판과 전기적으로 접속되도록 형성되는데, 상기 패드 콘택홀(110a - 110c)은 레이아웃 상에서 보여지는 표면적보다 더 넓은 표면적을 갖도록 형성되어 있다.
이에 대한 상세한 설명은 도 2에 도시된 도면들을 참조하여 설명한다.
도 2a 내지 도 2d는 도 1의 A-A' 라인을 따라 절개한 단면도로서, 본 발명의 실시예에 따른 자기정렬 콘택 패드의 제조 방법의 공정들을 순차적으로 보여주는 단면도이다.
도 2a를 참조하면, 본 발명의 실시예에 따른 DRAM 셀의 자기정렬 콘택 패드 형성 방법은 먼저, p형 반도체 기판(100) 상에 활성 영역(active region)(101)과 비활성 영역(inactive region)을 정의하기 위해 소자격리막(device isolation layer)(102)이 형성된다.
여기서, 상기 활성 영역(101)은 레이아웃 상에서 일자형 또는 'T'자형으로 형성된다. 그리고, 상기 소자격리막(102)은 얕은 트렌치 격리(shallow trench isolation) 형성 방법으로 형성된다. 이때, 상기 소자격리막(102)은 후속 패드 콘택홀(110a - 110b)의 리세스(recess)양을 고려하여 소자 격리의 브레이크다운 전압(breakdown voltage)이 취약해지지 않도록 충분히 깊게 형성되도록 한다.
도 2b에 있어서, 상기 활성 영역(101) 및 비활성 영역을 지나도록 워드 라인이 형성된다. 상기 워드 라인은 게이트 전극막 패턴(gate electrode layer pattern)(104)과 게이트 마스크막 패턴(gate mask layer pattern)(105)이 차례로 적층된 형태의 게이트 스택(gate stack)이 형성된 후, 상기 게이트 스택의 양측벽에 게이트 스페이서(gate spacer)(108)가 형성됨으로써 완성된다.
상기 게이트 마스크막 패턴(105) 및 게이트 스페이서(108)는 자기정렬 콘택 패드를 형성하기 위해 즉, 후속 층간절연막 식각 공정시 게이트 마스크막 패턴(105) 및 게이트 스페이서(108)가 식각 정지층(etch stopping layer)으로 작용하도록 일반적으로 질화막(nitride)으로 형성된다.
이때, 상기 게이트 스페이서(108) 형성 전에, 게이트 스택의 양측의 활성 영역(101) 상에 n형 불순물 이온이 주입되어 제 1 접합 영역(106)이 형성된다.
다음, 도 2c를 참조하면, 워드 라인을 포함하여 반도체 기판(100) 전면에 층간절연막(interlayer dielectric)(110)이 증착 된다. 상기 층간절연막(110)의 상부 표면이 CMP(chemical mechanical polishing) 공정 등으로 평탄화 식각(planarization etch) 된다. 이때, 상기 층간절연막(110)의 평탄화는 상기 게이트 마스크막 패턴(105)의 상부가 노출되도록 수행될 수도 있다.
상기 층간절연막(110) 상에 자기정렬 콘택 패드 형성을 위한 마스크 패턴(mask pattern)(도면에 미도시)이 형성된 후, 상기 마스크 패턴을 사용하여 층간절연막(110) 및 반도체 기판(100)의 일부 두께(t)가 식각 되어 패드 콘택홀(110a - 110c)이 형성된다.
이와 같이, 상기 패드 콘택홀(110a - 110c)의 하부면은 반도체 기판(100)의 상부 표면에 대해 리세스 되도록 형성되어, 패드 콘택홀(110a - 110c)의 하부에 노출된 반도체 기판(100)의 표면적이 종래 보다 넓게 된다.
상기 식각된 반도체 기판(100)의 두께(t)는 수 백 Å 내지 수 천 Å 예를 들어, 0.42㎛ 이하의 셀 피치(cell pitch)를 갖는 소자에 대해 200Å 내지 3000Å의 두께 범위를 갖는다.
이때, 상기 층간절연막(110)은 게이트 마스크막 패턴(105) 및 게이트 스페이서(108)에 대해 높은 식각 선택비를 갖는 조건으로 식각 된다.
상기 패드 콘택홀(110a - 110c) 형성을 위한 식각 공정시 발생된 반도체 기판(100)의 손상(damage)을 제거하기 위해 실리콘 RF 표면 처리(surface treatment)가 수행된다. 상기 실리콘 RF 표면 처리는 이 분야에서 잘 알려진 손상층을 제거하기 위한 일종의 건식 식각(dry etch) 공정이다. 이어서, 반도체 기판(100)의 식각에 따른 누설 전류 패스(leakage current path)를 제거하기 위해서, 상기 패드 콘택홀(110a - 110c)의 하부에 n형 불순물 이온이 주입된다.
상기 이온주입 공정은 적어도 1회 이상 수행되고, 바람직하게 얕은(shallow) 이온주입 공정과 깊은(deep) 이온주입 공정이 순서에 무관하게 각각 수행된다. 그러면, 제 2 접합 영역(112) 및 제 3 접합 영역(114)이 각각 형성된다.
이때, 상기 제 2 접합 영역(112)은 상기 제 1 접합 영역(106) 내에 제 1 접합 영역(106) 보다 상대적으로 작은 폭을 갖도록 형성되고, 상기 제 3 접합 영역(114)은 상기 제 2 접합 영역(112)을 포함하고, 상기 제 1 접합 영역(106) 보다 상대적으로 작은 폭을 가지면서 상기 제 1 접합 영역(106) 보다 상대적으로 깊게 형성된다.
그리고, 상기 제 1 내지 제 3 접합 영역(106, 112, 114)은 바람직하게 단계적인 접합 농도를 갖도록 형성된다. 그리고, 제 1 내지 제 3 접합 영역(106, 112, 114)은 동일한 오더(order)의 도즈(dose)를 사용하여 형성되고, 이때 상기 제 2 및 제 3 접합 영역(112, 114)이 상기 제 1 접합 영역보다 더 높은 도즈를 사용하여 형성된다.
마지막으로, 상기 패드 콘택홀(110a - 110c)이 채워지도록 n형 폴리실리콘막 등의 도전막이 증착된 후, 상기 층간절연막(108)의 상부 표면이 노출되도록 도전막이 CMP 공정 또는 에치 백(etch back) 공정 등과 같은 평탄화 식각 공정으로 식각 된다. 그러면, 도 2d에 도시된 바와 같이, 본 발명에 따른 자기정렬 콘택 패드(120a - 120c)가 완성된다.
상기 콘택 패드(120a - 120c)가 그 하부의 접합 영역과 접촉되는 면적이 종래 콘택 패드의 접합 영역과의 접촉 면적보다 더 크기 때문에 콘택 패드(120a - 120c)와 반도체 기판(100)의 계면 저항이 감소된다.
본 발명은 패드 콘택홀의 하부가 반도체 기판의 상부 표면에 대해 리세스 되도록 형성함으로써, 콘택 패드와 접합 영역의 접촉 면적을 증가시킬 수 있고, 따라서 콘택 패드의 계면 저항을 줄일 수 있는 효과가 있다.
이때, 실리콘 RF 표면 처리를 통해 리세스된 부위의 반도체 기판의 손상을 치유할 수 있고, 패드 콘택홀의 하부에 단계적인 접합 영역이 형성되도록 하여 누설 전류 발생을 억제할 수 있다.

Claims (4)

  1. 반도체 기판(100) 상에 형성된 적어도 두 개 이상의 도전 구조물(conductive structure)과, 상기 도전 구조물은 도전막 패턴(conductive layer pattern)(104)과, 도전막 패턴(104)을 에워싸도록 형성된 질화막(105, 108)을 포함하고, 인접한 도전 구조물 사이의 영역의 반도체 기판(100)과 전기적으로 접속되도록 형성된 콘택 패드(contact pad)(120a - 120c)를 포함하는 자기정렬 콘택 패드(self-aligned contact pad)의 제조 방법에 있어서,
    상기 콘택 패드(120a - 120c)는 상기 도전 구조물을 포함하여 반도체 기판(100) 전면에 절연막(110)을 증착 하는 단계;
    상기 인접한 도전 구조물 사이의 영역의 상기 절연막(110)을 식각 하여 패드 콘택홀(pad contact hole)(110a - 110c)을 형성하되, 절연막(110) 하부의 반도체 기판(100)의 일부를 더 식각 하여 패드 콘택홀(110a - 110c)의 하부면이 반도체 기판(100)의 상부 표면에 대해 리세스(recess) 되도록 형성하는 단계;
    상기 패드 콘택홀(110a - 110c)이 채워지도록 절연막 상에 도전막을 증착 하는 단계; 및
    상기 도전막을 평탄화 식각 하여 상기 콘택 패드(120a - 120c)를 형성하는 단계를 포함하는 것을 특징으로 하는 자기정렬 콘택 패드의 제조 방법.
  2. 제 1 항에 있어서,
    상기 도전막 증착 전에, 상기 패드 콘택홀(110a - 110c)의 하부의 반도체 기판(100)의 표면에 대해 실리콘 표면 처리(Si surface treatment)를 수행하여 패드 콘택홀(110a - 110c) 형성시 발생된 반도체 기판(100)의 손상(damage)을 제거하는 단계를 더 포함하는 것을 특징으로 하는 자기정렬 콘택 패드의 제조 방법.
  3. 제 1 항에 있어서,
    상기 도전막 증착 전에, 상기 패드 콘택홀(110a - 110c)의 하부에 불순물 이온(impurity ion)을 주입하는 단계를 더 포함하고, 상기 불순물 이온주입 공정은 적어도 1회 이상 수행되는 것을 특징으로 하는 자기정렬 콘택 패드의 제조 방법.
  4. 제 1 항에 있어서,
    상기 리세스는 수 백 Å 내지 수 천 Å의 두께 범위를 갖는 것을 특징으로 하는 자기정렬 콘택 패드의 제조 방법.
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