KR960019697A - 사닥다리꼴 형태의 커패시터를 갖는 반도체 장치의 제조방법 - Google Patents
사닥다리꼴 형태의 커패시터를 갖는 반도체 장치의 제조방법 Download PDFInfo
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Abstract
웨이퍼 본딩 및 SOI(silicon on insulator)기술을 이용하여 커패시터의 용량을 늘릴 수 있고, 부유 본체 효과를 억제할 수 있는 반도체 장치의 제조방법에 관하여 개시한다. 본 발명은 제1실리콘 기판의 제1면에 사닥다리꼴의 스토리지 노드를 갖는 커패시터를 형성하는 단계와 상기 제1실리콘 기판에 제2실리콘 기판을 부착하고, 상기 제1실리콘 기판의 제2면을 CMP폴리싱하는 단계와, 상기 제1실리콘 기판의 제2면에 형성되는 활성영역에 스위칭 소자, 비트라인 및 금속막을 형성하는 단계를 포함한다. 본 발명의 의하면, SOI 구조에서 치명적인 문제가 되고 있는 부유 본체효과를 근본적으로 해결하여 셀 배열부 및 주변영역 모두 벌크 바이어스를 잡아줄 수 있으며, 웨이퍼 본딩 방법을 이용한 커패시터 형성후 CMP 폴리싱등 공정을 통하여 셀 어레이와 주변회로부간의 단차를 만들지 않는 상태에서 공정진행이 가능하며, 종래의 웰을 이용한 CMOS구조에서 웰 깊이가 얇아질 경우 발생할 수 있는 래치 업 문제를 웰간트랜치 분리 절연막에 의해 근본적으로 차단할 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제10도는 본 발명의 제1실시예에 의한 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
Claims (9)
- 제1실리콘 기판의 제1면에 제1산화막 및 실리콘 질화막을 형성하는 단계; 상기 실리를 질화막, 제1산화막 및 제1실리콘 기판의 일부분을 순차적으로 식각하여 웰간 트렌치와 스토리지 노드용 콘택홀을 형성하는 단계; 상기 웰간 트렌치 및 스토리지 노드용 콘택홀의 측벽에 스페이서 산화막을 형성하는 단계; 상기 스토리지 노드용 콘택홀에 매몰되고 웰간 트랜치 스페이서 산화막의 측벽에 마련되는 제1폴리실리콘막을형성하는 단계; 상기 웰간 트렌치를 매몰하는 제2산화막을 형성하는 단계; 상기 제1실리콘 기판의 전면에 제2폴리실리콘막을 형성하는 단계; 상기 제2폴리실리콘막상에 교대로 식각율이 서로 다른 제1물질층 및 제2물질층을 복수층으로 형성하는 단계; 상기 제2물질층, 제1물질층 및 제2폴리실리콘막을 패터닝하여 제1물질층과 제2물질층의 어느 하나가 언더컷된 제1물질층 패턴, 제2물질층 패턴 및 제2폴리실리콘막 패턴을 형성하는 단계; 상기 제1물질층 패턴, 제2물질층 패턴 및 제2폴리실리콘막 패턴의 측벽에 제3폴리실리콘막을 형성하는 단계 ; 상기 제1물질층 패턴 및 제2물질층 패턴을 제거하여 상기 제2폴리실리콘막 패턴 및 제3폴리실리콘막으로 구성된 스토리지 노드를 형성하는 단계; 상기 스토리지 노드상에 유전막 및 플레이트 노드를 형성하여 커패시터를 형성하는 단계; 상기 플레이트 노드상에 평탄화된 제3산화막을 형성하는 단계; 상기 제3산화막상에 접착용 물질층을 형성한 후 제2실리콘 기판을 접착하는 단계 ; 상기 제1실리콘기판의 뒤집어서 백사이드 부분을 CMP 폴리싱한 후에 패드 산화막을 형성하는 단계; 상기 뒤집은 제1실리콘 기판의 제2면에 활성영역을 한정하기 위한 분리 절연막을 형성하는 단계; 및 상기 활성영역에 스위칭 소자, 비트라인 및 금속막을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 제1물질층과 제2물질층은 각각 HTO막과 TEOS막으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 제3폴리실리콘막의 두께는 제2물질층의 두께의 반보다 두껍게 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 웰간 트렌치의 오픈되는 크기는 스토리지 노드용 콘택홀의 오픈 크기보다 크게 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 분리절연막은 트랜치 분리방법에 의해 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1실리콘 기판의 제1면에 제1산화막 및 실리콘 질화막을 형성하는 단계; 상기 실리콘 질화막, 제1산화막, 제1실리콘 기판의 일부분을 순차적으로 식각하여 웰간 트렌치를 형성하는 단계; 상기 웰간 트렌치에 제2산화막을 매립하는 단계, 상기 실리콘 질화막, 제1산화막, 제1실리콘 기판의 일부분을 순차적으로 식각하여 스토리지 노드용 콘택홀을 형성하는 단계; 상기 스토리지 노드용 콘택홀의 측벽에 스페이서 산화막을 형성하는 단계; 상기 스토리지 노드용 콘택홀에 매몰되고, 상기 기판의 전면에 마련되는 제1폴리실리콘막을 형성하는 단계; 상기 제1폴리실리콘막상에 교대로 식각율이 서로 다른 제1물질층 및 제2물질층을 복수층으로 형성하는 단계; 상기 제2물질층, 제1물질층 및 제1폴리실리콘막을 패터닝하여 제1물질층과 제2물질층의 어느 하나가 언더컷된 제1물질층 패턴, 제2물질층 패턴, 제1폴리실리콘막 패턴을 형성하는 단계; 상기 제1물질층 패턴, 제2물질층 패턴 및 제1폴리실리콘막 패턴의 측벽에 제2폴리실리콘막을 형성하는 단계 ; 상기 제1물질층 패턴 및 제2물질층 패턴을 제거하여 상기 제1폴리실리콘막 패턴 및 제2폴리실리콘막으로 구성된 스토리지 노드를 형성하는 단계; 상기 스토리지 노드상에 유전막 및 플레이트 노드를 형성하여 커패시터를 형성하는 단계; 상기 플레이트 노드상에 평탄화된 제3산화막을 형성하는 단계; 상기 제3산화막상에 접착용 물질층을 형성한 후 제2실리콘 기판을 접착하는 단계; 상기 제1실리콘기판의 뒤집어서 백사이드 부분을 CMP폴리싱한 후에 패드 산화막을 형성하는 단계 ; 상기 뒤집은 제1실리콘 기판의 제2면에 활성영역을 한정하기 위한 분리 절연막을 형성하는 단계; 및 상기 활성영역에 스위칭 소자, 비트라인 및 금속막을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제6항에 있어서, 상기 제2폴리실리콘막의 두께는 제2물질층의 두께의 반보다 얇게 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제6항에 있어서, 상기 제1물질층과 제2물질층은 각각 HTO막과 TEOS 막으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제6항에 있어서, 상기 분리절연막은 트랜치 분리방법에 의해 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940030941A KR0151008B1 (ko) | 1994-11-23 | 1994-11-23 | 사닥다리꼴 형태의 커패시터를 갖는 반도체 장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940030941A KR0151008B1 (ko) | 1994-11-23 | 1994-11-23 | 사닥다리꼴 형태의 커패시터를 갖는 반도체 장치의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960019697A true KR960019697A (ko) | 1996-06-17 |
| KR0151008B1 KR0151008B1 (ko) | 1998-10-01 |
Family
ID=19398772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019940030941A KR0151008B1 (ko) | 1994-11-23 | 1994-11-23 | 사닥다리꼴 형태의 커패시터를 갖는 반도체 장치의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0151008B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100557921B1 (ko) * | 1999-06-23 | 2006-03-10 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성 방법 |
-
1994
- 1994-11-23 KR KR1019940030941A patent/KR0151008B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100557921B1 (ko) * | 1999-06-23 | 2006-03-10 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0151008B1 (ko) | 1998-10-01 |
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