KR100207500B1 - 반도체 메모리 장치의 제조방법 - Google Patents

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Abstract

반도체 메모리 장치의 제조 방법에 관하여 개시되어 있다. 본 발명에서는 SOI 구조를 채용하는 반도체 메모리 장치를 제조하는 데 있어서, 반도체 기판을 칩 단위로 분리하는 스크라이브 영역에 얼라인 키를 형성하기 위하여 반도체 기판에 소정의 깊이를 가지는 복수의 제1 트렌치를 형성하고, 메인 디바이스 영역에서 비활성 영역에 상기 제1 트렌치의 깊이보다 얕은 깊이를 가지는 제2 트렌치를 형성하고, 상기 반도체 기판과는 식각 선택비가 큰 절연 물질을 사용하여 상기 제1 트렌치 및 제2 트렌치를 매립함으로써 얼라인 키를 형성한다. 본 발명에 의하면, 매우 안정적이고 불량을 초래하지 않는 얼라인 키를 포함하는 SOI 구조를 채용하는 반도체 메모리 장치를 제조할 수 있다.

Description

반도체 메모리 장치의 제조 방법
본 발명은 반도체 메모리 장치의 제조 방법에 관한 것으로, 특히 실리콘-온-인슐레이터(Silicon On Insultor; 이하 SOI라 한다) 구조를 갖는 DRAM(Dyanamic Random Access Memory)의 제조 방법에 관한 것이다.
반도체 메모리 장치, 특히 DRAM 장치는 정보의 저장 수단으로 커패시터를 사용하고, 이에 연결된 제어 가능한 신호 전달 수단인 스위칭 트랜지스터와 더불어 하나의 메모리 셀을 구성한다. 이러한 DRAM 장치에 있어서, 메모리 셀 면적의 감소에 의한 셀 커패시턴스의 감소는 DRAM의 집적도 증가에 심각한 장애 요인이 되는데, 이는 메모리 셀의 독출 능력을 저하시키고 소프트 에러율을 증가시킬 뿐 만 아니라 저전압에서의 소자 동작을 어렵게 하여 작동시 전력 소모를 과다하게 만든다. 따라서, 제한된 셀 면적 내에서 커패시턴스를 증가시키기 위한 많은 방법들이 제안되고 있는데, 보통 다음의 세가지로 나뉘어질 수 있다. 즉, ① 유전체막을 박막화하는 방법, ② 유전 상수가 큰 물질을 사용하는 방법, 및 ③ 커패시터의 유효 면적을 증가시키는 방법이 그것이다.
이 중, 첫번째 방법은 유전체막의 두께를 100Å 이하로 박막화하는 경우 파울러 노드하임(Fowler-Nordheim) 전류에 의해 신뢰성이 저하되므로 대용량 메모리 소자에 적용하기가 어렵다는 단점이 있다.
두번째 방법으로는, 기존의 질화막/산화막의 복합막질로 구성된 유전체막 대신 큰 어스펙트 비(aspect ratio)를 갖는 3차원 메모리셀 구조에 대해 우수한 피복력을 갖는 오산화탄탈륨(Ta2O5) 막질에 대한 연구가 널리 이루어지고 있다. 그러나, 상기 Ta2O5은 박막 상태에서 누설 전류가 크고 파괴 전압이 작기 때문에, 현재로서는 양산 제품에 적용하기가 어려운 실정이다.
따라서, 세번째 방법이 현재 가장 많은 개발이 이루어지고 있는데, 기존의 질화막/산화막의 복합막질로 이루어진 유전체막을 그대로 사용하면서 커패시터의 높이나 깊이를 증가시켜서 유효 커패시터 면적을 증대시키는 방법이 그 주류를 이루고 있다. 그러나, 이러한 방법은 반도체 장치가 스케일-다운(scale-down)됨에 따라 커패시터와 트랜지스터의 소오스/드레인을 연결하는 콘택 자체 및 다른 배선과의 마진이 더욱 작아지게 되는 문제를 갖고 있다.
이에 따라, 최근에는 매몰형 커패시터 구조를 갖는 SOI 형태의 트랜지스터가 개시된 바 있다(참조 문헌: A Buried Capacitor DRAM Cell with Bonded SOI for 256M and 1 Gbit DRAM, IEDM, pp.803-806, 1992). 상기 개시된 트랜지스터에서는 SOI 트랜지스터의 특징을 가지며, 커패시턴스를 증가시키는 것이 용이하고, 매몰형 커패시터의 스토리지 노드가 게이트 전극과 오버랩될 수 있으므로 고집적 메모리 셀을 구현하는 것이 가능하다.
SOI 구조를 가지는 반도체 소자에서는 실리콘 기판상에 형성되는 반도체 소자들을 보다 효과적으로 상호 분리할 수 있다. 또한, 일반적으로 벌크 실리콘상에 소자를 형성하는 것보다 SOI 구조에 의해 형성되는 반도체 소자가 결과적으로 적은 공정수를 요하며, IC칩 내에 형성된 소자들간에 나타나는 용량성 결합(capacitive coupling)이 줄어드는 잇점도 있다.
그러나, 종래 기술에 따른 방법에 따라 제조되는 SOI 구조의 반도체 메모리 장치에서는 2개 이상의 웨이퍼를 접착시켜서 사용하고, 그 중 1개의 웨이퍼의 앞면과 다른 1개의 웨이퍼의 이면 식각된 뒷면을 이용함에 따라, 웨이퍼의 앞면과 뒷면의 얼라인먼트에 있어서 불량이 발생하기 쉽다.
또한, 1개의 웨이퍼 위에 핸들링 웨이퍼를 접착시킨 후, 핸들링 웨이퍼가 부착된 웨이퍼를 이면 식각하기 위하여 CMP(Chemical Vapor Deposition) 또는 폴리싱(polishing) 방식을 이용하게 된다. 이 때, 웨이퍼의 휘어짐 또는 기울어짐 등에 의하여 웨이퍼의 이면을 앞면과 수평 상태로 되도록 식각하는 것이 매우 어렵다.
상기한 바와 같은 종래 기술에 있어서의 문제점은 SOI 구조를 채용하는 반도체 소자를 제작할 때 가장 중요한 문제점으로 부각되고 있으며, 반도체 소자가 고집적화되어감에 따라 더욱 정교한 얼라인먼트가 필요로하게 되었다.
도 1 내지 도 4는 종래 기술에 따라 SOI 구조를 채용하는 반도체 메모리 장치를 제조하는 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 1은 제1 반도체 기판상에 필드 산화막에 의한 얼라인 키(align key)를 형성하는 단계를 나타낸다. 구체적으로 설명하면, 실리콘 기판으로 이루어지는 제1 반도체 기판(10) 전면에 스트레스 완화용 산화막(도시 생략)을 얇게 성장시킨 후에 질화막을 적층하고, 상기 질화막을 활성 영역과 비활성 영역을 구분하여 한정하도록 패터닝한다. 그 후에, 질화막 패턴에 의해 노출된 비활성 영역에 예를 들면 통상의 LOCOS(Local Oxidation of Silicon) 방법에 의하여 필드 산화막(12)을 성장시킨다. 상기 필드 산화막(12)은 스크라이브(scribe) 영역, 즉 반도체 기판이 칩 단위로 분리되는 스크라이브 라인 또는 전단(sawing) 영역을 형성하는 얼라인 키 영역에서 얼라인 키 역할을 한다. 상기 필드 산화막(12)은 LOCOS 방법 외에 STI(Shallow Trench Isolation) 방법에 의하여 형성할 수도 있다. 이와 같은 경우에는 공정 순서는 다르지만 도 1에 도시한 필드 산화막(12)과 같은 형태로 형성된다.
도 2는 반도체 기판상의 메인 디바이스(main device) 영역에 DRAM 셀 커패시터를 형성하는 단계를 나타낸다. 구체적으로 설명하면, 상기 도 1의 결과물 전면에 제1 층간 절연막(16) 및 제2 층간 절연막(18)을 순차로 적층한다. 그 후, 통상의 DRAM 셀 형성 방법에 의거하여, 메인 디바이스 영역에서 상기 제1 층간 절연막(16) 및 제2 층간 절연막(18)을 통하여 상기 제1 반도체 기판(10)의 활성 영역을 노출시키는 콘택홀을 형성한 후, 스토리지 전극(20), 유전층(22) 및 플레이트 전극(19)을 형성하여 DRAM 셀의 커패시터를 완성한다.
도 3은 상기 결과물상에 절연막을 형성한 후 핸들링 웨이퍼를 접착시키는 단계를 나타낸다. 구체적으로 설명하면, 상기 도 2의 결과물 전면에 상기 커패시터를 절연시킬 목적으로 제3 층간 절연막(30)을 덮고, 커패시터에 의해 형성된 단차를 없애기 위하여 상기 결과물상에 충분히 높은 두께의 절연막을 적층한 후, SOI 구성을 위하여 최대한 편평하게 평탄화하여 평탄화된 절연막(40)을 형성한다. 그 후, 상기 평탄화된 절연막(40)상에 핸들링 웨이퍼, 즉 제2 반도체 기판(50)을 접착시킨다.
도 4는 상기 도 3의 결과물을 뒤집어서 상기 제1 반도체 기판(10)을 연마하는 단계를 나타낸다. 구체적으로 설명하면, 상기 도 3의 결과물을 뒤집어서 상기 제2 반도체 기판(50)이 아래로 향하고, 트랜지스터 및 기타 회로를 형성할 상기 제1 반도체 기판(10)이 위로 향하도록 한다. 그 후, 상기 필드 산화막(12)이 노출되도록 상기 제1 반도체 기판(10)에 대하여 CMP(Chemical Mechanical Polishing) 공정을 진행한다.
이 때, 가장 큰 문제점으로 발생되는 것이 상기 제1 반도체 기판(10) 및 제2 반도체 기판(50)의 평탄도이다. 상기 제1 반도체 기판(10)을 CMP 공정을 이용하여 연마할 때에, 6 웨이퍼의 경우에는 CMP를 통한 식각에 의해 제거하여야 할 두께가 약 650μm 이상이고, 웨이퍼 레벨에서 상기 제1 층간 절연막(16) 및 제2 층간 절연막(18)상에서 각각 형성된 굴곡의 차이가 수 μm에 해당한다. 실질적으로, 이와 같은 조건하에서는 상기 제1 반도체 기판(10)에 대하여 CMP 공정을 진행하고 나면, 도 4에 도시한 바와 같이, 각 반도체 기판에서 형성된 굴곡의 차이로 인해 CMP 공정에 의해 연마된 제1 반도체 기판의 결과물이 균일한 상태로 되지 않는다. 즉, 한 개의 스크라이브 영역(도 4의 좌측의 스크라이브 영역)을 기준으로 할 때, 얼라인 키 역할을 하는 필드 산화막(12)이 드러나고, 그에 인접한 메인 디바이스 영역에서는 필드 산화막(12)이 일부만 드러나고, 그 후속으로 연장되어 있는 다른 스크라이브 영역(도 4의 우측의 스크라이브 영역)에서는 필드 산화막(12)이 전혀 드러나지 않게 되는 것이 일반적이다. 이와 같은 경우에는, 목적으로 하는 SOI가 웨이퍼상의 일부분에서는 형성되지 않는 문제점이 발생된다.
상기한 바와 같은 문제점을 야기하는 원인으로는 핸들링 웨이퍼인 제2 반도체 기판과 제1 반도체 기판의 평탄도 불량이 직접적인 원인으로 되지만, 이를 극복하기 위하여 CMP 공정시에 이용하는 식각 선택비, 즉 반도체 기판과 식각 저지층 역할을 하는 필드 산화막과의 식각 선택비와, 한정된 식각 저지층의 두께, 즉 필드 산화막의 두께가 근본적인 문제로 되고 있다.
이 경우에, 일부 양호한 칩만을 회수하기 위하여 공정을 계속 진행하는 경우에는 또 다른 문제점을 야기하게 된다. 예를 들면, 후속 공정으로서 상기한 바와 같이 균일하지 않은 상태로 연마된 제1 반도체 기판상에 트랜지스터를 구성할 때 필드 산화막에 의해 형성된 얼라인 키가 웨이퍼상에서 전체적으로 동일한 상태로 존재하지 않게 된다. 이는 점차 고집적화되어가는 반도체 소자를 제조하는 데 있어서 매우 치명적인 결과를 낳게 된다.
고집적 반도체 소자에 있어서 얼라인 키는 매우 중요한 역할을 하고 있는 것이며, 특히 2매 이상의 웨이퍼를 접촉시켜서 웨이퍼의 양 면을 모두 이용하는 반도체 소자의 제조 공정에 있어서는 얼라인 키의 역할이 더욱 중요하다. 또한, SOI 구조는 누설 전류를 최소화하기 위한 방법으로서 많은 분야에 적용 가능하다. 그러나, 상기한 종래 기술에서와 같이 일부 영역에서 필드 산화막이 얼라인 키 역할을 하지 못하여 웨이퍼상의 각 영역을 구분하지 못하는 경우에는 반도체 소자의 불량을 초래하게 된다.
따라서, 본 발명의 목적은 매우 안정적이고 불량을 초래하지 않는 얼라인 키를 포함하는 SOI 구조를 채용하는 반도체 메모리 장치를 제조하는 방법을 제공하는 것이다.
도 1 내지 도 4는 종래 기술에 따라 SOI 구조를 채용하는 반도체 메모리 장치를 제조하는 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 5 내지 도 13은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도면의 주요 부분에 대한 부호의 설명
100 : 재1 반도체 기판, 110 : 마스크 패턴
120 : 매립용 절연막, 120A : 소자 분리막
120B : 얼라인 키 패턴, 130 : 제1 층간 절연막
140 : 제2 층간 절연막, 142 : 스토리지 전극
144 : 유전층, 146 : 플레이트 전극
150 : 제3 층간 절연막,160 : 평탄화된 절연막
200 : 제2 반도체 기판, t1 : 제1 트렌치
t2 : 제2 트렌치
상기 목적을 달성하기 위하여 본 발명은, 메인 디바이스 영역과, 반도체 기판을 칩 단위로 분리하기 위한 스크라이브 영역을 포함하는 제1 반도체 기판에서 상기 스크라이브 영역에 이방성 식각에 의해 소정의 깊이를 가지는 복수의 제1 트렌치를 형성하는 단계와, 상기 메인 디바이스 영역에서 활성 영역과 비활성 영역을 구분하는 마스크 패턴을 형성하는 단계와, 상기 메인 디바이스 영역의 비활성 영역에 상기 제1 트렌치의 깊이보다 얕은 깊이를 가지는 제2 트렌치를 형성하는 단계와, 상기 제1 반도체 기판과는 식각 선택비가 큰 절연 물질을 상기 제1 트렌치 및 제2 트렌치를 매립하기에 충분한 두께로 증착하는 단계와, 상기 절연 물질중 상기 마스크 패턴의 상부에 있는 부분을 제거하여 상기 제1 트렌치 내부에서 상기 제1 트렌치의 내벽과 이격되어 있는 얼라인 키 패턴과, 상기 제2 트렌치 내에 매립된 소자 분리막을 동시에 형성하는 단계와, 상기 마스크 패턴을 등방성 식각에 의해 일부 제거하여 상기 제1 트렌치 내의 일부 영역에 식각 저지층을 잔존시키는 단계와, 상기 결과물상에 층간 절연막을 적층하는 단계와, 상기 메인 디바이스 영역에서 상기 제1 반도체 기판의 활성 영역을 노출시키는 콘택홀을 형성하는 단계와, 상기 메인 디바이스 영역에 상기 콘택홀을 통해 상기 활성 영역에 연결되는 커패시터를 형성하는 단계와, 상기 결과물상에 평탄화된 층간 절연막을 형성하는 단계와, 상기 평탄화된 층간 절연막상에 제2 반도체 기판을 접착하는 단계와, 상기 식각 저지층을 식각 종말점으로하여 상기 제1 반도체 기판을 CMP 공정에 의해 연마하여 상기 식각 저지층을 노출시킨 상태로 1차 연마된 제1 반도체 기판을 형성하는 단계와, 상기 노출된 식각 저지층을 제거하는 단계와, 상기 소자 분리막을 식각 종말점으로하여 상기 1차 연마된 제1 반도체 기판을 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법을 제공한다.
바람직하게는, 상기 제1 트렌치를 형성하는 단계에서는 상기 제1 트렌치를 0.5 ∼ 3μm의 깊이로 형성하고, 상기 제2 트렌치를 형성하는 단계에서는 상기 제2 트렌치를 상기 제1 트렌치의 깊이보다 500Å 이상 얕은 깊이로 형성한다.
또한 바람직하게는, 상기 절연 물질을 증착하는 단계는 상기 절연 물질로서 산화물 또는 질화물을 사용한다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 5 내지 도 13은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 5는 제1 반도체 기판의 스크라이브 영역중 얼라인 키가 형성될 영역에 제1 트렌치(trench)를 형성하는 단계를 나타낸다. 구체적으로 설명하면, 제1 반도체 기판(100)중 얼라인 키가 형성될 스크라이브 영역에 이방성 식각에 의해 소정의 깊이, 바람직하게는 0.5 ∼ 3μm의 깊이로 복수의 제1 트렌치(t1)를 형성한다. 상기 제1 트렌치(t1)의 깊이는 그 용도에 따라서 조절이 가능하지만, 후속 공정에서 형성되는 소자 분리 영역을 위한 트렌치보다는 500Å 이상 깊어야 한다.
도 6은 메인 디바이스 영역에서 활성 영역 및 비활성 영역을 구분하는 마스크 패턴을 형성하는 단계를 나타낸다. 구체적으로 설명하면, 상기 도 5의 결과물상에 얇은 산화막(도시 생략)을 형성한 후, 연속적으로 결과물 전면에 질화막을 증착하고, 사진 식각 공정을 통하여 메인 디바이스 영역에서 활성 영역 및 비활성 영역을 구분하는 마스크 패턴(110)을 형성한다.
도 7은 메인 디바이스 영역에서 소자 분리를 위한 제2 트렌치를 형성하는 단계를 나타낸다. 구체적으로 설명하면, 상기 제1 반도체 기판(100)중 메인 디바이스 영역의 비활성 영역을 이방성 식각에 의해 소정의 깊이로 식각하여 상기 제1 트렌치(t1)의 깊이보다 약 500Å 얕은 깊이를 갖는 제2 트렌치(t2)를 형성한다. 이 때, 스크라이브 영역에도 얼라인 키 형성에 사용하기 위한 제2 트렌치(t2)를 형성할 수 있다.
도 8은 상기 결과물상에 상기 제1 트렌치(t1) 및 제2 트렌치(t2)를 매립할 절연막을 증착하는 단계를 나타낸다. 구체적으로 설명하면, 상기 도 7의 결과물상에 상기 제1 반도체 기판(100)과는 식각 선택비가 큰 절연 물질, 예를 들면 질화물 또는 산화물을 상기 제1 트렌치(t1) 및 제2 트렌치(t2)를 매립하기에 충분한 두께로 증착하여 매립용 절연막(120)을 형성한다.
도 9는 상기 마스크 패턴(110)의 일부를 제거하는 단계를 나타낸다. 구체적으로 설명하면, 상기 매립용 절연막(120)중 상기 마스크 패턴(110)의 상부에 있는 부분을 제거하여 스크라이브 영역에 있는 상기 제1 트렌치(t1) 내부에서 상기 제1 트렌치(t1)의 내벽과 이격되어 있는 얼라인 키 패턴(120B)과, 상기 제2 트렌치(t2) 내에 매립된 소자 분리막(120A)을 동시에 형성한다. 그 후, 인산암모늄((NH4)3PO4)을 이용한 전면 등방성 식각에 의해 상기 마스크 패턴(110)의 일부를 제거함으로써, 상기 제1 트렌치(t1) 내의 일부 영역에는 상기 마스크 패턴(110)의 잔류물에 의해 구성되는 식각 저지층(110A)이 형성된다.
도 10은 상기 제1 반도체 기판(100)상의 메인 디바이스 영역에 DRAM 셀 커패시터를 형성하는 단계를 나타낸다. 구체적으로 설명하면, 상기 도 9의 결과물 전면에 제1 층간 절연막(130) 및 제2 층간 절연막(140)을 순차로 적층한다. 그 후, 통상의 DRAM 셀 형성 방법에 의거하여, 메인 디바이스 영역에서 상기 제1 층간 절연막(130) 및 제2 층간 절연막(140)을 통하여 상기 제1 반도체 기판(100)의 활성 영역을 노출시키는 콘택홀을 형성한 후, 상기 콘택홀을 통해 상기 제1 반도체 기판(100)의 활성 영역에 연결되는 스토리지 전극(142), 유전층(144) 및 플레이트 전극(146)을 차례로 형성하여 DRAM 셀의 커패시터를 완성한다.
도 11은 상기 결과물상에 절연막을 형성한 후 핸들링 웨이퍼를 접착시키는 단계를 나타낸다. 구체적으로 설명하면, 상기 도 10의 결과물 전면에 상기 커패시터를 절연시킬 목적으로 제3 층간 절연막(150)을 덮고, 커패시터에 의해 형성된 단차를 없애기 위하여 상기 결과물상에 충분히 높은 두께의 절연막을 적층한 후, SOI 구성을 위하여 최대한 편평하게 평탄화하여, 평탄화된 절연막(160)을 형성한다. 그 후, 상기 평탄화된 절연막(160)상에 핸들링 웨이퍼, 즉 제2 반도체 기판(200)을 접착시킨다.
도 12는 상기 도 11의 결과물을 뒤집어서 상기 제1 반도체 기판(100)을 1차 연마하는 단계를 나타낸다. 구체적으로 설명하면, 상기 도 11의 결과물을 뒤집어서 상기 제2 반도체 기판(200)이 아래로 향하고, 트랜지스터 및 기타 회로를 형성할 상기 제1 반도체 기판(100)이 위로 향하도록 한다. 그 후, 상기 식각 저지층(110A)을 식각 종말점으로하여 상기 제1 반도체 기판(100)을 CMP 공정에 의해 연마하여 상기 식각 저지층(110A)을 노출시킨 상태로 1차 연마된 제1 반도체 기판(100A)을 형성한다.
도 13은 상기 1차 연마된 제1 반도체 기판(100A)을 2차 연마하는 단계를 나타낸다. 구체적으로 설명하면, 상기 노출된 식각 저지층(110A)을 제거한다. 그 후, 상기 1차 연마된 제1 반도체 기판(100A)에 대하여 상기 소자 분리막(120A)을 식각 종말점으로하여 CMP 공정에 의해 2차 연마를 행한다. 이 때, 충분한 깊이로 형성된 얼라인 키 패턴(120B)에 의해 상기 제1 반도체 기판(100) 및 제2 반도체 기판(200)에서의 평탄도 차이를 극복할 수 있다. 이로써, 일정하고 안정된 상태로 존재하는 얼라인 키가 완성된다.
상기한 바와 같은 본 발명의 바람직한 실시예에 따르면, 모든 얼라인 키들이 CMP에 의해 연마된 반도체 기판을 통해 안정적으로 형성됨으로써, 반도체 기판의 앞면과 CMP 공정을 이용한 연마에 의해 새로 형성된 반도체 기판 표면상에서 후속 공정에 필요한 얼라인이 효과적으로 이루어질 수 있다. 따라서, 매우 안정적이고 불량을 초래하지 않는 얼라인 키를 포함하는 SOI 구조를 채용하는 반도체 메모리 장치를 제조할 수 있다.

Claims (4)

  1. 메인 디바이스 영역과, 반도체 기판을 칩 단위로 분리하기 위한 스크라이브 영역을 포함하는 제1 반도체 기판에서 상기 스크라이브 영역에 이방성 식각에 의해 소정의 깊이를 가지는 복수의 제1 트렌치를 형성하는 단계와,
    상기 메인 디바이스 영역에서 활성 영역과 비활성 영역을 구분하는 마스크 패턴을 형성하는 단계와,
    상기 메인 디바이스 영역의 비활성 영역에 상기 제1 트렌치의 깊이보다 얕은 깊이를 가지는 제2 트렌치를 형성하는 단계와,
    상기 제1 반도체 기판과는 식각 선택비가 큰 절연 물질을 상기 제1 트렌치 및 제2 트렌치를 매립하기에 충분한 두께로 증착하는 단계와,
    상기 절연 물질중 상기 마스크 패턴의 상부에 있는 부분을 제거하여 상기 제1 트렌치 내부에서 상기 제1 트렌치의 내벽과 이격되어 있는 얼라인 키 패턴과, 상기 제2 트렌치 내에 매립된 소자 분리막을 동시에 형성하는 단계와,
    상기 마스크 패턴을 등방성 식각에 의해 일부 제거하여 상기 제1 트렌치 내의 일부 영역에 식각 저지층을 잔존시키는 단계와,
    상기 결과물상에 층간 절연막을 적층하는 단계와,
    상기 메인 디바이스 영역에서 상기 제1 반도체 기판의 활성 영역을 노출시키는 콘택홀을 형성하는 단계와,
    상기 메인 디바이스 영역에 상기 콘택홀을 통해 상기 활성 영역에 연결되는 커패시터를 형성하는 단계와,
    상기 결과물상에 평탄화된 층간 절연막을 형성하는 단계와,
    상기 평탄화된 층간 절연막상에 제2 반도체 기판을 접착하는 단계와,
    상기 식각 저지층을 식각 종말점으로하여 상기 제1 반도체 기판을 CMP 공정에 의해 연마하여 상기 식각 저지층을 노출시킨 상태로 1차 연마된 제1 반도체 기판을 형성하는 단계와,
    상기 노출된 식각 저지층을 제거하는 단계와,
    상기 소자 분리막을 식각 종말점으로하여 상기 1차 연마된 제1 반도체 기판을 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제1 트렌치를 형성하는 단계에서는 상기 제1 트렌치를 0.5 ∼ 3μm의 깊이로 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  3. 제1항에 있어서, 상기 제2 트렌치를 형성하는 단계에서는 상기 제2 트렌치를 상기 제1 트렌치의 깊이보다 500Å 이상 얕은 깊이로 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  4. 제1항에 있어서, 상기 절연 물질을 증착하는 단계는 상기 절연 물질로서 산화물 또는 질화물을 사용하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
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