KR100275096B1 - 반도체 장치 및 그 제조방법 - Google Patents

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다니구찌 이찌로오, 기타오카 다카시
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Abstract

홈형소자분리를 가지는 반도체 장치에서 장치성능을 악화시키지 않고 정밀성 있는 얼라이먼트가 행하여지는 반도체 장치 및 그 제조방법을 얻는다.
얼라이먼트 마크영역(11A)의 모두 및 홈(10C) 상에 대응하는 매립 실리콘 산화막 (2)상 에만 레지스트 패턴 (51)을 형성하고, 레지스트 패턴 (51)에 의한 드라이 에칭을 사용하여 프리 에칭처리를 행하고, 메모리셀 영역 (11B)전면 및 주변회로영역 (11C)의 일부 상의 실리콘 산화막 (2)를 소정의 막두께만큼 제거한다. 레지스트 패턴 (51)제거후, CMP 연마처리를 행하고, 또 실리콘 산화막 (3) 및 실리콘질화막 (4)을 제거하여, 실리콘 산화막 (2A)의 최상부와 최하부의 표면과의 사이에 고저차를 설치함으로서 얼라이먼트마크를 형성한다.

Description

반도체 장치 및 그 제조방법
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히 홈형의 소자분리구조(素子分離構造)를 가지는 반도체 장치에 있어서 정밀성 있게 소자활성 영역과 제 1전극의 중첩를 위한 얼라인먼트 마크에 관한 것이다.
도 45∼도 51은 홈형의 소자분리구조를 가지는 종래의 반도체 장치의 제조방법을 나타내는 단면도이다.
이하, 이들의 도면을 참조하여 그 제조방법을 설명한다.
우선, 실리콘 기판 (1)상에, 실리콘 산화막 (3), 실리콘질화막 (4)을 차례로 형성한 후, 필드 마스크를 사용하여 실리콘 산화막 (3) 및 실리콘질화막 (4)을 패터닝하고, 패터닝에 사용한 레지스트를 제거한 후, 드라이 에칭 기술을 사용하여 2000∼4000Å 에칭으로, 도 45에 표시한 바와 같이 실리콘 기판 (1)에 소정의 깊이의 홈(10 :0A∼10C)을 형성한다. 즉, 얼라인먼트 마크영역 (11A)에는 비교적 넓은 폭의 홈 (10A)을 형성하고, 메모리셀영역 (11B)에는 좁은 폭의 홈 (10B)을 형성하며, 주변회로영역 (11C)에는 넓은 폭의 홈 (10C)을 형성한다. 이와 같이, 얼라인먼트 마크영역 (11A) 및 주변회로 영역 (11C)는 홈 (10A) 및 홈 (10C)의 패턴이 조잡(loose)하며, 메모리셀 영역 (11B)은 홈 (10B)의 패턴이 조밀(dense)하게 되어 있다.
계속해서, 도 46에 표시한 바와 같이 열 산화함으로써 홈 (10A∼10C) 의 측면 및 저면을 산화한 후, CVD 법에 의해 실리콘 산화막 (2)을 퇴적(堆積)한다. 이때, 넓은 폭의 홈. (10A) 및 홈 (10C)에는 퇴적한 막 두께와 같은 막 두께 만큼 퇴적되는 것에 대하여, 좁은 폭의 홈 (10B)에는 퇴적 초기 시에 절연막이 홈 (10B) 내에 매립되는 결과, 홈 (10B)의 밑바닥에서 보면 퇴적한 막 두께보다도 두껍게 된다.
즉, 홈 (10B)상에 퇴적한 실리콘 산화막 (2)와 홈 (10A) 및 홈 (10C)상에 퇴적한 실리콘 산화막 (2)과의 사이에는 막 두께 차가 생긴다. 이하, 이 차를 홈 상의 실리콘 산화막 두께 차라고 부른다.
다음에, 도 47에 표시한 바와 같이, 홈 상 실리콘 산화막 두께 차를 저감시키기 위해서 상기 필드의 마스크와는 다른 별도의 마스크를 사용하여 홈폭이 넓은 홈 (10A) 및 홈 (10C) 상에 대응하는 매립 실리콘 산화막 (2)상에만 레지스트 패턴 (5)를 형성하고, 드라이 에칭을 사용하여 볼록 상태로 되어있는 실리콘 산화막 (2)의 일부를 제거한다. 이후, 이 공정을 프리에칭이라고 하는 경우가 있다.
계속해서, 도 48에 표시하는바와 같이, 레지스트 패턴 (5)을 제거한 후CMP(Chemical Mechanical Polishing)법을 사용하여 전체면을 연마하고, 실리콘질화막 (4)상의 실리콘 산화막 (2), 및 홈부 (10A∼10C) 의 실리콘 산화막 (2)의 일부를 제거한다.
다음에, 도 49에 표시한 바와 같이, 인산(燐酸)을 사용하여 실리콘질화막 (4)을 제거하고, 불산을 사용하여 실리콘 산화막 (3)을 제거하는 것에 의해, 얼라인먼트 마크영역 (11A)에 매립 실리콘 산화막 (2A)를 형성하며, 메모리셀 영역 (11B)에 매립 실리콘 산화막 (2B)를 형성하고, 주변회로 영역 (11C)에 매립 실리콘 산화막 (2C)를 형성하여 홈형 소자분리구조를 완성시킨다.
계속해서, 도 50에 표시한 바와 같이, 열 산화에 의해 게이트산화막 (6)을 형성하고, 게이트 산화막 (6)상에 인을 도핑한 폴리실리콘막 (7), 텅스텐실리사이드막 (8)을 차례로 퇴적한다.
다음에, 도 51에 표시한 바와 같이, 소자분리 형성공정에서 제조한 얼라인먼트 마크영역 (11A)의 매립 실리콘 산화막 (2A)(얼라인먼트마크)를 사용하여 사진제판 기술에 의해 소자분리 영역에 게이트 전극을 포개는 패턴을 형성하고, 텅스텐 실리사이드막 (8), 폴리실리콘막 (7)을 드라이 에칭에 의해 일부 제거하여, 메모리셀 영역 (11B) 및 주변회로영역 (11C)에 게이트 전극 (14)를 형성한다.
상기에 나타내는 종래의 반도체 장치 및 그 제조방법으로서는 이하에 나타내는 문제점이 있다.
제 1전극재료인 게이트전극 (14)를 패터닝할 때에, 활성영역의 소정의 영역에 패턴을 형성하기 위해서, 활성영역과 포갤 필요가 있다. 중첩를 하기 위해서는 소자분리 공정에서 형성된 얼라인먼트 마크영역 (11A)의 얼라인먼트 마크 (2A)를 사용한다.
그렇지만, 홈형 소자 분리가 이루어진 종래의 반도체 장치에서는, 얼라인먼트 마크부의 고저차가 거의 없으므로 표면 고저 차에 의한 마크검출이 곤란하게 된다. 또, 게이트 전극재료의 일부인 실리사이드막은 광(光)(단색광(파장이 633nm)과 백색광(파장: 530∼800nm))을 반사하여 광을 통과시키지 않기 때문에, 화상인식(畵像認識)에 의한 마크검출도 곤란하게 된다.
마크검출이 곤란하게 됨에 따라 얼라인먼트 정밀도가 저하하여 게이트 전극 형성용 게이트 마스크의 중첩 처리를 정밀성 있게 할 수 없게 된다고 하는 문제점이 있었다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위해서 이루어진 것으로, 홈형 소자 분리를 가지는 반도체 장치에서, 장치성능을 악화시키지 않고 정밀성 있는 얼라인먼트를 할 수 있는 반도체 장치 및 그 제조방법을 얻는 것을 목적으로 한다.
제 1의 발명에 관한 반도체 장치는, 홈형의 소자분리구조에 의해서 반도체 소자간이 소자분리되고, 반도체 기판과, 상기 반도체 기판에 형성되며, 그 상층부에 제 1의 홈과 상기 제 1의 홈 내에 형성된 얼라인먼트용 절연막을 가지는 얼라인먼트 마크영역과, 상기 반도체 기판에 형성되고, 복수의 반도체 소자간을 절연분리하는 소자분리용 절연막을 가지는 소자형성영역을 구비하며, 상기 소자분리용 절연막은 상기 반도체 기판의 상층부에 형성된 제 2 홈 내에 충전되고, 상기 얼라인먼트용 절연막의 최상부를 상기 반도체 기판의 표면보다 높게 하며, 최하부의 표면높이를 상기 반도체 기판의 표면 높이 보다 낮게하여, 상기 얼라인먼트용 절연막에 고저 차를 설치하고 있다.
제 2 발명에 관한 반도체 장치는 홈형의 소자분리구조에 의해서 반도체 소자간이 소자분리되고, 반도체 기판과 상기 반도체 기판에 형성되며, 그 상층부에 제 1의 홈과 상기 제 1의 홈 내에 형성된 얼라인먼트용 절연막을 가지는 얼라인먼트 마크영역을 구비하고, 상기 얼라인먼트용 절연막은 상기 제 1의 홈 내의 중심부를 제외한 영역인 주변부에 형성되며, 상기 반도체 기판에 형성되고, 복수의 반도체 소자간을 절연 분리하는 소자분리용 절연막을 가지는 소자형성 영역을 더욱 구비하고, 상기 소자분리 용절연막은 상기 반도체 기판의 상층부에 형성된 제 2의 홈내에 충전되며, 상기 제 1의 홈의 중심부의 저면은 상기 제 2 홈의 저면 보다도 깊게 형성되고, 상기 얼라인먼트용 절연막의 최상부와 상기 중심부의 저면과의 사이에 고저 차를 설치하고 있다.
제 3의 발명에 관한 반도체 장치의 제조방법은, (a) 얼라인먼트 마크영역 및 소자형성 영역을 가지는 반도체 기판을 준비하는 스텝과, (b) 상기 반도체 기판의 상기 얼라인먼트 마크영역 및 상기 소자형성 영역의 상층부에 각각 제 1 및 제 2 홈을 동시에 형성하는 스텝을 구비하며, 상기 제 1 및 제 2 홈의 저면의 형성 깊이는 상기 반도체 기판의 표면에서 같은 정도의 깊이로 설정되고, (c) 상기 반도체 기판 상의 전체면에 절연막을 형성하는 스텝과, (d) 상기 얼라인먼트 마크영역의 상기 제 1 홈 밖의 주변근방 영역에 대응하는 상기 절연막 상에 적어도 레지스트 패턴을 형성하는 스텝과, (e) 상기 레지스트 패턴을 마스크로서 상기 절연막을 제거하는 스텝과, (f) 상기 레지스트 패턴을 제거하고, 상기 절연막을 더 제거하는 스텝을 구비하며, 상기 스텝(f)은 상기 제 1 홈 내에 상기 절연막을 일부 남기고, 또 상기 제 2의 홈 내에 매립된 상기 절연막을 남기도록 행하여, 상기 스텝(f) 후의 상기 제 1 홈 부분이 얼라인먼트마크로서 규정되고, (g) 상기 반도체 기판 상의 전체면에 전극층을 형성하는 스텝과, (h) 상기 얼라인먼트 마크의 위치를 인식하여, 상기 소자형성 영역 상에 상기 전극층을 패터닝하는 스텝을 더 구비하고, 상기 얼라인먼트 마크의 상기 제 1 홈 내에서의 중심부와 그 이외의 영역인 주변부와의 사이에 고저차를 설치하고 있다.
제 4의 발명에 관한 반도체 장치의 제조방법은, (a) 얼라인먼트 마크영역 및 소자형성영역을 가지는 반도체 기판을 준비하는 스텝을 구비하며, 상기 반도체 기판은 기초기판과 상기 기초기판 상에 형성된 매립절연막과 상기 매립절연막 상에 형성된 SOI 층으로 이루어지는 SOI 기판을 포함하고, (b) 상기SOI 층을 관통하여 상기 얼라인먼트 마크영역 및 상기 소자형성영역에 각각 제 1 및 제 2의 홈을 동시에 형성하는 스텝과, (c) 상기 제 1 및 제 2의 홈을 포함하는 상기 SOI 층 상의 전체면에 절연막을 형성하는 스텝과, (d) 상기 절연막을 제거하는 스텝을 더 구비하며, 상기 스텝 (d)은 상기 제 2 홈 내에 매립된 상기 절연막을 남기고, 또 상기 제 1 홈 내의 주변부에 상기 절연막을 상기 얼라인먼트용 절연막으로서 잔존시켜 상기 제 1의 홈의 중심부 상의 절연막을 모두 제거하는 동시에, 상기 제 1 홈의 상기 중심부 밑의 상기 매립 절연막의 일부의 영역도 제거하도록 행해져, 제거된 상기 반도체 기판의 일부의 영역이 상기 제 1 홈의 최심부(最深部)로서 규정되고, (e) 상기 반도체 기판 상의 전체면에 전극층을 형성하는 스텝과, (f) 상기 얼라인먼트 마크의 위치를 인식하며, 상기 소자형성 영역 상에 상기 전극층을 패터닝하는 스텝을 더욱 구비하고, 상기 얼라인먼트용 절연막의 최상부와 상기 제 1의 홈의 상기 최심부의 저면과의 사이에 고저차를 설치하고 있다.
도 1은 실시의 형태 1의 반도체 장치의 제조방법을 나타내는 단면도.
도 2는 실시의 형태 1의 반도체 장치의 제조방법을 나타내는 단면도.
도 3은 실시의 형태 1의 반도체 장치의 제조방법을 나타내는 단면도.
도 4는 실시의 형태 1의 반도체 장치의 제조방법을 나타내는 단면도.
도 5는 실시의 형태 1의 반도체 장치의 제조방법을 나타내는 단면도.
도 6은 실시의 형태 1의 반도체 장치의 제조방법을 나타내는 단면도.
도 7은 실시의 형태 1의 반도체 장치의 제조방법을 나타내는 단면도.
도 8은 실시의 형태 1의 반도체 장치의 제조방법을 나타내는 단면도.
도 9는 실시의 형태 1의 반도체 장치의 구조의 특징을 나타내는 단면도.
도 10은 실시의 형태 1의 반도체 장치의 구조의 특징을 나타내는 단면도.
도 11은 실시의 형태 1의 반도체 장치의 구조의 특징을 나타내는 단면도.
도 12는 실시의 형태 2의 반도체 장치의 제조방법을 나타내는 단면도.
도 13은 실시의 형태 2의 반도체 장치의 제조방법을 나타내는 단면도.
도 14는 실시의 형태 2의 반도체 장치의 제조방법을 나타내는 단면도.
도 15는 실시의 형태 2의 반도체 장치의 제조방법을 나타내는 단면도.
도 16은 실시의 형태 2의 반도체 장치의 제조방법을 나타내는 단면도.
도 17은 실시의 형태 2의 반도체 장치의 제조방법을 나타내는 단면도.
도 18은 실시의 형태 2의 반도체 장치의 구조의 특징을 나타내는 단면도.
도 19는 실시의 형태 3의 반도체 장치의 제조방법을 나타내는 단면도.
도 20은 실시의 형태 3의 반도체 장치의 제조방법을 나타내는 단면도.
도 21은 실시의 형태 3의 반도체 장치의 제조방법을 나타내는 단면도.
도 22는 실시의 형태 3의 반도체 장치의 제조방법을 나타내는 단면도.
도 23은 실시의 형태도 3의 반도체 장치의 제조방법을 나타내는 단면도.
도 24는 실시의 형태 3의 반도체 장치의 제조방법을 나타내는 단면도.
도 25는 실시의 형태 4의 반도체 장치의 제조방법을 나타내는 단면도.
도 26은 실시의 형태 4의 반도체 장치의 제조방법을 나타내는 단면도.
도 27은 실시의 형태 4의 반도체 장치의 제조방법을 나타내는 단면도.
도 28은 실시의 형태 4의 반도체 장치의 제조방법을 나타내는 단면도.
도 29는 실시의 형태 4의 반도체 장치의 제조방법을 나타내는 단면도.
도 30은 실시의 형태 4의 반도체 장치의 평면구조를 나타내는 평면도.
도 31은 실시의 형태 4의 반도체 장치의 변형 예를 나타내는 단면도.
도 32는 실시의 형태 5의 반도체 장치의 평면구조를 나타내는 평면도.
도 33은 실시의 형태 5의 반도체 장치의 제조방법을 나타내는 단면도.
도 34는 실시의 형태 5의 반도체 장치의 제조방법을 나타내는 단면도.
도 35는 실시의 형태 5의 반도체 장치의 제조방법을 나타내는 단면도.
도 36은 실시의 형태 5의 반도체 장치의 제조방법의 다른 예를 표시하는 단면도.
도 37은 시행예의 반도체 장치의 제조방법을 나타내는 단면도.
도 38은 시행예의 반도체 장치의 제조방법을 나타내는 단면도.
도 39는 시행예의 반도체 장치의 제조방법을 나타내는 단면도.
도 40은 시행예의 반도체 장치의 제조방법을 나타내는 단면도.
도 41은 시행예의 반도체 장치의 제조방법을 나타내는 단면도.
도 42는 시행예의 반도체 장치의 제조방법을 나타내는 단면도.
도 43은 시행예의 반도체 장치의 제조방법을 나타내는 단면도.
도 44는 시행예의 반도체 장치의 문제점을 나타내는 단면도.
도 45는 종래의 반도체 장치의 제조방법을 나타내는 단면도.
도 46은 종래의 반도체 장치의 제조방법을 나타내는 단면도.
도 47은 종래의 반도체 장치의 제조방법을 나타내는 단면도.
도 48은 종래의 반도체 장치의 제조방법을 나타내는 단면도.
도 49는 종래의 반도체 장치의 제조방법을 나타내는 단면도.
도 50은 종래의 반도체 장치의 제조방법을 나타내는 단면도.
도 51은 종래의 반도체 장치의 제조방법을 나타내는 단면도.
〈도면의 주요부분에 대한 부호의 설명〉
1 : (벌크)실리콘 기판 (2A)∼2C : 매립 실리콘 산화막
(10A)∼10C,10C7,30 : 홈 11A : 얼라인먼트 마크영역
11B : 메모리셀 영역 11C : 주변회로 영역
11D : 기판상회로 영역 21 : 기초기판
22 : 매립산화막 23 : SOI층
23D : 더미패턴 51,52 : 레지스트 패턴
〈발명의 실시의 형태〉
(시행예)
종래의 문제는 프리에칭을 할 때에 얼라인먼트 마크영역의 홈 상에 레지스트 패턴을 형성한 것에 기인한 것으로 생각되어, 이하의 도 39∼도 43에 표시한 바와 같이, 얼라인먼트 마크영역 (11A) 상에 레지스트 패턴을 형성하지 않은 방법을 생각할 수 있다.
도 39에 표시한 바와 같이, 홈 상의 실리콘 산화막 두께 차를 감소하기 위해서 사진제판 기술을 사용하여 홈 (10C) 상에만 레지스트 패턴 (51)을 형성하며, 드라이 에칭을 사용하여 실리콘 산화막 (2)의 표면측으로부터 소정 부분 제거한다. 따라서, 도 39에서 나타내는 스텝에 의해서, 홈 (10B) 상의 실리콘 산화막 (2)과 홈 (10A) 내의 홈 (10A) 상의 실리콘 산화막 (2)이 동시에 제거된다.
계속해서, 도 40에 표시한 바와 같이 레지스트 패턴 (51)을 제거한 후에 CMP 법을 사용하여 실리콘질화막 (4)상의 실리콘 산화막 (2) 및 홈 (10A∼10C) 내의 실리콘 산화막 (2)의 일부를 제거한다. 이때, 얼라인먼트 마크영역 (11A)의 홈 (10A) 내의 실리콘 산화막 (2)은 소자형 성영역의 홈 (10B, 10C) 내의 실리콘 산화막 (2)에 비하여 CMP 연마 전의 막 두께가 얇기 때문에, CMP 연마 후의 막 두께도 소자형성영역의 실리콘 산화막 (2)보다도 얇게 된다.
다음에, 도 41에 표시한 바와 같이, 인산을 사용하여 실리콘질화막 (4)을 제거하여, 불산을 사용하여 실리콘 산화막 (3), 실리콘 산화막 (2)의 일부를 제거함으로서, 얼라인먼트 마크영역 (11A)에 매립 실리콘 산화막 (2A)를 형성하고, 메모리셀 영역 (11B)에 매립 실리콘 산화막 (2B)를 형성하며, 주변회로영역 (11C)에 매립 실리콘 산화막 (2C)를 형성하여 홈형 소자 분리구조를 완성시킨다. 이때, 소자형성영역 (11B, 11C) 각각의 매립산화막 (2B, 2C)의 표면은 실리콘 기판 (1)의 표면과 거의 같게 되어 있는 데 반해서, 얼라인먼트 마크형성영역 (11A)의 홈 (10A) 내의 매립 실리콘 산화막 (2A)의 중심부는 실리콘 기판 (1)보다 다소 낮게 되어 있다.
계속해서, 도 42에 표시한 바와 같이, 열 산화에 의해 게이트 산화막 (6)을 형성하고, 인이 도핑된 폴리실리콘막 (7), 소정의 막 두께의 텅스텐 실리사이드막 (8)을 차례로 퇴적한다.
다음에, 소자분리구조 형성공정에서 작성한 얼라인먼트마크(매립 실리콘 산화막 (2A))를 사용하고, 사진제판 기술에 의해 소자분리 영역에 게이트 전극형성용의 게이트 마스크의 얼라인먼트 처리를 하며, 도 43에 표시한 바와 같이, 텅스텐실리사이드막 (8) 및 폴리실리콘막 (7)을 드라이 에칭에 의해 일부 제거하여 게이트전극 (14)를 형성한다.
그렇지만, 상기한 방법에서는 얼라인먼트 마크영역 (11A)의 홈 (10A)에 대응하는 실리콘 산화막 (2)이 프리 에칭되기 때문에, CMP 연마 전에는 홈 (10A) 근방의 실리콘 산화막 (2)은 얇게 되어있다. 홈 (10A)의 홈 폭은 비교적 넓기 때문에 CMP 연마 속도는 빨라진다.
따라서, 메모리셀 영역 (11B)의 실리콘 산화막 (2)의 에칭에 맞혀서 CMP 연마를 하면, 홈 (10A)를 제외한 얼라인먼트 마크영역 (11A)상의 실리콘 산화막 (2)는 전부 에칭 되며, 그 기초가 되는 실리콘 산화막 (3) 및 실리콘질화막 (4)도 에칭 되며, 또, 도 44에 표시한 바와 같이, 실리콘 기판 (1)에서의 홈 (10A)의 주연부(周緣部)(1a) (홈 (10A)와 실리콘 기판1표면과의 코너부)가 제거되어 둥글게 된다.
그 결과, 홈 (10A)의 주연부의 검출정밀도가 악화하기 때문에, 게이트 마스크의 중첩처리의 정밀도가 향상되지 않은 문제점을 가지게 된다. 이와 같이, 얼라인먼트 마크영역 (11A)에 대하여 프리에칭을 하지 않는 방법도 기대할 정도의 성과를 얻을 수는 없다.
이와 같이, 프리에칭을 할 때에 얼라인먼트 마크영역의 홈 상에 레지스트 패턴을 형성할 경우(종래예)라도, 얼라인먼트 마크영역 상에 전혀 레지스트 패턴을 형성하지 않는 경우(상기 시행예)라도, 게이트 마스크의 중첩처리가 정밀도를 악화시키는 것을 참고재료로 하여, 게이트 마스크의 중첩처리가 정밀도의 향상을 도모한 것이 본원 발명이다.
(실시의 형태 1)
도 1∼도 8은 실시의 형태 1인 홈형의 소자분리구조를 가지는 반도체 장치(DRAM)의 제조방법을 나타내는 단면도이다.
이하, 이들의 도면을 참조하여 그 제조방법을 설명한다.
우선, 벌크 실리콘 기판 (1)상에 약100∼500Å 막 두께의 실리콘 산화막 (3)을 형성한다. 실리콘 산화막 (3)은 실리콘을 열산화(700∼1100℃)하더라도, CVD 법(600∼850℃)등으로 퇴적 형성하여도 좋다. 그 후, CVD 법(600∼850℃)에 의해, 실리콘 산화막 (3)상에1000∼4000Å의 막 두께의 실리콘질화막 (4)을 형성한다.
그리고, 필드의 마스크를 사용하여 도시하지 않은 레지스트를 패터닝하고 레지스트 마스크를 사용하여 실리콘 산화막 (3) 및 실리콘질화막 (4)을 에칭한다. 그 후, 드라이에칭에 의해 실리콘 기판 (1)을 1000∼5000Å 선택적으로 제거하여, 도 1에 표시한 바와 같이, 실리콘 기판 (1)에 홈 (10 ; 10A∼10C)을 형성한다. 그 후, 에칭 대미지를 회복시키기 위해, 600∼1200℃로 어닐링하여도 좋고, 실리콘 기판 (1)을 700∼1200℃의 열처리에 의해 100∼500Å정도 산화시켜도 된다.
상기 공정에 의해, 얼라인먼트 마크영역 (11A)에는 비교적 넓은 폭의 홈 (10A)이 형성되며, 메모리셀 영역 (11B)에는 좁은 폭의 홈 (10B)이 형성되고, 주변회로영역 (11C)에는 넓은 폭의 홈 (10C)이 형성된다.
이와 같이, 얼라인먼트 마크영역 (11A) 및 주변회로 영역 (11C)는 홈 (10A) 및 홈 (10C)의 패턴이 조잡하고, 메모리셀 영역 (11B)은 홈 (10B)의 패턴이 조밀하게 되어 있다.
계속해서, 도 2에 표시한 바와 같이, 예를 들면 CVD 법에 의해 홈 (10A∼10C) 을 포함하는 실리콘 기판 (1)상의 전체면에 실리콘 산화막 (2)을 퇴적하고, 홈 (10A∼10C) 내에 실리콘 산화막 (2)를 매립한다.
이때, 넓은 폭의 홈 (10A) 및 홈 (10C)에는 퇴적한 막 두께와 같은 막 두께만큼 퇴적됨에 반하여, 좁은 폭의 홈 (10B)에는 퇴적 초기 시에 절연막이 홈 (10B) 내에 매립되기 때문에, 퇴적한 막 두께보다도 두껍게 된다.
또, 홈을 매립하는 실리콘 산화막 (3)은 어떠한 형성 방법으로 형성된 절연막이라도 좋다. 예를 들면, 고밀도 플라즈마 분위기에서 형성되는 CVD 산화막을 사용할 수도 있다.
다음에, 도 3에 표시한 바와 같이, 홈 상의 실리콘 산화막 두께 차를 감소 시키기 위해서, 프리 에칭용 마스크를 사용하여 얼라인먼트 마크영역 (11A)의 모두 및 홈 (10C) 상에 대응하는 매립 실리콘 산화막 (2)상에만 레지스트 패턴 (51)을 형성한다.
그리고, 드라이 에칭을 사용하여 프리에칭 처리를 하고, 도 4에 표시한 바와 같이, 메모리셀 영역 (11B) 전체면 및 주변회로 영역 (11C)의 일부 상의 실리콘 산화막 (2)를 소정의 막 두께 만큼 제거한다. 얼라인먼트 마크영역 (11A)은 프리에칭 시에 레지스트 패턴 (51)에 의해 전체면이 덮어져 있었기 때문에, 홈 (10A)상과 다른 영역 상과의 사이에 생기고 있는 실리콘 산화막 (2)의 고저 차가 프리에칭후에도 유지되어 있다.
계속해서, 도 5에 표시한 바와 같이, 레지스트 패턴 (51)을 제거한 뒤에 CMP 법을 사용하여 전체면을 연마하여, 실리콘질화막 (4) 상의 실리콘 산화막 (2) 및 홈부 (10A∼10C) 상의 실리콘 산화막 (2)의 일부 및 실리콘질화막 (4)의 일부를 제거한다. 이 때, 얼라인먼트 마크영역 (11A)상의 실리콘질화막 (4)은 그 막 두께가 다른 영역의 실리콘질화막 (4)의 막 두께보다도 약간 두껍게 된다.
다음에, 도 6에 표시한 바와 같이, 인산을 사용하여 실리콘질화막 (4)을 제거하고, 불산을 사용하여 실리콘 산화막 (3) 및 실리콘 산화막 (2)의 일부를 제거하는 것에 의해, 얼라인먼트 마크영역 (11A)에 매립 실리콘 산화막 (2A)을 형성하며, 메모리셀 영역 (11B)에 매립 실리콘산화막 (2B)를 형성하고, 주변회로영역 (11C)에 매립 실리콘 산화막 (2C)을 형성하여 홈형 소자 분리구조를 완성시킨다.
계속해서, 채널영역의 형성처리를 한 후, 도 7에 표시한 바와 같이 열 산화 등에 의해 게이트산화막 (6)을 형성하고, 게이트산화막 (6)상에 인을 도핑한 폴리실리콘막 (7), 텅스텐실리사이드막 (8)을 차례로 퇴적한다. 또, 게이트산화막 (6)을 형성할 때, 질화 분위기로 질소를 다소 함유하도록 해도 된다.
다음에, 도 8에 표시한 바와 같이 소자분리형성 공정에서 제조한 얼라인먼트 마크영역 (11A)의 매립 실리콘 산화막 (2A)(얼라인먼트 마크)를 사용하여 사진제판 기술에 의해 소자분리 영역에 게이트 전극을 포개는 패턴을 형성하며, 텅스텐 실리사이드막 (8), 폴리실리콘막 (7)을 드라이 에칭에 의해 일부 제거하여, 메모리셀 영역 (11B) 및 주변회로 영역 (11C)에 게이트전극 (14)을 형성한다. 이 게이트전극 (14)이 기존의 후공정으로 제조되는 트랜지스터 등의 반도체 소자의 동작 제어를 한다.
도 9 및 도 10은 얼라인먼트 마크영역 (11A)을 상세히 나타낸 설명도이고, 도 9는 퇴적된 실리콘 산화막 (2)을 CMP로 연마하기 전의 상태를 표시한 도면이고, 도 10은 CMP 연마 후를 표시한 도면이다.
이들 도면에 표시한 바와 같이, CMP 연마 전에서 홈 (10A)의 주연부 상의 실리콘 산화막 (2)의 막 두께는 충분히 두껍고, CMP 연마 시에 메모리셀 영역 (11B)의 홈 (10B)에 최적화된 에칭 조건으로 에칭해도, 홈 (10A)의 주연부에 있어서의 실리콘 기판 (1)이 제거되는 일은 없고, 홈 (10A) 내의 주변부(周邊部)에 형성되는 실리콘 산화막 (2)의 최상부는 실리콘질화막 (4)의 표면과 같은 정도로, 홈 (10A) 내의 중심부에 형성되는 실리콘 산화막 (2)의 최하부의 표면높이는 실리콘질화막 (4)의 표면높이보다 낮게되어, 홈 (10A)의 실리콘 산화막 (2)에 고저차 t1'이 설치된다.
한편, 도 11에 표시한 바와 같이, 메모리셀영역 (11B) 및 주변회로영역 (11C)의 홈 (10B) 및 (10C)의 실리콘 산화막 (2)는 실리콘질화막 (4)의 표면과 거의 같은 높이까지 매립되어 있고, 고저차는 거의 없다.
또, 실시의 형태 1에서는 얼라인먼트 마크영역 (11A) 상의 전체면에 레지스트 패턴 (51)을 형성했기 때문에, 얼라인먼트 마크영역 (11A) 상의 실리콘질화막 (4)은 그 막 두께가 다른 영역보다도 두껍게 되도록 잔존한다.
따라서, 도 6에 표시한 바와 같이, 실리콘 산화막 (3) 및 실리콘질화막 (4) 제거 후에 있어서, 홈 (10A) 내의 주변부에 형성되는 실리콘 산화막 (2A)의 최상부가 실리콘 기판 (1)의 표면으로부터 돌출하여, 홈 (10A) 내의 중심부에 형성되는 실리콘 산화막 (2A)의 표면높이가 실리콘 기판 (1)의 표면높이보다 낮게되어 고저차 t1이 설치된다.
상술한 얼라인먼트 마크영역 (11A)의 실리콘 산화막 (2A)의 고저 차 t1은, 소자형성 영역(메모리셀 영역 11B, 주변회로 영역 11C)의 나머지 잔막(殘膜)고저차 두께t2(도 6 참조)와 비교 했을경우, 명백하게 t1〉t2의 관계가 성립된다.
예컨대, 실시의 형태 1의 반도체 장치에서는, 시행예와 같은 문제를 생기게 하지 않고 실리콘 산화막 (2A)의 고저차를 크게하는 것이 가능하다.
또, 실리콘 산화막 (2A)는 홈 (10A)의 주연부로서는 실리콘 기판 (1)의 표면에서 돌출하고 있기 때문에, 실리콘 산화막 (2A)의 홈 (10A)의 저부로부터의 높이 t3과 홈 (10A∼10C)의 홈의 깊이 td를 비교할 경우도, t3〉td의 관계가 성립한다.
이와 같이, 실시의 형태 1의 반도체 장치는 t1〉t2 및 t3〉td가 성립할 정도로 얼라인먼트 마크(매립 실리콘 산화막 2A)에 고저 차가 생기기 때문에, 상부에 게이트전극재료를 형성했을 경우에도 게이트 전극재료에 매립 실리콘 산화막 (2A)의 고저차가 반영된다.
그 결과, 게이트 전극의 패터닝시에, 게이트 전극 재료에 생기는 고저 차에 의해서 얼라인먼트 마크 검출이 용이하게 되어, 게이트 마스크를 정밀하게 잘 포개어 레지스트 패턴을 형성할 수 있어, 게이트 전극을 정밀도 좋케 패터닝할 수 있다.
(실시의 형태 2)
도 12∼도 17은 실시의 형태 2인 홈형의 소자분리 구조를 가지는 반도체 장치의 제조방법을 나타내는 단면도이다.
이하, 이들의 도면을 참조하여 그 제조방법을 설명한다.
우선, 실시의 형태 1과 마찬가지로, (벌크)실리콘 기판 (1)상에 약 100∼500Å의 막 두께의 실리콘 산화막 (3)을 형성하고, 실리콘 산화막 (3)상에1000∼4000Å의 막 두께의 실리콘질화막 (4)를 형성한다. 그리고, 드라이 에칭에 의해 실리콘 기판 (1)을 1000∼5000Å선택적으로 제거함으로써, 도 12에 표시시한 바와 같이, 실리콘 기판 (1)에 홈(10 ; 10A∼10C) 을 형성한다.
상기 공정에 의해, 얼라인먼트 마크영역 (11A)에는 비교적 넓은 폭의 홈 (10A ; 10A1, 10A2)이 형성되며, 메모리셀 영역 (11B)에는 좁은 폭의 홈 (10B)이 형성되고, 주변회로영역 (11C)에는 넓은 폭의 홈 (10C)가 형성된다. 또, 얼라인먼트 마크영역 (11A)에서 홈 (10A1)은 홈 (10A2)보다 홈 폭이 넓게 형성된다.
계속해서, 도 13에 표시한 바와 같이 실리콘 기판 (1)상의 전체면에 실리콘 산화막 (2)를 퇴적하고, 홈 (10A∼10C)내에 실리콘 산화막 (2)를 매립한다.
다음에, 도 14에 표시한 바와 같이, 홈 상의 실리콘 산화막 두께 차를 감소하기 위해서, 프리에칭용 마스크를 사용하여 얼라인먼트 마크영역 (11A)상의 실리콘 산화막 (2)의 볼록부 (10A: 10A1, 10A2)의 외주의 주변 근방 영역상의 실리콘 산화막 (2) 및 홈 (10C) 상에 대응하는 매립 실리콘 산화막 (2)상에 레지스트 패턴 (52)을 형성하고, 드라이 에칭을 사용하여 프리 에칭처리을 행하고, 메모리셀 영역 (11B)의 전체면 및 얼라인먼트 마크영역 (11A) 및 주변회로영역 (11C)의 일부 상의 실리콘 산화막 (2)를 제거한다.
그 결과, 얼라인먼트 마크영역 (11A)의 실리콘 산화막 (2)의 볼록부는 프리에칭 시에 레지스트 패턴 (52)에 의해 전체면이 덮어져 있었기 때문에, 얼라인먼트 마크영역 (11A)내에서의 홈 (10A) 상과 다른 영역 상과의 사이에 생기고 있는 실리콘 산화막 (2)의 고저 차가 프리에칭 후에 또 확대된다.
계속해서, 도 15에 표시한 바와 같이 레지스트 패턴 (52)를 제거한 후 CMP 법을 사용하여 전체면을 연마하고, 실리콘질화막 (4)상의 실리콘 산화막 (2) 및 홈부 (10A∼10C)의 실리콘 산화막 (2)의 일부 및 실리콘질화막 (4)의 일부를 제거한다.
이 때, 홈 폭이 홈 (10A2)보다 넓은 홈 (10A1)은 홈 폭이 넓은 경우에 중심부가 많이 제거된다고 하는 디싱 작용에 의해, 홈 (10A1)의 중심부 상의 실리콘 산화막 (2)가 모두 제거되며 홈 (10A1)의 중심부의 저면하의 실리콘 기판 (1)의 일부까지도 제거되고, 그 결과 홈 (10A1)은 다른 홈 (10B, 10C)보다 깊은 최심부를 가지는 것으로 된다.
또, 얼라인먼트 마크영역 (11A)상의 실리콘질화막 (4)는 그 막 두께가 다른 영역의 실리콘질화막 (4)의 막 두께보다도 약간 두껍게 남는다.
다음에, 도 16에 표시한 바와 같이, 인산을 사용하여 실리콘질화막 (4)를 제거하고, 불산을 사용하여 실리콘 산화막 (3) 및 실리콘 산화막 (2)의 일부를 제거함으로, 얼라인먼트 마크영역 (11A)에 매립 실리콘 산화막 (2A)를 형성하며, 메모리셀 영역 (11B)에 매립 실리콘 산화막 (2B)를 형성하고, 주변회로영역 (11C)에 매립 실리콘 산화막 (2C)을 형성하여 홈형 소자 분리구조를 완성시킨다.
계속해서, 도 17에 표시한 바와 같이, 실시의 형태 1과 마찬가지로, 게이트산화막 (6)을 형성하여 게이트산화막 (6)상에 폴리실리콘막 (7), 텅스텐 실리사이드막 (8)을 차례로 퇴적한다.
다음에, 실시의 형태 2의 소자분리 형성공정에서 제조한 얼라인먼트 마크영역 (11A)의 얼라인먼트 마크(매립 실리콘 산화막 2A＋홈 10A1)를 사용하여 사진제판 기술에 의해 소자분리 영역에 게이트 전극을 중첩하는 패턴을 형성하고, 텅스텐실리사이드막 (8), 폴리실리콘막 (7)을 드라이 에칭에 의해 일부제거 하여, 메모리셀영역 (11B) 및 주변회로영역 (11C)에 게이트전극을 형성한다.
도 18은 얼라인먼트 마크영역 (11A)을 상세히 나타낸 설명도이다.
도 18에 표시한 바와 같이, CMP 연마 시에 메모리셀영역 (11B)의 홈 (10B)에 최적화된 에칭조건으로 에칭을 행해도, 홈 (10A1 및 10A2)의 주연부에서의 실리콘 기판 (1)이 제거되지 않는다.
그리고, 홈 (10A1)에서, 그 최상부(홈 10A1 내의 주변부)가 실리콘질화막4의 표면과 같은 정도의 높이로 형성되어 그 하부(홈 (10A)1의 중심부)인 최심부의 표면높이가 당초의 홈 (10A)1의 형성깊이 tD보다도 깊게되어 고저 차 t1'이 설정된다.
따라서, 도 16에 표시한 바와 같이, 실리콘 산화막3 및 실리콘질화막 (4) 제거 후에, 그 최상부가 실리콘 기판 (1)의 표면으로부터 돌출하여, 홈 (10A1)의 중심부인 최심부는 당초의 홈 (10A1)의 형성 깊이보다 낮게 되어 고저 차 t1이 설정된다.
얼라인먼트 마크영역 (11A)의 홈 (10A1)에서의 얼라인먼트 마크(실리콘 산화막 2A (＋홈10A1))의 고저 차t1은 소자형성 영역(메모리셀 영역 11B, 주변회로영역 11C)의 나머지 막 고저차 두께 t2(도 7참조)와 비교할 경우, t1〉t2의 관계가 성립한다.
또, CMP 연마전(도 14 참조)에서 홈 (10A1 및 홈 10A2)의 주연 일부 상의 실리콘 산화막 (2)의 막 두께는 충분히 두껍고, CMP 연마 시에 메모리셀 영역 (11B)의 홈 (10B)에 최적화된 에칭조건으로 에칭해도 홈 (10A1 및 10A2)의 주연부에서의 실리콘 기판 (1)이 제거되지 않는다.
또, 실리콘 산화막 (2A)은 홈 (10A1)로서는 실리콘 기판 (1)의 일부가 제거되어 최심부가 형성되기 때문에, 실리콘 산화막 (2A)의 홈 (10A1)의 저부로부터의 높이 t3(=t1)과 홈 (10B, 10C)의 홈의 깊이 td를 비교할 경우도, t3〉td의 관계가 성립된다.
이와 같이, 실시의 형태 2의 반도체 장치는 t1〉t2 및 t3(=t1)〉td가 성립하는 정도로 얼라인먼트 마크(매립 실리콘 산화막 2A＋홈 10A1)에 고저차가 생기기 때문에, 상부에 게이트 전극 재료를 형성한 경우에도 게이트 전극 재료에 매립된 실리콘 산화막 (2A)의 고저 차가 반영된다.
그 결과, 게이트전극 패터닝할 때에, 게이트 전극 재료에 생기는 고저 차에 의해서 얼라인먼트 마크 검출이 용이하게 되며, 게이트 마스크를 정밀성 있게 중첩하여 레지스트 패턴을 형성할 수 있어, 게이트 전극을 정밀성 있게 패터닝할 수 있다.
(실시의 형태 3)
도 19∼도 24는 실시의 형태 3인 홈형의 소자분리구조를 가지는 반도체 장치의 제조방법을 나타내는 단면도이다.
이하, 이들의 도면을 참조하여 그 제조방법을 설명한다.
실시의 형태 3은 실시의 형태 2의 실리콘 기판1 대신에 기초기판 (21), 매립산화막 (22) 및 SOI 층 (23)으로 이루어지는 SOI 기판을 사용한 점을 특징으로 한다. SOI 기판은 산소를 주입하여 형성하는 SIMOX 기판 또는 붙인 기판 등, 어떠한 형성 방법으로 제작한 것이라도 된다.
우선, SOI 층 (23)상에 CVD 법(800℃정도) 또는 SOI 층 (23)을 열 산화(800℃ 정도의 산화 조건)하여 약100∼300Å의 막 두께의 실리콘 산화막 (3)을 형성하고, CVD 법(700℃정도)에 의해 실리콘 산화막 (3)상에 1000∼4000Å의 막 두께의 실리콘질화막 (4)을 형성한다.
그 후, 실시의 형태 2와 같은 공정을 거친 후, 도 19에 표시한 바와 같이, SOI 층 (23)과 매립산화막 (22)과의 계면에 저부가 설치되도록, 홈 (10A∼10C)을 형성하여, 도 20에 표시한 바와 같이 전체면에 실리콘 산화막 (2)을 퇴적한다.
그리고, 도 21에 표시한 바와 같이, 홈 상의 실리콘 산화막 두께 차를 감소하기 위해서, 프리에칭용의 마스크를 사용하여 얼라인먼트 마크영역 (11A)상의 실리콘 산화막 (2)의 철부( 10A; 10A1, 10A2))의 외주의 주변 근방영역 상의 실리콘 산화막 (2) 및 홈 (10C)상에 대응하는 매립 실리콘 산화막 (2)상에 레지스트 패턴 (52)을 형성하여 드라이 에칭을 사용하여 프리 에칭처리을 하며, 메모리셀 영역 (11B)의 전체면 및 얼라인먼트 마크영역 (11A) 및 주변회로영역 (11C)의 일부 상의 실리콘 산화막2를 제거한다.
그 결과, 얼라인먼트 마크 영역 (11A)의 실리콘 산화막 (2)의 철부는 프리에칭시에 레지스트 패턴 (52)에 의해 전체면이 덮어져 있었기 때문에, 얼라인먼트 마크영역 (11A) 내에서의 홈 (10A) 상과 다른 영역 상과의 사이에 생기고 있는 실리콘 산화막 (2)의 고저 차가 프리 에칭후에 더 확대된다.
계속해서, 도 22에 표시한 바와 같이, 레지스트 패턴 (52)을 제거한 후 CMP 법을 사용하여 전체면을 연마하고, 실리콘질화막 (4)상의 실리콘 산화막 및 홈부 (10A∼10C)의 실리콘 산화막 (2)의 일부 및 실리콘질화막 (4)의 일부를 제거한다. 이 때, 홈 폭이 홈 (10A2)보다 넓은 홈 (10A1)은 중심부 상의 실리콘 산화막 (2)이 모두 제거되고, 중심부 하방의 매립산화막 (22)의 일부까지도 제거되어서 최심부가 형성된다. 또, 얼라인먼트 마크영역 (11A)상의 실리콘질화막 (4)은 그 막 두께가 다른 영역의 실리콘질화막 (4)의 막 두께보다도 약간 두껍게 잔존한다.
다음에, 도 23에 표시한 바와 같이, 인산을 사용하여 실리콘질화막 (4)을 제거하며, 불산을 사용하여 실리콘 산화막 (3) 및 실리콘 산화막 (2)의 일부를 제거하여, 얼라인먼트 마크영역 (11A)에 매립 실리콘 산화막 (2A)을 형성하고, 메모리셀 영역 (11B)에 매립 실리콘 산화막 (2B)을 형성하며, 주변회로 영역 (11C)에 매립 실리콘 산화막 (2C)을 형성하여 홈형 소자 분리구조를 완성시킨다.
계속해서, 도 24에 표시한 바와 같이, 실시의 형태 1과 마찬가지로 게이트산화막 (6)을 형성하고, 게이트산화막 (6)상에 폴리실리콘막 (7), 텅스텐 실리사이드막 (8)을 차례로 퇴적한다.
다음에, 실시의 형태 3의 소자분리형성 공정에서 제조한 얼라인먼트 마크영역 (11A)의 얼라인먼트 마크(매립 실리콘 산화막 2A(＋홈10A1))를 사용하여 사진제판 기술에 의해 소자분리 영역에 게이트 전극을 포개는 패턴을 형성하여, 텅스텐 실리사이드막 (8), 폴리실리콘막 (7)을 드라이에칭에 의해 일부 제거하는 것에 의해, 메모리셀영역 (11B) 및 주변회로영역 (11C)에 게이트전극을 형성한다.
이러한 구조의 실시의 형태 3의 반도체 장치는, 얼라인먼트 마크(매립 실리콘 산화막 2A＋홈 10A1)에 실시의 형태 2와 같은 고저 차가 생기기 때문에, 상부에 게이트전극재료를 형성한 경우에도 게이트 전극 재료에 매립 실리콘 산화막 (2A)의 고저차가 반영된다.
그 결과, 게이트 전극의 패터닝할 때에, 게이트 전극 재료에 생기는 고저차에 의해서 얼라인먼트 마크검출이 용이하게 되어, 게이트 마스크를 정밀성 있게 중첩하여 레지스트 패턴을 형성할 수 있어, 게이트 전극을 정밀성 좋게 패터닝을 할 수 있다.
특히, 홈 (10A1)과 같이 매립산화막 (22)의 일부가 제거되는 구조에서는, SOI 층 (23)의 막 두께(홈 l0A의 당초의 형성 깊이가 제한된다)와 SOI 층 (231)상에 형성한 실리콘질화막 (4)의 막 두께로부터 제한되어 온 얼라인먼트 마크의 고저차를 매립산화막 (22)도 제거함으로써 크게 하는 것이 가능해진다.
(실시의 형태 4)
실시의 형태 3의 반도체 장치에서는, 홈 (10A1)의 중심부 하방의 매립산화막 (212)의 일부가 제거되어, 얼라인먼트마크(실리콘 산화막 2A ＋홈 10A1)의 최상부와 최하부와의 고저차를 보다 크게 할 수 있는 것을 나타내었지만, 본 실시의 형태 4의 반도체 장치는 그 효과를 이용한 구조이다.
도 26∼도 29는 실시의 형태 4인 홈형의 소자분리구조를 가지는 반도체 장치의 제조방법을 나타내는 단면도이다.
이하, 이들의 도면을 참조하여 실시의 형태 4의 반도체 장치의 제조방법을 설명한다.
우선, 실시의 형태 3와 같이, SOI 층 (23)상에 약100∼300Å의 막 두께의 실리콘 산화막 (3)을 형성하고, 실리콘 산화막 (3)상에 1000∼4000Å의 막 두께의 실리콘질화막 (4)을 형성한다.
그 후, 실시의 형태 2와 같은 공정을 거친 후, 도 25에 표시한 바와 같이, SOI 층 (23)과 매립산화막 (22)과의 계면에 저부가 설치되도록, 홈 (10A∼10C1)을 형성한다. 이 때, 주변회로영역 (11C)의 홈 (10C7)도 메모리셀 영역(11B)의 홈 (10B)와 마찬가지로 비교적 좁은 폭으로 형성된다. 그리고, 홈 (10C7), (10C1)사이에 SOI 층 (23)을 끼우도록 형성한다. 홈 (10C'), (10)사이에 끼워진 SOI 층 (23)이 더미패턴 (23D)로서 규정된다.
계속해서, 도 26에 표시한 바와 같이, 전체면에 실리콘 산화막 (2)을 퇴적한다. 또, 실리콘 산화막 (2)의 막 두께는 실시의 형태 3의 프리에칭 후의 메모리셀 영역 (11B) 및 주변회로 영역 (11C) 상의 실리콘 산화막 (2)의 막 두께(도 15 참조)와 같은 정도로 형성한다.
그리고, 도 27에 표시한바와 같이, CMP 법을 사용하여 전체면을 연마하고, 실리콘질화막 (4)상의 실리콘 산화막 (2) 및 홈부 (10A∼10C')의 실리콘 산화막 (2)의 일부를 제거한다. 이 때, 홈 (l0A)내의 중심부 상의 실리콘 산화막 (2)이 모두 제거되며, 중심부 하방의 매립산화막 (22)의 일부까지도 제거된다.
다음에, 실리콘질화막 (4) 및 실리콘 산화막 (3)을 제거하여 홈형 소자 분리 구조를 완성시킨다. 이 때, 주변회로영역 (11C)은 더미패턴 (23D) 및 더미패턴 (23D)을 끼운 홈 (10C', 10C')으로 이루어지는 소자분리 영역에 의해서 소자분리 된다. 더미패턴 (23D)의 형성 폭을 넓게 형성함으로써 소자분리 영역의 폭은 실시의 형태 1∼3의 홈 (10C)의 폭과 같은 정도로 할 수 있다.
그 후, 도 28에 표시한 바와 같이, 실시의 형태 1과 마찬가지로, 게이트산화막 (6)을 형성하며, 게이트산화막 (6)상에 폴리실리콘막 (7), 텅스텐실리사이드막 (8)을 차례로 퇴적한다.
다음에, 실시의 형태 4의 소자분리 형성공정에서 제조한 얼라인먼트 마크영역 (11A)의 얼라인먼트 마크(매립 실리콘 산화막 2A＋홈 10A)를 사용하여 사진제판기술에 의해 소자분리 영역에 게이트 전극을 중첩하는 패턴을 형성하고, 텅스텐 실리사이드막 (8), 폴리실리콘막 (7)을 드라이 에칭에 의해 일부 제거하여, 메모리셀영역 (11B) 및 주변회로 영역 (11C)에 게이트전극 (14)을 형성한다.
그 후, 소스·드레인 영역을 형성하며, 도 29에 표시한 바와 같이 층간 절연막 (24)을 형성하고, 콘택트홀 CT1∼CT4를 설치한 후, 전체면에 알루미늄층 (25)을 형성한다. 이 때 콘택트홀 CT1은 매립산화막 (22)을 관통하여 기초기판 (21)의 확산영역 (27)에 달하도록 형성하며, 콘택트홀 CT2, CT4는 층간 절연막 (24)을 관통하여 게이트전극 (14)에 도달하도록 형성한다.
알루미늄의 패터닝은 플라즈마 분위기에서의 드라이 에칭으로 행하여진다. 이 에칭 시에 에칭 대미지에 의해, 디바이스의 특성 열화가 우려된다. 에칭 대미지는 에쳔트로부터 도입된 전하가, 알루미늄을 전파하여 게이트전극 (14)에 도달하고, 게이트전극이 대전하여 기판과 게이트 전극과 전위차가 생기는 것이 디바이스 열화의 원인이 된다고 생각하고 있다.
실시의 형태 4의 제조방법은 도 29에 표시한 바와 같이, 얼라인먼트 마크영역 (1lA)의 홈 (10A) 상에 콘택트홀 CT1을 형성하여 알루미늄의 더미패턴을 형성하고, 콘택트홀 CT1을 통해 알루미늄층 (25)과 기초 기판 (21)의 고농도인 N형의 확산영역 (27)과 전기적으로 접속된다. 한편, 콘택트홀 CT2, CT4을 통해 알루미늄층 (25)과 게이트전극 (14)을 전기적으로 접속한다.
따라서, 레지스트 (26)를 전체면에 형성한 후에 알루미늄층 (25)을 패터닝할 때, 기초기판 (21)과 게이트전극 (14)이 알루미늄층 (25)에 의해서 전기적으로 접속되어 있기 때문에, 기초기판 (21)의 기판 전위와 게이트 전극 (14)과의 전위차를 작게하여, 에칭 대미지를 대폭 감소시킬 수 있다. 그 결과, 동작 성능이 좋은 반도체 장치를 얻을 수 있다.
또, 도 30은 알루미늄의 패터닝 후의 평면구조를 나타내는 평면도이다.
동 도면에 서의 A-A 단면이 도 29에 해당한다. 도 29에 표시한 바와 같이, 패터닝 후에서의 게이트전극 (14)에 접속되는 알루미늄층 (25)은 콘택트 CT1을 통해 기초기판 (21)에 접속되는 알루미늄층 (25)과는 전기적으로 절연되기 때문에, 장치완성 후에 동작에 문제가 생기는 일은 없다. 또, 도 30의 SOI 층 (23, 23)간의 흰 바탕 부분이 매립 실리콘 산화막의 형성영역으로 되어 있다.
또, 홈 (10A)의 최심부는 매립산화막 (22)를 일부제거하여 형성되어 있고, 홈 (10A)의 최심부 하의 매립산화막 (22)의 막 두께는 얇게 되어있기 때문에, 매립산화막 (22)을 관통시켜 콘택트홀 CT1을 비교적 용이하게 형성할 수 있다.
또, 실시의 형태 4에서는, 얼라인먼트 마크영역 (11A)에 콘택트홀 CT1에 알루미늄의 더미패턴을 형성하였지만, 회로의 구성상, 주변회로 등의 빈 영역에 CMP 연마 후에 매립산화막 (22)이 제거되는 구조를 형성하여, 거기에 알루미늄의 더미패턴을 형성해도 좋다.
또, 본 실시의 형태 4에서는 주변회로 영역 (11C)의 홈(10C1)을 비교적 좁게하여 본래, 홈을 형성하기 위해서 제거되는 SOI 층 (23)을 더미패턴 (23D)로서 남기고, 더미패턴 (23D)을 끼우는 2개의 홈 (10C1, 10C1) 및 더미패턴 (23D)에 의해서 소자분리영역을 형성하고 있다.
따라서, 홈 (10B) 및 홈 (10C1)의 폭에 차가 그다지 없기 때문에, 메모리셀 영역 (11B) 및 주변회로 영역 (11C) 상에 형성되는 실리콘 산화막 (2)의 막 두께에 차이가 생기지 않는다.
이 때문에, 프리에칭을 전혀 행하지 않고 제조 프로세스를 간략화 하여 얼라인먼트 마크영역 (11A)에 홈 (10A)와 실리콘 산화막 (2A)로 이루어지는 얼라인먼트 마크를 정밀성 있게 형성할 수 있다.
또, 홈 (10C1) 개개는 폭이 홈 (10B)와 마찬가지로, 비교적 좁기 때문, CMP 연마에 의한 디싱(dishing)(홈 내의 중심부가 크게 절삭되는 것)을 방지할 수 있다. 이와 같이, 실시의 형태 4의 반도체 장치는, 주변회로 영역 (11C)의 더미패턴 (23D)를 형성하여, 메모리셀 영역 (11B), 주변회로 영역 (11C)간의 패턴의 소밀(疎密)에 차가 있는 경우라도 프리에칭을 하지않고 CMP 처리가 가능해져, 프리에칭 후의 실리콘 산화막 (2)의 막 두께오차를 고려할 필요가 없어지는 분량, CMP 연마처리에서의 연마조건의 마진이 확대된다.
또, 도 31에 표시한 바와 같이, 층간 절연막 (24)의 막 두께를 기판 접속용 콘택트홀 CT1 형성부분과 게이트 접속용 콘택트홀 CT2, 4 형성부분으로 층간 절연막 (24)의 막 두께를 균일하게 하면 콘택트홀 CT1∼CT4의 형성 길이가 거의 동일하게 되기 때문에, 콘택트홀 형성 시의 에칭조건의 마진이 증대한다.
도 31의 예에서는, 콘택트홀 CT1∼CT4에 텅스텐층 (28)을 매립, 텅스텐층 (28)상에 알루미늄층 (29)을 형성하고 있다.
또, 알루미늄층 (25)의 패터닝 때의 에칭 대미지 경감만을 목적으로 하는 경우는 실시의 형태 3과 같이 프리에칭을 하여 소자분리 영역 및 얼라인먼트 마크를 형성하여 게이트 전극을 설치한 후, 도 29에 표시한 바와 같이, 콘택트홀의 형성, 알루미늄층의 퇴적 및 패터닝을 하도록 하면 된다.
(실시의 형태 5)
실시의 형태 5의 반도체 장치는 실시의 형태 3의 구조에 덧붙여, 도 32로 나타내는 평면배치에 있는 기판 상에 회로영역 (11D)에 관한 구조를 덧붙인 것이다.
도 33∼도 35는 본 발명의 실시의 형태 5인 반도체 장치의 제조방법을 나타내는 단면도이고, 도 32의 B-B 단면에 해당한다. 또, 실시의 형태 5의 제조방법은 실시의 형태 3의 제조공정에 기초기판 상에 회로의 제조공정을 가미한 것이다.
홈(10A∼10C)의 형성 시(실시의 형태 3의 도 19로 나타내는 공정)에, 극히 큰 폭의 홈 (30)을 형성하고, 프리에칭 시(실시의 형태 3의 도 21로 나타내는 공정 시)에, 도 33에 표시한 바와 같이, 홈 (30)을 제외한 부분에 레지스트 패턴 (52)를 남긴다.
그리고, CMP 연마(실시의 형태 3의 도 22로 나타내는 공정)할 때에 디싱 작용에 의해 홈 (30)의 저면하의 매립산화막 (22)을 관통시켜, 기초기판 (21)이 완전히 노출되도록 한다.
이 홈 (30)의 기초기판 (21)상에 기존의 공정을 사용하여, 도 35에 표시한 바와 같이, 반도체 소자를 형성한다. 또, 도 35에 있어서, 31, 32는 웰 영역, 33은 LDD 구조의 게이트부, 34는 (이중) 확산영역이다.
이와 같이, 실시의 형태 5의 반도체 장치는 SOI 층 (23)에 반도체 소자를 형성하는 동시에 기초기판 (21)에도 반도체소자를 직접형성할 수 있다. SOI 층 (23)에 디지털 회로, 저소비 전력용의 반도체 소자, 기초기판 (21)에 아날로그 회로, 고내압이 필요한 반도체소자 ESD(Electric Static Discharge)내성 향상과 고 드레인 내압 향상이 필요한 입출력회로, 센 앰프, 워드선 구동회로와 승압전위 발생회로를 구성하는 트랜지스터 등)을 형성함으로, 용도에 따라서 기초기판 (21) 및 SOI 층 (23)중 보다 알맞은 편으로 반도체소자를 형성할 수 있다.
또, 실시의 형태 5는 실시의 형태 4의 제조방법을 병행하여 행하더라도 좋다. 이 경우, 아래와 같이 된다.
홈 (10A∼10C) 형성 시(실시의 형태 4의 도 25로 나타내는 공정)에, 도 36에 표시한 바와 같이 대단히 큰 폭의 홈 (30)을 형성한다.
그리고, CMP 연마(실시의 형태 3의 도 24로 나타내는 공정)후에, 디싱 작용에 의해 홈 (30)의 저면하의 매립산화막 (22)을 관통시켜, 기초기판 (21)이 완전히 노출하도록 한다. 이후의 처리는 전술한 바 와같다.
이상 설명한 바와 같이, 제 1의 발명에 관련된 반도체 장치에 있어서, 얼라인먼트용 절연막의 최상부를 반도체 기판의 표면보다 높고, 최하부의 표면 높이를 반도체 기판의 표면 높이보다 낮게 함으로, 얼라인먼트용 절연막에 고저 차를 설치하고 있다.
따라서, 얼라인먼트용 절연막을 포함하는 반도체 기판 상에 상부 형성층이 형성된 경우에도 그 상부 형성층에 상기 고저차를 반영한 고저차가 형성되기 때문에, 상부 형성층에 생기는 고저차에 의해서 얼라인먼트 마크의 위치검출이 용이하게 되어, 위치 정밀성이 좋게 제조된 반도체 장치를 얻을 수 있다.
제 2의 발명에 관련된 반도체 장치에 있어서, 제 1의 홈의 저면의 중심일부의 저면을 얼라인먼트용 절연막의 최상부와의 사이에 고저 차를 설치하고 있다.
따라서, 얼라인먼트용 절연막 및 제 1의 홈을 포함하는 반도체 기판 상에 상부 형성층이 형성된 경우에도 해당 상부 형성층에 상기 고저차를 반영한 고저차가 형성되기 때문에, 상부 형성층에 생기는 고저차에 의해서 얼라인먼트 마크의 위치 검출이 용이하게 되어, 위치 정밀성 있는 제조된 반도체 장치를 얻을 수 있다.
제 3 발명에 관련된 반도체 장치의 제조방법에 있어서, 스텝(d)으로 얼라인먼트 마크영역의 제 1 홈 외의 주변근방 영역에 대응하는 절연막 상에 적어도 레지스트 패턴을 형성하고, 스텝(e)에서 레지스트 패턴을 마스크로서 절연막을 제거한 뒤, 스텝(f)레서 레지스트 패턴을 제거한 후 절연막 전체를 더 제거하여 얼라인먼트 마크의 제 1 홈 내에서의 주변부와 중심부와의 사이에 고저 차를 설치하고 있다.
따라서, 얼라인먼트 마크 상에 형성되는 전극층에 상기 고저차를 반영한 고저차가 형성되기 때문에 스텝(h)에서 전극층에 생기는 고저차에 의해서 얼라인먼트 마크의 위치검출이 용이하게 되어 해당 얼라인먼트 마크에 근거하여 전극층을 정밀성 있게 패터닝할 수 있다.
또, 스텝(e)에서 사용되는 레지스트 패턴은 적어도 얼라인먼트 마크영역의 제 1 홈 밖의 주변근방 영역에 대응하는 절연막 상에 형성되기 때문에, 스텝(f)의 처리 후에 절연막과 함께 제 1 홈의 주연부 근방의 반도체 기판까지 제거되어 제 1 홈의 주연부가 둥글게되는 것에 수반되는 얼라인먼트 마크 검출 정밀성의 악화를 초래하는 일도 없다.
제 4 발명에 관련된 반도체 장치의 제조방법에 있어서, 스텝(d)에서, 절연막 전체를 제거하고, 제 1 홈 내의 주변부에 절연막을 얼라인먼트용 절연막으로서 잔존시키며, 제 1 홈 내의 중심부 상의 절연막을 모두 제거함과 동시에 제 1의 홈의 중심부 하의 매립 절연막의 일부의 영역도 제거하도록 하고, 얼라인먼트용 절연막의 최상부와 제 1의 홈의 최심부의 저면과의 사이에 고저 차를 설치하고 있다.
따라서, 얼라인먼트용 절연막 및 제 1의 홈 상부에 형성되는 전극층에 상기 고저 차를 반영한 고저차가 형성되기 때문에, 스텝(f)에서 전극층에 생기는 고저차에 의해서 얼라인먼트 마크의 위치검출이 용이하게 되어, 해당 얼라인먼트 마크에 근거하여 전극층을 정밀성 있게 패터닝할 수 있다.
또, 스텝(d)의 처리에 앞서 절연막을 선택적으로 제거하는 스텝을 생략하는 것에 의해 제조프로세스를 간략화할 수 있다.

Claims (3)

  1. 홈형의 소자분리 구조에 의해서 반도체 소자간이 소자분리되는 반도체 장치에 있어서,
    반도체 기판과,
    상기 반도체 기판에 형성되며, 그 상층부에 제 1의 홈과 상기 제 1의 홈 내에 형성된 얼라인먼트용 절연막을 가지는 얼라인먼트 마크영역을 구비하고,
    상기 얼라인먼트용 절연막은 상기 제 1 홈 내의 중심부를 제외한 영역인 주변부에 형성되며,
    상기 반도체 기판에 형성되고, 복수의 반도체 소자간을 절연분리하는 소자 분리용 절연막을 가지는 소자형성 영역을 더 구비하고,
    상기 소자분리용 절연막은 상기 반도체 기판의 상층부에 형성된 제 2의 홈 내에 충전되며, 상기 제 1 홈의 중심부의 저면은 상기 제 2 홈의 저면 보다도 깊게 형성되고, 상기 얼라인먼트용 절연막의 최상부와 상기 중심부의 저면과의 사이에 고저차를 설치한 것을 특징으로 하는 반도체 장치.
  2. 홈형의 소자분리 구조를 가지는 반도체 장치의 제조방법에 있어서,
    반도체 기판과,
    (a) 얼라인먼트 마크영역 및 소자형성영역을 가지는 반도체 기판을 준비하는 스텝과,
    (b) 상기 반도체 기판의 상기 얼라인먼트 마크영역 및 상기 소자형성 영역의 상층부에 각각 제 1 및 제 2의 홈을 동시에 형성하는 스텝을 구비하고
    상기 제 1 및 제 2 홈의 저면의 형성깊이는 상기 반도체 기판의 표면에서 같은 정도의 깊이로 설정되며,
    (c) 상기 반도체 기판상의 전체면에 절연막을 형성하는 스텝과,
    (d) 상기 얼라인먼트 마크영역의 상기 제 1 홈밖의 주변 근방 영역에 대응하는 상기 절연막 상에 적어도 레지스트 패턴을 형성하는 스텝과,
    (e) 상기 레지스트 패턴을 마스크로 하여 상기 절연막을 제거하는 스텝과,
    (f) 상기 레지스트 패턴을 제거한 후, 상기 절연막을 더 제거하는 스텝을 구비하고,
    상기 스텝(f)은, 상기 제 1 홈 내에 상기 절연막이 일부 남고, 상기 제 2 홈 내에 매립된 상기 절연막을 남기도록 행해져, 상기 스텝(f)후의 상기 제 1의 홈 부분이 얼라인먼트 마크로서 규정되며,
    (g) 상기 반도체 기판상의 전체면에 전극층을 형성하는 스텝과,
    (h) 상기 얼라인먼트 마크의 위치를 인식하여, 상기 소자형성 영역 상에 상기 전극층을 패터닝하는 스텝을 더 구비하고,
    상기 얼라인먼트 마크의 상기 제 1 홈 내 에서의 중심부와 그 이외의 영역인 주변부와의 사이에 고저차를 설치한 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 홈형의 소자분리구조를 가지는 반도체 장치의 제조방법에 있어서,
    (a)얼라인먼트 마크영역 및 소자형성 영역을 가지는 반도체 기판을 준비하는 스텝을 구비하고,
    상기 반도체 기판은 기초기판과, 상기 기초기판 상에 형성된 매립절연막과, 상기 매립절연막 상에 형성된 SOI 층으로 이루어지는 SOI 기판을 포함하고,
    (b) 상기 SOI 층을 관통하여 상기 얼라인먼트 마크영역 및 상기 소자형성 영역에 각각 제 1 및 제 2 홈을 동시에 형성하는 스텝과,
    (c) 상기 제 1 및 제 2의 홈을 포함하는 상기 SOI 층상의 전체면에 절연막을 형성하는 스텝과,
    (d) 상기 절연막을 제거하는 스텝을 더 구비하며,
    상기 스텝(d)은 상기 제 2의 홈 내에 매립된 상기 절연막을 남기고,
    또, 상기 제 1 홈 내의 주변부에 상기 절연막을 상기 얼라인먼트용 절연막으로서 잔존시켜, 상기 제 1 홈의 중심부상의 절연막을 모두 제거하는 동시에, 상기 제 1의 홈의 상기 중심부 하의 상기 매립 절연막의 일부의 영역도 제거하도록 행해져, 제거된 상기 반도체 기판의 일부의 영역이 상기 제 1 홈의 최심부로서 규정되고,
    (e) 상기 반도체 기판 상의 전체면에 전극층을 형성하는 스텝과,
    (f) 상기 얼라인먼트 마크의 위치를 인식하고 상기 소자형성영역 상에 상기 전극층을 패터닝하는 스텝을 더 구비하고,
    상기 얼라인먼트용 절연막의 최상부와 상기 제 1 홈의 상기 최심부의 저면과의 사이에 고저 차를 설치한 것을 특징으로 하는 반도체 장치의 제조방법.
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