KR100543393B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

SOI 기판 위에 형성된 반도체 장치는, 제 1 영역에 상기 SOI 기판 내의 매립 절연층에 이르는 소자 분리 그루브를, 또한 제 2 영역에 지지 기판 내에까지 연장하는 그루브로 이루어지는 정렬 마크를 가진다.
반도체 장치, 제조 방법, SOI, 그루브, 정렬 마크

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURE THEREOF}
본 발명은 일반적으로 반도체 장치의 제조에 관한 것으로, 특히 소위 SOI (silicon-on-insulator) 기판 위로의 그루브형 소자 분리(STI: shallow trench isolation) 구조 형성 공정을 포함하는 반도체 장치의 제조 방법 및 이러한 방법에 의해 제조된 반도체 장치에 관한 것이다.
고속 동작이 요구되는 반도체 장치에서는 동작 속도의 향상을 도모하기 위하여 여러 가지 기술이 사용되고 있다. 스케일링 법칙에 근거한 미세화가 대표적인 것이지만, 그밖에 활성층 내에 형성된 확산 영역의 기생 용량을 감소시키기 위하여, 상기 활성층을 구성하는 반도체층의 아래에 매립 절연층을 형성한, 이른바 SOI 구조를 갖는 반도체 기판의 사용이 제안되어 있다.
그런데, 이러한 매우 미세화된 고속 반도체 장치에서는 여러 가지층을 패터닝 할 때에 여러 가지 정렬(alignment) 마크가 사용된다. 그 중에서도 특히 반도체 장치의 동작 속도에 결정적인 영향을 주는 게이트 전극의 패터닝은, 게이트 길이가 0.25㎛ 미만인 이른바 서브 쿼터 미크론 반도체 장치에 있어서는 초고분해능 노광 장치, 예를 들면 전자 빔 노광 장치를 사용하여 행해지고 있다. 다른 층의 패터닝은 스루풋이 큰 노광 장치로 행해지기 때문에, 이러한 첨단의 초미세화 반도 체 장치에서는, 게이트 전극의 패터닝 시에, 형성되는 게이트 전극 패턴을 정밀도 좋게 위치 맞춤하기 위해서, 미리 전자 빔 노광 장치로 검출 가능한 정렬 마크를 형성하여 둘 것이 요구된다.
도 1a ∼ 도 1i는, 종래의 초미세화 반도체 장치의 제조 공정 중에서의 게이트 정렬 마크의 형성 공정을 나타낸다.
도 1a를 참조하면, 상기 초미세화 반도체 장치는 Si 등으로 이루어진 지지 기판(11A) 상에 전형적으로는 두께가 400㎚인 SiO2 매립 절연층(11B) 및 전형적으로는 두께가 500㎚인 단결정 Si 활성층(11C)이 순차로 형성된 SOI 기판(10)상에 형성되며, 상기 게이트 정렬 마크의 형성은, STI(shallow trench isolation) 구조의 소자 분리 구조의 형성과 동시에 행해진다.
보다 구체적으로는, 도 1a의 공정에서는 상기 SOI 기판(10) 상에, 상기 STI 소자 분리 구조가 형성되는 소자 배열 영역(10A)과, 상기 게이트 정렬 마크가 형성되는 정렬 마크 형성 영역(10B)이 구획된다. 상기 소자 배열 영역(10A)과 정렬 마크 영역(10B)은, 두께가 약 10㎚인 SiO2 막(12) 및 두께가 약 110㎚인 SiN 막(13)으로 덮여 있다. 상기 SiO2 막(12)은 예를 들면 900℃에서의 염산 산화에 의해, 또한 상기 SiN 막(13)은 CVD 법에 의해 형성된다.
다음에 도 1b의 공정에서, 도 1a의 구조 위에 도 1c에 나타낸 레지스트 패턴(14)을 형성하고, 상기 레지스트 패턴(14)을 마스크로 상기 SiN 막(13) 및 그 아래의 SiO2 막(12)을 패터닝함으로써, 상기 Si 활성층(11C) 위에 도 1c에 나타낸 SiO2 패턴(12A) 및 SiN 패턴(13A)을 형성한다. 도 1b 및 도 1c를 참조하면, 상기 SiN 패턴(13A)은 상기 소자 배열 영역(10A)에서는 상기 반도체 장치의 소자 영역을 덮는 패턴(13a)을 포함하고, 한편 상기 정렬 마크 형성 영역(10B)에서는 형성한 정렬 마크에 대응한 마스크 개구부(13b, 13c)를 포함한다. 상기 마스크 개구부(13b, 13c)는 상기 레지스트 패턴(14) 중의 레지스트 개구부(14A, 14B)에 대응하여 형성된다.
그래서, 도 1d의 공정에서 상기 SiN 패턴(13A)을 하드 마스크로 상기 Si 활성층(11C)을 드라이 에칭하여 패터닝함으로써, 상기 소자 배열 영역(10A)에 대응하여 소자 분리 그루브(11a)가 상기 활성층(11C) 중에 형성된다. 동시에, 상기 정렬 마크 형성 영역(10B)에서는 정렬 마크(11b)가 상기 활성층(11C) 중에, 그루브 형상으로 형성된다. 상기 소자 분리 그루브(11a) 및 정렬 마크(11b)를 형성할 때에, 상기 드라이 에칭 공정은 상기 SiO2 매립 절연층(11B)이 노출할 때까지 실행된다. 상기 패터닝 공정의 결과, 상기 소자 배열 영역(10A) 중에서는 상기 소자 분리 그루브(11a)와 이것에 인접하는 소자 분리 그루브(11a)와의 사이에, Si로 이루어지는 소자 영역(11C)이 형성된다. 한편, 상기 정렬 마크 형성 영역(10B)에서는, 상기 서로 인접하는 한쌍의 그루브부(11b) 사이에는, Si 영역(11d)이 형성된다. 상기 Si 영역(11d)은 상기 그루브부(11b)와 함께 상기 정렬 마크를 형성한다.
다음에, 도 1e의 공정에서 도 1d의 구조 위에 SiO2 막(15)을 CVD법에 의해 약 700㎚의 두께로 상기 소자 영역(11c) 또는 Si 영역(11d)이 덮이도록 퇴적하고, 또 도 1f의 공정에서 상기 SiO2 막(15)에 대하여 상기 SiN 패턴(13A)를 연마 스토퍼로 한 CMP법에 의한 연마를 행하고, 또 도 1g의 공정에서 상기 SiN 패턴(13A) 및 그 아래의 SiO2 패턴(12A)이 각각 열인산 및 HF 에천트에 의해 제거된다. 도 1e의 공정에서, 상기 SiO2 막(15)은 상기 그루브부(11a, 11b)를 충전하고, 그 결과 도 1g의 공정에서는 상기 소자 배열 영역(10A)에서 상기 소자 분리 트랜치(11a)에 대응하여 소자 분리 절연막 패턴(15A)이 형성된다. 이 때, 인접하는 상기 한쌍의 소자 분리 절연막 패턴(15A)간에는 소자 영역(11c)이 형성되어 있다. 또, 상기 정렬 마크 형성 영역(10B)에서는 SiO2 패턴(15B)이 상기 그루브부(11b)에 대응하여 상기 Si 패턴(11d)을 측방으로부터 협지하도록 형성된다.
또한, 도 1h의 공정에서 도 1i에 나타낸 상기 정렬 마크 형성 영역(10B)을 노출하는 레지스트 패턴(16)을, 상기 레지스트 패턴(16)이 상기 도 1g의 구조를 덮도록 형성하고, 상기 레지스트 패턴(16)을 마스크로 상기 정렬 마크 형성 영역(1OB)에서 상기 SiO2 패턴(15B)을, 예컨대 CHF3/CF4 혼합 가스를 에칭 가스로 한 드라이 에칭에 의해 제거한다. 상기 레지스트 패턴(16)을 제거함으로써, 상기 소자 배열 영역(10A)에는 소자 영역(11c)을 소자 분리 영역(15A)으로 분리한 구조가, 또한 상기 정렬 마크 형성 영역(10B)에는, 상기 Si 패턴(11d)과, 이것에 인접하고 상기 SiO2 패턴(15B)에 대응하여 형성되는 그루브부(11e)로 이루어지고, 먼저 도 1c 에 설명한 평면 형상을 갖는 정렬 마크가 형성된다. 다만, 도 1h는 도 1i의 선 x-x'를 따른 단면도로 되어 있다.
이러한 종래 구성의 반도체 장치에서는, 앞에서도 설명한 바와 같이 상기 소자 배열 영역(10A)중에서 상기 소자 영역(11C) 위에 게이트 전극 패턴을 전자 빔 노광법을 시작으로 하는 초고분해능 노광법을 사용해 형성하지만, 그 때에 상기 정렬 마크 형성 영역(10B) 내의 Si 패턴(11d)이 정렬 마크로서 사용되며, 상기 Si 패턴(11d)에 따른 단차를 검출함으로써 노광 장치의 정렬이 달성된다. 상기 종래 구성에서는, 상기 정렬 마크의 형성과 상기 소자 분리 영역의 형성은 동시에 동일한 마스크를 사용하여 형성되기 때문에, 게이트 전극을 높은 정밀도로 형성할 수 있다.
한편, 초 고분해능 노광 장치에서 상기 정렬 마크를 검출하기 위해서는, 상기 Si 패턴(11d)은 충분한 단차를 형성할 것이 요구된다. 예를 들면, 전자 빔 노광 장치를 사용하는 경우, 적어도 500㎚의 단차를 형성할 필요가 있다. 이 때문에, 종래는 상기 Si층(11C)의 두께를 앞에서 설명한 바와 같이 약 70O㎚의 값으로 설정하고 있었다.
한편, 이러한 종래 구성의 반도체 장치에서 미세화를 더 진행시키면, 도 1b의 공정에서의 레지스트 패턴(14) 중의 개구부의 피치가 특히 소자 배열 영역(10A)에서 좁아지고, 그 결과 도 1c에서의 SiN 패턴(13a) 및 이에 따라서 도 1d에서의 Si 소자 영역(11C)의 간격이 좁아진다. 그러나, 이러한 미세화된 구조에서는, 상기 정렬 마크 형성 영역(10B)에서 상기 Si 패턴(11d)에 대해서 500㎚정도의 단차를 확보하려면 상기 Si 소자 영역(11C)의 사이에 개재하는 소자 분리 그루브(11a)의 애스펙트비가 필연적으로 커지며, 도 1e의 공정에서, 퇴적된 CVD 층(15)이 이러한 그루브(11a)를 완전하게 충전할 수 없어, 내부에 보이드를 형성하는 경우가 생긴다. 이러한 보이드는 표면에 여러 가지 준위를 형성하고 있으며, 그 결과, 이러한 소자 분리 구조에서는, 특히 더욱 미세화를 행한 경우에 소망하는 소자 분리 작용을 얻을 수 없는 경우가 생긴다. 예를 들면, 도 1d의 구조에서 소자 분리 그루브(11a)의 폭이 0.5㎛인 경우에는, 상기 그루브(11a)의 애스펙트비가 1이지만, 상기 그루브(11a)의 폭을 0.2㎛까지 축소하면, 그루브(11a)의 애스펙트비는 2.5까지 증가해 버린다.
이 문제를 해결하기 위해서는, 상기 Si 활성층(11C)의 두께를 보다 얇게 할 필요가 있지만, 그 경우에는 상기 정렬 마크를 구성하는 Si 패턴(11d)의 단차도 대응하여 작아져 버리고, 그 결과 전자 빔 노광 장치 내에 상기 기판을 장착한 경우에 필요한 정렬을 달성할 수 없게 된다.
이러한 사정을 고려하여, 상기 Si 활성층(11C)의 두께를 감소시키는 동시에, 상기 소자 배열 영역(10A)에서 상기 소자 분리 그루브(11a)를 형성할 때에, 상기 정렬 마크 형성 영역(1OB)에서 상기 그루브(11b)를 형성할 때에 사용되는 마스크와는 다른 마스크를 사용하여, 상기 소자 분리 그루브(11a)와 상기 그루브(11b)를 이들 다른 마스크에 의해 별도로, 또한 상기 그루브(11b)가 충분한 깊이를 갖도록 예를 들면 상기 SiO2 층(11B)까지 도달하도록 형성하는 것도 생각하여야 한다. 그러 나, 이와 같이 소자 분리 그루브(11a)와 정렬 마크를 형성하는 그루브(11b)를 다른 마스크로 형성하려고 하면, 이들 다른 마스크끼리를 위치 맞춤할 필요가 생겨, 상기 소자 영역(11A) 위에 게이트 전극 패턴을 형성할 때의 위치 맞춤 정밀도가 필연적으로 저하해 버린다.
그래서, 본 발명은 상기 과제를 해결한, 신규이며 유용한 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 보다 구체적인 과제는, SOI 기판을 갖는 반도체 장치의 제조에 있어서, 상기 SOI 기판 위에 소자 분리 영역과 정렬 마크를, 동일한 마스크에 의해 상기 정렬 마크가 충분한 단차를 갖도록 형성할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명의 그밖의 과제는,
지지 기판과, 상기 지지 기판 위에 형성된 매립 절연층과, 상기 매립 절연층 위에 형성된 반도체층으로 이루어지는 복합 반도체 기판과,
상기 복합 반도체 기판의 제 1 영역에서 상기 매립 절연층을 노출하도록 형성된 소자 분리 그루브와,
상기 소자 분리 그루브를 충전하는 소자 분리 절연막과,
상기 복합 반도체 기판의 제 2 영역에서 적어도 상기 지지 기판에 도달하도록 형성되어, 정렬 마크를 구성하는 정렬 그루브로 이루어지는 반도체 장치를 제공하는데 있다.
본 발명의 그 외의 특징은,
지지 기판과, 상기 지지 기판 위에 형성된 매립 절연층과, 상기 매립 절연층 위에 형성된 반도체층으로 이루어지는 복합 반도체 기판의 제 1 영역에서 상기 지지 기판이 노출하도록 제 1 마스크 패턴을 사용하여 상기 반도체층 및 상기 매립 절연층을 패터닝하는 공정과,
상기 지지 기판 위에, 상기 제 1 영역에서 형성하고자 하는 정렬 마크에 대응한 제 1 개구부를 갖고, 제 2 영역에서 형성하고자 하는 소자 분리 그루브에 대응한 제 2 개구부를 갖는 제 2 마스크 패턴을, 상기 제 1 영역에서는 상기 제 2 마스크 패턴이 상기 노출된 지지 기판을 덮도록, 또한 상기 제 2 영역에서는 상기 제 2 마스크 패턴이 상기 반도체층을 덮도록 형성하는 공정과,
상기 제 2 마스크 패턴을 마스크로 상기 반도체층 및 상기 지지 기판을 동시에 패터닝하고, 상기 제 1 영역에서 상기 정렬 마크를 상기 지지 기판 내로 침입하는 그루브 형태로, 또한 상기 제 2 영역에서 상기 소자 분리 그루브를 상기 매립 절연층을 노출하는 그루브의 형태로 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명의 그 외의 특징은,
지지 기판과, 상기 지지 기판 위에 형성된 절연층과, 상기 절연층 위에 형성된 반도체층으로 이루어지는 복합 반도체 기판 위에, 상기 반도체층을 덮도록 형성하고자 하는 정렬 마크 패턴에 대응한 제 1 마스크 개구부를 제 1 영역에서 가지며, 형성하고자 하는 소자 분리 그루브에 대응한 제 2 마스크 개구부를 제 2 영역 에서 갖는 제 1 마스크 패턴을 형성하는 공정과,
상기 제 1 마스크 패턴을 마스크로 상기 반도체층을 패터닝하여, 상기 제 2 영역에서 상기 제 2 마스크 개구부에 대응하여 상기 소자 분리 그루브를, 또한 상기 제 1 영역에서 상기 제 1 마스크 개구부에 대응한 개구부를 형성하는 공정과,
상기 소자 분리 그루브 및 상기 제 1 마스크 개구부에 대응한 개구부를, 절연막에 의해 충전하고, 상기 절연막으로 이루어지는 제 2 마스크 패턴을 자기 정합적으로 형성하는 공정과,
상기 제 1 마스크 패턴을 제거하는 공정과,
상기 제 1 마스크 패턴을 제거하는 공정 후에, 상기 복합 반도체 기판 위에 상기 제 2 영역을 덮고 상기 제 1 영역을 노출하는 개구부를 갖는 제 3 마스크 패턴을 형성하는 공정과,
상기 제 2 및 제 3 마스크 패턴을 마스크로서 사용하여, 상기 제 1 영역 내에 상기 제 1 마스크 개구부에 대응하여, 상기 지지 기판에 도달하는 그루브를, 상기 정렬 마크 패턴으로서 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공하는 것에 있다.
본 발명에 의하면, 상기 복합 반도체 기판 중의 반도체층의 두께를 감소시킴으로써, 상기 반도체 장치를 미세화한 경우에도 소자 분리 그루브의 애스펙트비가 작게 유지되며, 상기 소자 분리 그루브를 소자 분리 절연막에 의해 결함을 생기게 하지 않고 충전할 수 있다. 그 때, 본 발명에 의하면, 상기 소자 분리 그루브를 형성하는 마스크와 상기 정렬 마크를 형성하는 마스크를 동일한 마스크로 구성할 수 있고, 또한 상기 정렬 마크를 상기 지지 기판 내에까지 도달하는 그루브부의 형상으로 형성함으로써, 정렬 마크에 충분한 깊이를 확보할 수 있다. 디 때, 상기 소자 분리 그루브를 형성하는 마스크와 상기 정렬 마크를 형성하는 마스크는 본 발명에서는 동일하기 때문에, 상기 소자 분리 영역 형성 영역중의 소자 영역과, 상기 정렬 마크의 사이에는 이상적인 위치 정합이 성립한다.
본 발명의 그밖의 특징 및 이점은 이하 도면을 참조한 본 발명의 바람직한 실시예에 대한 설명으로부터 분명해진다.
도 1a ∼ 도 1i는 종래의 반도체 장치의 제조 방법을 나타내는 도면;
도 2a ∼ 도 2d는 본 발명의 원리를 나타내는 도면;
도 3a ∼ 도 3d는 본 발명의 원리를 나타내는 다른 도면;
도 4a ∼ 도 4d는 본 발명의 원리를 나타내는 또 다른 도면;
도 5a ∼ 도 5l은 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 설명하는 도면;
도 6a ∼ 도 6m은 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 설명하는 도면;
도 7a ∼ 도 7h는 본 발명의 제 3 실시예에 의한 반도체 장치의 제조 방법을 설명하는 도면이다.
[원리]
먼저, 본 발명의 제 1 실시형태에 대하여 그 원리를 도 2a ~ 도 2d를 참조하여 설명한다. 다만, 앞에서 설명한 부분에는 동일 참조 부호를 붙이고 설명을 생략한다.
도 2a, 2b를 먼저 참조하면, 앞에서 설명한 도 1a와 동일한 구조 위에는 도 1i에서 설명한 레지스트 패턴(16)이 형성되고, 상기 레지스트 패턴(16)을 마스크로 상기 SiO2 막(12)를 패터닝하여, SiO2 패턴(12A)을 형성한다. 다만, 도 2a, 2b의 구조에서는, 상기 활성층(11C)의 두께는 소자의 미세화에 대응하여 100 내지 150㎚정도로, 종래보다도 얇게 설정되어 있다. 한편, 상기 SiO2 매립 절연층(11B)은 약 400㎚의 두께를 갖는다. 도 2a, 2b의 단계에서는, 상기 SiO2 막(12) 위에 상기 SiN 막(13)은 형성되어 있지 않다. 도 2b는 도 2a 중 선 x-x'를 따른 단면도이다.
도 2a, 2b의 공정에서, 상기 레지스트 패턴(16)은 상기 정렬 마크 형성 영역(10B)에 대응한 레지스트 개구부(16A)에서 상기 SiO2 막(12)을 노출하여 두고, 상기 레지스트 패턴(16)을 마스크로 상기 SiO2 막(12), 그 아래의 Si 활성층(11C), 또 그 아래의 SiO2 매립 절연층(11B)을 순차로 패터닝함으로써, 도 2b에 나타낸 바와 같이 상기 정렬 마크 형성 영역(10B)에서 상기 Si 지지 기판(11A)이 노출한 구조를 얻을 수 있다.
다음에 도 2c, 2d의 공정에서, 도 1a, 1b의 구조로부터 상기 레지스트 패턴(16)을 제거하고, 또 이와 같이 하여 얻어진 구조 위에 상기 SiN 막(13)을 균 일하게 퇴적하고, 이것을 먼저 도 1b에서 설명한 레지스트 패턴(14)(도 2c, 2d에는 나타내지 않음)에 의해 패터닝하여, SiN 패턴(13A)을 형성한다. 앞에서도 설명한 바와 같이, 상기 SiN 패턴(13A)은, 상기 소자 배열 영역(10A) 중에 마스크 패턴(13A)을, 또한 상기 정렬 마크 형성 영역(10B) 중에 마스크 개구부(13b, 13c)를 포함한다.
또, 도 2c, 2d의 공정에서는, 상기 SiN 패턴(13A)을 이른바 하드 마스크로서 사용하여, 상기 소자 배열 영역(10A)에서는 상기 Si 활성층(11C)을, 또한 상기 정렬 마크 형성 영역(10B)에서는 노출되어 있는 상기 Si 지지 기판(11A)을 동시에 드라이 에칭법에 의해 패터닝함으로써, 상기 영역(10A) 중에, 소자 분리 그루브(11A)로부터 떨어져 있는 Si 소자 영역(11c)을, 또한 상기 정렬 마크 형성 영역(10B) 중에 상기 정렬 마크를 형성하는 그루브부(11b)를 형성한다.
도 2d의 단면도로부터 알 수 있는 바와 같이, 이와 같이 하여 형성된 그루브부(11b)는 상기 지지 기판(11A) 중에 깊이 침입하고, 그 결과 상기 그루브부(11b) 및 Si 영역(11d)으로 형성되는 정렬 마크 중에는, 500㎚를 넘는, 전자 빔 노광 장치로 검출 가능한 단차가 형성된다. 이 때, 상기 소자 영역(11C)를 구획하는 그루브부(11a) 및 상기 정렬 마크를 구획하는 그루브부(11b)는 동일한 마스크 패턴에 의해 형성되기 때문에, 게이트 전극은 상기 소자 영역(11C)에 대해서 이상적인 위치 정합도로 형성된다.
도 3a ∼ 도 3d는, 본 발명의 제 2 실시형태에 대해서 그 원리를 설명하는 도면이다. 다만, 도면 중 앞에서 설명한 부분에는 동일한 참조 부호를 붙이고 설 명을 생략한다.
도 3a, 3b를 참조하면, 앞에서 설명한 도 1a와 동일한 구조 위에는 도 1b에서 설명한 것과 동일한 레지스트 패턴(14)이 형성되고, 상기 레지스트 패턴(14)을 마스크로 상기 SiN 막(13) 및 그 아래의 상기 SiO2 막(12)이 패터닝되며, 그 결과 SiN 패턴(13A) 및 SiO2 패턴(12A)이 형성된다. 상기 소자 배열 영역(10A)에서는 SiN 패턴(13A)을 구성하는 패턴(13a) 사이에서, 또한 상기 정렬 마크 형성 영역(10B)에서는, 레지스트 개구부(14A, 14B)에 각각 대응하여 상기 SiN 패턴(13A) 중에 형성되는 개구부(13b, 13c)에서, 상기 활성층(11C)이 노출된다. 다만, 도 3a, 3b의 구조에서는, 상기 활성층(11C)의 두께는 소자의 미세화에 대응하여, 도 2a, 2b의 경우와 마찬가지로 100 내지 150㎚정도로, 종래보다도 얇게 설정되어 있다. 한편, 상기 SiO2 매립 절연층(11B)은 약 400㎚의 두께를 가진다. 도 3b는 도 3 중 선 x-x'를 따른 단면도이다.
다음에, 도 3c, 도 3d의 공정에서 상기 레지스트 패턴(14)을 마스크로 상기 활성층(11C)을 패터닝하여, 상기 소자 배열 영역(10A)에서 상기 소자 영역(11C)을, 상기 SiN 패턴(13A) 및 SiO2 패턴(12A)에 의해 덮인 상태로 형성한다. 동시에, 상기 정렬 마크 형성 영역(10B)에서, 상기 레지스트 개구부, 이에 따라서 SiN 패턴(13A) 중의 개구부(13b, 13c)에 대응하여 상기 활성층(11C)이 패터닝되어, 상기 SiO2 매립 절연층(11B)이 노출된다.
또, 도 3c, 3d의 공정에서는 상기 레지스트 패턴(14)을 제거하고, 이와 같이 하여 패터닝된 구조 위에, 앞에서 도 1i에서 설명한 레지스트 패턴(16)을 형성한다. 또, 상기 레지스트 패턴(16) 중에 형성된 상기 정렬 마크 형성 영역(10B)을 노출하는 레지스트 개구부(16A)에서, 상기 노출되어 있는 SiO2 매립 절연층(11B) 및 그 아래의 Si 지지 기판(11A)을, 상기 SiN 패턴(13A)을 하드 마스크로 드라이 에칭법에 의해 패터닝하고, 상기 SiN 막 개구부(13b, 13c)에 대응하여 그루브부(11b)를 정렬 마크로서 형성한다. 상기 정렬 마크는, 상기 SiO2 매립 절연층(11B)이 400㎚의 두께를 갖고, 상기 Si 활성층(11C)이 100㎚의 두께를 갖기 때문에, 적어도 500㎚의 전자빔 노광에서의 정렬 마크에 대한 요구를 충분히 만족하는 단차를 갖는다. 본 실시형태에 의한 정렬 마크에서는, 단차의 값이 앞의 실시형태의 것보다도, 상기 SiO2 매립 절연층(11B) 및 Si 활성층(11C) 만큼 커진다.
본 실시형태에서도, 상기 소자 영역(11C)과 정렬 마크 중의 그루브부(11b)는 동일한 마스크에 의해 형성되기 때문에, 게이트 전극은 소자 영역(11C)에 대해서 이상적인 위치 정합도로 형성된다.
다음에, 본 발명의 제 3 실시형태에 대해서, 그 원리를 도 4a ∼ 4d를 참조하여 설명한다. 다만, 도면 중 앞에서 설명한 부분에는 동일한 참조 부호를 붙이고 설명을 생략한다.
도 4a, 4b를 참조하면, 앞의 도 2a, 2b의 실시형태와 동일한, Si 지지 기판(11A) 위에 두께가 약 400㎚인 SiO2 매립 절연층(11B)과 두께가 약 100㎚인 Si 활성층(11C)을 순차로 형성한 SOI 기판(10)에서, 상기 Si 활성층(11C)을, 도시하지는 않았지만 도 1b의 레지스트 패턴(14)을 사용한 패터닝 공정에 의해 패터닝함으로써, 소자 배열 영역(10A) 중에 소자 영역(11C)이, 서로 소자 분리 그루브에 의해 이격되어 형성된다. 도 4a, 4b의 공정에서는, 또 상기 소자 분리 그루브가 SiO2 소자 분리막 패턴(15A)에 의해 충전되어 있다. 그리고, 상기 정렬 마크 형성 영역(10B)에서는, 상기 레지스트 패턴(14) 중의 레지스트 개구부(14A, 14B)에 대응하여, SiO2 패턴(15B)이 형성되고, 또 상기 SiO2 패턴 15B와 15B의 사이에, 상기 Si 활성층(11C)의 패터닝의 결과 형성된 Si 패턴(11c')이 형성되어 있다. 상기 Si 패턴(11c')은, 상기 SiN 개구부 13b 혹은 13c에 대응한 형상을 갖는다.
다음에, 도 4c의 공정에서, 상기 도 1h의 레지스트 패턴(16)을 도 4a, 4b의 구조 위에 형성하고, 또 상기 레지스트 개구부(16A)에서 상기 SiO2 패턴(15B) 및 그 아래의 SiO2 매립 절연층(11B)을, 상기 Si 패턴(11c')을 마스크로 드라이 에칭에 의해 제거하du, 상기 절연층(11B) 중에 상기 지지 기판(11A)에 까지 침입하는 그루브부(11b)를 정렬 마크로서 형성한다.
이러한 구성에서도, 상기 그루브부(11b)를 전자 빔 노광 장치에서 정렬 가능한 500㎛를 넘는 깊이로 용이하게 형성하는 것이 가능해진다.
본 실시형태에서도, 상기 그루브부(11b)를 형성할 때에 사용되는 마스크 패턴(llc')은, 도 4a, 4b의 단계에서 상기 소자 영역(11C)과 동시에 형성되고 있기 때문에, 게이트 전극은 상기 소자 영역(11C)에 대해서 이상적인 위치 정합도로 형 성된다.
[제 1 실시예]
다음에, 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을, 도 5a ∼ 도 5k를 참조하면서 설명한다. 다만, 도 5a는 도 5b중 선 x-x'를 따른 단면도이고, 도 5c는 도 5d중 선 x-x'를 따른 단면도이다.
도 5a를 참조하면, 예를 들면 SIMOX 법에 의해 형성된 SOI 기판(20)은 Si 지지 기판(21A)과, 상기 지지 기판(21A) 위에 형성된 두께가 약 400㎚의 SiO2 매립 절연층(21B)과, 상기 SiO2 매립 절연층(21B) 위에 형성된 단결정 Si로 이루어지며 두께가 약 150㎚인 활성층(21C)으로 이루어지고, 소자 영역 및 소자 분리 영역이 형성되는 소자 배열 영역(20A)과, 정렬 마크가 형성되는 정렬 마크 형성 영역(20B)이 형성되어 있다. 그리고, 상기 활성층(21C) 위에는 900℃에서의 염산 산화에 의해 두께가 약 10㎚인 SiO2 막(22)이 형성되어 있다.
도 5a의 공정에서는, 또 상기 SOI 기판(20) 위에 상기 정렬 마크 형성 영역(20B)에 대응하여 개구부(24A)가 형성된 레지스트 패턴(24)이 형성되어 있고, 상기 레지스트 패턴(24)을 마스크로 상기 레지스트 개구부(24A)에서 상기 SiO2 막(22), 상기 Si 활성층(21C) 및 그 아래의 SiO2 매립 절연층(21B)을 드라이 에칭 공정에 의해 순차로 제거함으로써, 도 5a에 나타낸 바와 같은 상기 Si 지지 기판(21A)이 노출된 구조를 형성한다. 이 때, 상기 SiO2 막(22) 및 SiO2 매립 절연 층(21B)의 드라이 에칭은, CHF3/CF4의 혼합 가스를 에칭 가스로서 사용하여, CHF3 와 CF4를 각각 20㎖/min 및 33㎖/min의 유량으로 공급함으로써 실행하면 좋다. 한편, 상기 Si 활성층(21C)의 드라이 에칭은 에칭 가스로서 Cl2 계를 사용하여, Cl2 가스를 156sccm의 유량으로 공급함으로써 실행하면 좋다.
다음에, 도 5c, 5d의 공정에서 상기 레지스트 패턴(24)을 제거하고, 또 SiN 막(23)이 상기 소자 배열 영역(20A)에서는 상기 SiO2 층(22)을, 또한 상기 정렬 마크 형성 영역(20B)에서는 상기 노출된 지지 기판(21A)을 연속하여 덮도록 퇴적된다. 또, 도 5c, 5d의 공정에서는, 상기 SiN 막(23) 위에, 상기 소자 배열 영역(20A)에서는 소자 분리 영역에 대응한 레지스트 개구부(25A)를 갖고, 또 상기 정렬 마크 형성 영역(20B)에서는 형성하고자 하는 정렬 마크에 대응한 레지스트 개구부(25B, 25C)를 갖는 레지스트 패턴(25)이 형성되며, 또 상기 레지스트 패턴(25)을 마스크로 상기 SiN 막(23) 및 그 아래의 SiO2 막(22)을 패터닝함으로써 상기 소자 배열 영역(20A)에서는 SiN 패턴(23A)이, 또한 상기 정렬 마크 형성 영역(20B)에서는 상기 지지 기판(21A)을 노출하는 SiN 개구부(23B, 23C)가 형성된다. 이러한 패터닝의 결과, 상기 소자 배열 영역(20A)에서는 상기 SiN 패턴(23A)이 형성되어 있는 부분을 제거하여, 상기 활성층(21C)이 노출된다.
다음에, 도 5e의 공정에서 상기 레지스트 패턴(25)을 제거하고, 상기 소자 배열 영역(20A)에서는 상기 SiN 패턴(23A)을 마스크로, 또한 상기 정렬 마크 형성 영역(20B)에서는 상기 SiN 개구부(23B, 23C)가 형성된 상기 SiN 막(23)을 마스크로, 노출된 상기 Si 활성층(21C) 혹은 지지 기판(21A)을 Cl2 계를 에칭 가스로 한 드라이 에칭법에 의해 패터닝한다. 따라서, 상기 소자 배열 영역(20A)에서는 소자 영역(21a)을, 소자 분리 그루브(21b)에 의해 서로 분리된 상태에서, 또한 상기 정렬 마크 형성 영역(20B)에서는 정렬 마크를 형성하는 그루브부(21c, 21d)를, 상기 개구부(23B, 23C)에 대응한 형상으로 형성할 수 있다. 이 때, 상기 소자 분리 그루브(21b)를 형성하는 드라이 에칭은 상기 SiO2 매립 절연층(21B)이 노출한 시점에서 자발적으로 정지하지만, 상기 그루브부(21c, 21d)는 이러한 에칭 스토퍼 층이 존재하지 않기 때문에, 상기 지지 기판(21A) 중에 깊이 침입하여, 500㎛가 넘는 단차가 형성된다.
다음에, 도 5f의 공정에서 도 5e의 구조 위에 SiO2 막(26)을 CVD 법에 의해 약 500㎚의 두께로 퇴적하고, 또 이와 같이 하여 퇴적된 SiO2 막(26)을, 상기 SiN 층(23)이 노출할 때까지 CMP 법에 의해 연마·제거함으로써, 도 5g에 나타낸 바와 같이, 상기 소자 분리 그루브(21b)가 SiO2 소자 분리층(26A)에 의해 충전된 구조를 얻을 수 있다. 다만, 도 5g의 상태에서는, 상기 정렬 마크가 되는 그루브부(21c 및 21d)도, 상기 SiO2 막(26)에 기인하는 SiO2 패턴(26B, 26C)에 의해 부분적으로 충전되어 있다.
또한, 도 5h의 공정에서 도 5g의 구조를 열인산 용액 중에서 처리함으로써 상기 SiN 패턴(23A) 및 SiN 층(23)을 제거하고, 또 HF 수용액 중에서 등방성 에칭을 행함으로써, 상기 SiN 막(23A) 아래의 SiO2 패턴을 제거한다. 이 공정에서, 상기 정렬 마크 형성 영역(20B) 중에서도 SiO2 패턴(26B, 26C)의 에칭이 약 10㎚정도 생긴다.
또, 상기 도 5h의 구조 위에 상기 도 5a의 공정에서 사용한 레지스트 패턴(24)과 실질적으로 동일한, 상기 정렬 마크 형성 영역(20B)을 노출한 레지스트 개구부(27A)를 갖는 레지스트 패턴(27)을 형성하고, 상기 개구부(27A)에서 상기 SiO2 패턴(26B, 26C)을 드라이 에칭에 의해 제거함으로써, 도 5i에 나타낸 바와 같이 그루브부(21c 및 21d)가 노출한 구조를 얻을 수 있다. 다만, 도 5i의 구조에서는, 상기 그루브부(21c 혹은 21d)의 측벽부에 상기 SiO2 패턴(26B 혹은 26C)에 기인하는 측벽 절연이 잔류하고 있다. 도 5i의 구조에서는, 상기 측벽 절연막으로 덮여 있는 부분을 제거하여, 상기 그루브부(21c 및 21d)가 정렬 마크로서 노출되어 있다.
또, 도 5j의 공정에 있어서, 도 5i의 구조 중, Si 소자 영역(21a)의 표면에 HCl 분위기 중에서의 산화에 의해 두께가 수 ㎚이하, 예를 들면 3.5㎚의 얇은 SiO2 막(28)을 성장시키고, 또, 그 위에 폴리실리콘 층(29)을 약 180㎚의 두께로 CVD 법에 의해 형성한다. 도 5j의 공정에서는, 상기 HCl 분위기 중에서의 산화의 결과, 상기 정렬 마크 형성 영역(20B)에서도 상기 SiO2 막(28)에 대응하는 얇은 SiO2 막이 형성되지만, 이것은 간단히 하기 위해 도시를 생략하고 있다.
다음에, 도 5k의 공정에서 도 5j의 구조 중, 상기 소자 배열 영역(20A)에 레지스트 막을 형성하고, 이것을 전자 빔 노광 장치 내에 장착한다. 또, 도 5l에 나타낸 바와 같이, 상기 정렬 마크 형성 영역(20B)으로부터의 반사 전자 강도를 측정함으로써 상기 정렬 마크(21c, 21d)의 단차에 대응하는 신호를 검출하고, 이것을 기준으로 상기 레지스트 막을 형성하고자 하는 게이트 전극 패턴에 따라 노광한다.
노광된 레지스트 막을 현상함으로써, 도 5k에 나타낸 바와 같이, 상기 Si 소자 영역(21a) 위에 게이트 전극 패턴에 대응한 레지스트 패턴(30)이 형성되고, 상기 레지스트 패턴(30)을 마스크로 상기 폴리실리콘 층(29)을 Cl2/O2 혼합 가스를 에칭 가스로 한 드라이 에칭법에 의해 패터닝함으로써, 상기 레지스트 패턴(30)에 대응하여 게이트 전극 패턴(29A)이 형성된다. 도 5k의 공정에서는, 실제로는 상기 폴리실리콘 층(29)의 패터닝 결과, 상기 정렬 마크 형성 영역(20B)에서는 상기 폴리실리콘 층(29)이 제거되어 있지만, 도 5l에 나타내는 정렬 마크의 검출 공정을 나타내기 위해서, 편의상 상기 폴리실리콘 층(29)의 도시를 남겨 놓았다.
본 실시예에서는, 도 5e의 공정에서의 드라이 에칭 시간을 증대함으로써, 상기 그루브(21c, 21d)를 임의의 깊이까지 형성할 수 있다. 이와 같이 에칭 시간을 증대시켜도, 소자 배열 영역(20A)에서는 Si층과 SiO2 층의 사이에서의 에칭의 선택성의 결과, 상기 SiO2 매립 절연층 중에 그루브(2lb)가 침입하지 않는다. 따라서, 도 5e의 공정에서 상기 그루브(21c, 21d)를 용이하게 500㎚이상의 깊이로 형성할 수 있어, 도 5k의 공정에서 도 5l에 나타내는 바와 같은 명확한 단차 검출 신호를 전자 빔 노광 장치를 사용하여 얻을 수 있다. 본 실시예에서는, 상기 그루브(21c, 21d)와 소자 분리 그루브(21b)가 동일한 마스크에 의해 동시에 형성되기 때문에, 게이트 전극이 소자 영역(21a) 위에, 이상적인 위치 정합도로 형성된다.
[제 2 실시예]
다음에, 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을, 도 6a ∼ 도 6l을 참조하면서 설명한다. 다만, 도면 중, 앞에서 설명한 부분에는 동일한 참조 부호를 붙이고 설명을 생략한다.
먼저 도 6a, 6b를 참조하면, 본 실시예에서는 앞서 도 5a에서 설명한 SOI 기판(20) 위에 SiN 막(23)이 CVD 법 등에 의해, 상기 SiO2 막(22)을 덮도록 퇴적되고, 또, 상기 SiN 막(23) 위에 앞서 도 5c에서 설명한 레지스트 패턴(25)이 형성된다. 또, 상기 SiN 막(23) 및 그 아래의 상기 SiO2 막(22)을 상기 레지스트 패턴(25)을 마스크로서 패터닝함으로써, 상기 소자 배열 영역(20A) 중에 SiN 패턴(23A)이, 또한 정렬 마크 형성 영역(20B) 중에서 상기 SiN 층(23) 중에 상기 레지스트 개구부(25B, 25C)에 각각 대응한 개구부(23B, 23C)가 형성된다. 다만, 도 6a는 도 6b중 선 x-x'를 따른 단면도이다.
도 6a, 6b의 상태에서는, 상기 소자 배열 영역(20A)에서는 상기 Si 활성층(21C)이 상기 SiN 패턴(23A)이 형성되어 있는 부분을 제거하여 노출되어 있고, 또한 상기 정렬 마크 형성 영역(20B)에서는 상기 개구부(23B, 23C)에서 상기 Si 활성층(21C)이 노출되어 있다.
그래서, 도 6c의 공정에서 상기 레지스트 패턴(25)을 제거하고, 상기 SiN 층(23)을 마스크로 상기 Si 활성층(21C)을 그 아래의 SiO2 매립 절연층(21B)에 대해서 선택적으로 드라이 에칭함으로써, 상기 소자 배열 영역(20A) 중에는 다수의 소자 영역(21a)이 상기 SiN 패턴(23A)에 대응하여 서로 소자 분리 그루브(21c)에 의해 이격되어 형성된다. 한편, 상기 정렬 마크 형성 영역(20B) 중에는, 상기 SiN 개구부(25B, 25C)에 각각 대응하여 상기 매립 절연층(21B)을 노출하는 개구부(21c, 21d)가 형성된다.
도 6c의 단계에서는, 상기 소자 영역(21a)의 높이와 상기 개구부(21c, 21d)의 깊이는 동일하다.
다음에, 도 6d, 6e의 공정에서 도 6c의 구조 위에, 먼저 도 5i의 공정에서 사용된 정렬 마크 형성 영역(20B)에 대응하여 레지스트 개구부(27A)를 갖는 레지스트 패턴(27)을 형성하고, 또, 상기 레지스트 패턴(27)을 마스크로 상기 정렬 마크 형성 영역(20B) 중에서 상기 SiO2 매립 절연층(21B)을, 상기 SiN 개구부(23B, 23C)에 의해 노출되어 있는 부분에서 그 아래의 지지 기판(21A)이 노출할 때까지 SiO2 막에 대한 에칭 처리에 의해, 예를 들면 CHF3/CF4 혼합 가스를 에칭 가스로서 사용하면서 드라이 에칭한다. 또, 에칭 처리를 Si 막에 대한 것으로 변경하고, 예를 들면 Cl2 계를 에칭 가스로 노출된 Si 지지 기판(21A)을 드라이 에칭함으로써, 상기 개구부(21c, 21d)는 더 아래쪽으로 연장하여 상기 지지 기판(21A)에 도달하며, 또, 지지 기판(21A) 중에 침입하는 그루브를 형성한다. 도 6d, 6e에서, 도 6d는, 도 6e중 선 x-x'를 따른 단면도로 되어 있다.
당연하지만, 이러한 그루브(21c 및 21d)는 상기 소자 영역(21a)의 높이를 크게 넘는 깊이를 갖고, 상기 활성층(21C)이 100㎚, 상기 매립 SiO2 층(21B)이 400㎚의 두께를 갖는 경우, 전자 빔 노광 장치의 정렬 마크로서 요구되는 500㎚를 넘는 단차가 용이하게 얻어질 수 있다.
다음에, 도 6f의 공정에서 상기 레지스트 패턴(27)을 제거한 후, 도 6d의 구조 위에 SiO2 막(26)을 CVD 법에 의해 약 500㎚의 두께로 퇴적하고, 또, 이와 같이 하여 퇴적된 SiO2 막(26)을 상기 SiN 층(23)이 노출할 때까지 CMP 법에 의해 연마·제거함으로써, 도 6g에 나타낸 바와 같이, 상기 소자 분리 그루브(21b)가 SiO2 소자 분리층(26A)에 의해 충전된 구조를 얻을 수 있다. 다만, 도 6g의 상태에서는, 상기 정렬 마크가 되는 그루브부(21c 및 21d)도, 상기 SiO2 막(26)에 기인하는 SiO2 패턴(26B, 26C)에 의해 부분적으로 충전되어 있다.
또한, 도 6h의 공정에서 도 6g의 구조를 열인산 용액 중에서 처리함으로써 상기 SiN 패턴(23A) 및 SiN 층(23)을 제거하고, 또, HF 수용액 중에서 등방성 에칭을 행함으로써, 상기 SiN 막(23) 아래의 SiO2 층(22)도 제거한다. 이 공정에서, 상기 정렬 마크 형성 영역(20B) 중에서도 SiO2 패턴(26B, 26C)의 에칭이, 도시되어 있지는 않지만, 약 10㎚정도 생긴다.
또, 도 6i, 6j의 공정에서, 상기 도 6h의 구조 위에 상기 도 6d의 공정에서 사용한 레지스트 패턴(24)과 실질적으로 동일한, 상기 정렬 마크 형성 영역(20B)을 노출하는 레지스트 개구부(27A)를 갖는 레지스트 패턴(27)을 형성하고, 상기 개구부(27A)에서 상기 SiO2 패턴(26B, 26C)을 드라이 에칭에 의해 제거함으로써, 도 6i에 나타낸 바와 같이 그루브부(21c 및 21d)가 노출한 구조를 얻을 수 있다. 다만, 도 6i의 구조에서는, 상기 그루브(21c 혹은 21d)의 측벽부에 상기 SiO2 패턴(26B 혹은 26C)에 기인하는 측벽 절연이 잔류하고 있다. 도 6i의 구조에서는, 상기 측벽 절연막으로 덮여 있는 부분을 제거하여, 상기 그루브부(21c 및 21d)가 정렬 마크로서 노출되어 있다. 도 6i는 도 6j중 선 x-x'를 따른 단면도이다.
또, 도 6k의 공정에서, 도 6i의 구조 중 Si 소자 영역(21a)의 표면에 HCl 분위기중에서의 산화에 의해 두께가 수 ㎚ 이하, 예를 들면 3.5㎚의 얇은 SiO2 막(28)을 성장시키고, 또, 그 위에 폴리실리콘 층(29)을 약 180㎚의 두께로 CVD 법에 의해 형성한다. 도 6k의 공정에서는, 상기 HCl 분위기 중에서의 산화의 결과, 상기 정렬 마크 형성 영역(20B)에서도 노출하고 있는 Si 활성층(21C) 혹은 지지 기판(21A) 표면에, 상기 얇은 SiO2 막(28)이 형성된다.
다음에, 도 6l의 공정에서 도 6k의 구조 중 상기 소자 배열 영역(20A)에 레지스트 막을 형성하고, 이것을 전자 빔 노광 장치 내에 장착한다. 또, 도 6m에 나타낸 바와 같이 상기 정렬 마크 형성 영역(20B)으로부터의 반사 전자 강도를 측정함으로써 상기 정렬 마크(21c, 21d)의 단차에 대응하는 신호를 검출하고, 이것을 기준으로 상기 레지스트 막을 형성하고자 하는 게이트 전극 패턴에 따라 노광한다.
노광된 레지스트 막을 현상함으로써 도 6l에 나타낸 바와 같이, 상기 Si 소자 영역(21a) 위에 게이트 전극 패턴에 대응한 레지스트 패턴(30)이 형성되고, 상기 레지스트 패턴(30)을 마스크로 상기 폴리실리콘 층(29)을 전형적으로는 Cl2/O2 혼합 가스를 에칭 가스로 한 드라이 에칭법에 의해 패터닝함으로써, 상기 레지스트 패턴(30)에 대응하여 게이트 전극 패턴(29A)이 형성된다. 도 6l의 공정에서는, 실제로는 상기 폴리실리콘 층(29)의 패터닝 결과, 상기 정렬 마크 형성 영역(20B)에서는 상기 폴리실리콘 층(29)이 제거되어 있지만, 도 6m에 나타내는 정렬 마크의 검출 공정을 나타내기 위해서, 편의상 상기 폴리실리콘 층(29)의 도시를 남겨 놓았다. 그리고, 도 6k, 6l에서는, 간단히 하기 위하여 도 6i중 그루브부(21d, 21e)의 측벽면에 형성된 측벽 산화막은 도시를 생략하고 있다.
본 실시예에서는, 도 6d의 공정에서, 상기 그루브(21c, 21d)를 상기 활성층(21C) 및 그 아래의 SiO2 매립 절연층(21B)을 횡단하여, 상기 Si 지지 기판(21A)에 도달하도록 형성한다. 이 때, 상기 소자 배열 영역(20A)은 레지스트 패턴(27)에 의해 보호되고 있기 때문에, 상기 소자 분리 그루브(21b)에서 상기 매립 절연층(21B)이 에칭되지 않는다. 따라서, 도 6d의 공정에서 형성된 상기 그루브(21c, 21d)는 500㎚이상의 깊이를 갖고, 도 6l의 공정에서 도 6m에 나타낸 바와 같은 명확한 단차 검출 신호를, 전자 빔 노광 장치를 사용하여 얻을 수 있다. 본 실시예에서도, 상기 그루브(21c, 21d)와 소자 영역(21a)은 동일한 마스크를 사용하 여 동시에 형성되기 때문에, 게이트 전극은 소자 영역(21c)에 대해서 이상적인 위치 정합도로 형성된다.
[제 3 실시예]
다음에, 본 발명의 제 3 실시예에 의한 반도체 장치의 제조 방법을, 도 7a ∼ 도 7h를 참조하면서 설명한다. 다만, 도면중, 앞서 설명한 부분에는 동일한 참조 부호를 붙이고 설명을 생략한다.
도면을 참조하면, 도 7a ∼ 도 7c까지의 공정은 앞의 실시예의 도 6a ∼ 6c까지의 공정과 같으며, 도 7d의 공정에서 도 7c의 구조 위에 상기 Si02 막(26)을 CVD 법에 의해, 상기 SiO2 막(26)이 상기 소자 분리 그루브(21b) 및 상기 그루브(21c, 21d)를 덮도록 퇴적한다.
또, 도 7e의 공정에서 CMP 법에 의해 상기 SiO2 막(26)을, 상기 SiN 막(23)또는 SiN 패턴(23A)이 노출할 때까지 연마·제거한다. 도 7e의 공정의 결과, 상기 소자 배열 영역(20A) 중에서는 상기 소자 영역(21a) 사이의 소자 분리 그루브(21b)(도 6c 참조)가 상기 SiO2 막(26)에 기인하는 소자 분리 절연막(26A)에 의해 충전되고, 또한 상기 정렬 마크 형성 영역(20B)에서는 상기 그루브(21c, 21d)가 상기 SiO2 막(26)에 기인하는 절연막 패턴(26B)에 의해 충전된 구조를 얻을 수 있다. 상기 정렬 마크 형성 영역(20B)에서는, 인접하는 상기 절연막 패턴(26B)간에, 당초의 Si 활성층(21C)에 기인하는 Si 패턴(21a')이 형성된다.
그런데, 이어지는 도 7f의 공정에서 도 7e의 구조로부터 상기 SiN 막(23) 및 SiN 패턴(23A), 또, 그 아래의 SiO2 막(22) 및 대응하는 SiO2 패턴을, 열인산 용액 중에서의 처리 후, HF 용액 중에서의 처리에 의해 제거하고, 도 7g의 공정에서 도 7f의 구조 위에 앞의 실시예에서 도 6i의 공정에서 사용된 마스크를 사용하여 상기 소자 배열 영역(20A)을 덮는 레지스트 패턴(27)이 형성되며, 상기 정렬 마크 형성 영역(20B)을 노출하는 상기 레지스트 패턴(27)의 개구부(27A)에서 상기 SiO2 막 패턴(26B) 및 그 아래의 SiO2 매립 절연층(21B)을, 상기 Si 패턴(21a')를 자기 정합 마스크로, SiO2 막을 에칭하는 처리에 따라 드라이 에칭하고, 상기 그루브(21c, 21d)를 상기 지지 기판(21A)이 노출되도록 형성한다. 또, 상기 드라이 에칭 처리를 Si막을 에칭하는 처리로 전환하여, 이번에는 상기 SiO2 매립 절연층(21B)을 자기 정합 마스크로, 상기 노출한 Si 지지 기판(21A)을 드라이 에칭함으로써 상기 그루브(21c, 21d)가 상기 지지 기판(21A) 중에 깊이 침입한다. 한편, 상기 소자 배열 영역(20A)에서는, 상기 소자 분리 절연막(26A) 혹은 소자 영역(21a)은 상기 레지스트 패턴(27)에 의해 보호되고 있기 때문에, 이러한 드라이 에칭을 행하여도 상기 SiO2 매립 절연층(21B) 중에 침입하는 그루브가 형성되지 않는다.
본 실시예에 의하면, 상기 그루브(21c, 21d)를, 전자 빔 노광 장치에서의 정렬 마크로서 요구되는 500㎚ 이상의 깊이로 용이하게 형성할 수 있다.
본 실시예에서도, 상기 그루브(21c, 21d)와 소자 영역(21a)은 동일한 마스크를 사용하여 동시에 형성되기 때문에, 게이트 전극은 상기 소자 영역(21c)에 대해 서 이상적인 위치 정합도로 형성된다.
이상, 본 발명을 바람직한 실시예에 대해서 설명했지만, 본 발명은 이러한 특정 실시예에 한정되는 것은 아니며, 특허청구의 범위에 기재한 요지 내에서 여러 가지 변형·변경이 가능하다.
본 발명에 의하면, SOI 기판 위의 소자 배열 영역과 정렬 마크 형성 영역에, 각각 소자 분리 그루브와 정렬 마크를, 동일한 마스크에 의해, 상기 소자 분리 그루브는 낮은 애스펙트비가 유지되도록, 한편 정렬 마크에서는 전자 빔 노광 장치 에서의 상기 정렬 마크의 검출이 정밀도 좋게 행해지도록 하는 깊이로 형성되기 때문에, 동작 속도를 향상시키기 위해서 상기 반도체 장치를 0.2㎛ 혹은 그 이하의 패턴 폭으로 미세화한 경우에도 확실히 소자 분리 그루브를 소자 분리 절연막에 의해 충전 할 수 있어, 이상적인 패턴의 정렬과 소자 분리를 동시에 실현할 수 있다.

Claims (20)

  1. 지지 기판과, 상기 지지 기판 위에 형성된 매립 절연층과, 상기 매립 절연층 위에 형성된 반도체층으로 이루어지는 SOI 기판과,
    상기 복합 반도체 기판의 제 1 영역에서 상기 매립 절연층을 노출하도록 형성된 소자 분리 그루브(groove)와,
    상기 소자 분리 그루브를 충전하는 소자 분리 절연막과,
    상기 SOI 기판의 제 2 영역에서 적어도 상기 지지 기판에 도달하도록 형성되어, 정렬(alignment) 마크를 구성하는 정렬 그루브를 갖는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 정렬 그루브는 상기 지지 기판의 표면보다도 낮은 위치까지 연장하는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 2 영역에서, 상기 정렬 마크 주변의 영역으로부터는 상기 매립 절연층 및 상기 반도체층이 제거되어 있고, 상기 정렬 그루브는 상기 지지 기판 내에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 정렬 그루브는 상기 제 2 영역 중에서 적어도 상기 매립 절연층 및 상기 지지 기판의 일부를 관통하는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 정렬 그루브는 상기 제 2 영역 중에서 상기 반도체층을 더 관통하는 것을 특징으로 하는 반도체 장치.
  6. 지지 기판과, 상기 지지 기판 위에 형성된 매립 절연층과, 상기 매립 절연층 위에 형성된 반도체층으로 이루어지는 SOI 기판의 제 1 영역에서 상기 지지 기판이 노출하도록 제 1 마스크 패턴을 사용하여 상기 반도체층 및 상기 매립 절연층을 패터닝하여 그루브를 형성하는 공정과,
    상기 지지 기판 위에, 상기 제 1 영역의 상기 그루브 내에서 정렬 마크에 대응한 제 1 개구부를 갖고, 제 2 영역에서 소자 분리 그루브에 대응한 제 2 개구부를 갖는 제 2 마스크 패턴을 형성하는 공정과,
    상기 제 2 마스크 패턴을 마스크로 상기 반도체층 및 상기 지지 기판을 동시에 패터닝하여, 상기 제 1 영역에서 상기 정렬 마크를 상기 지지 기판 내에 침입하는 그루브의 형태로, 또한 상기 제 2 영역에서 상기 소자 분리 그루브를 상기 매립 절연층을 노출하는 그루브의 형태로 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
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  11. 지지 기판과, 상기 지지 기판 위에 형성된 절연층과, 상기 절연층 위에 형성된 반도체층으로 이루어지는 SOI 기판 위에, 상기 반도체층을 덮도록 정렬 마크 패턴에 대응한 제 1 마스크 개구부를 제 1 영역에서 갖고, 소자 분리 그루브에 대응한 제 2 마스크 개구부를 제 2 영역에서 갖는 제 1 마스크 패턴을 형성하는 공정과,
    상기 제 1 마스크 패턴을 마스크로 상기 반도체층을 패터닝하여, 상기 제 2 영역에서 상기 제 2 마스크 개구부에 대응하여 상기 소자 분리 그루브를, 또한 상기 제 1 영역에서 상기 제 1 마스크 개구부에 대응한 개구부를 형성하는 공정과,
    이어서, 상기 제 2 영역을 덮고 상기 제 1 영역을 노출하는 개구부를 갖는 제 2 마스크 패턴을 형성하는 공정과,
    상기 제 1 및 제 2 마스크 패턴을 마스크로서 사용하여, 상기 제 1 영역 중에 상기 제 1 마스크 개구부에 대응하여, 상기 지지 기판에 도달하는 그루브를 상기 정렬 마크 패턴으로서 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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  17. 지지 기판과, 상기 지지 기판 위에 형성된 절연층과, 상기 절연층 위에 형성된 반도체층으로 이루어지는 SOI 기판 위에, 상기 반도체층을 덮도록, 정렬 마크 패턴에 대응한 제 1 마스크 개구부를 제 1 영역에서 갖고 소자 분리 그루브에 대응한 제 2 마스크 개구부를 제 2 영역에서 갖는 제 1 마스크 패턴을 형성하는 공정과,
    상기 제 1 마스크 패턴을 마스크로 상기 반도체층을 패터닝하여, 상기 제 2 영역에서 상기 제 2 마스크 개구부에 대응하여 상기 소자 분리 그루브를, 또한 상기 제 1 영역에서 상기 제 1 마스크 개구부에 대응한 개구부를 형성하는 공정과,
    상기 소자 분리 그루브 및 상기 제 1 마스크 개구부에 대응한 개구부를 절연막에 의해 충전하여, 상기 절연막으로 이루어지는 제 2 마스크 패턴을 자기(自己) 정합적으로 형성하는 공정과,
    상기 제 1 마스크 패턴을 제거하는 공정과,
    상기 제 1 마스크 패턴을 제거하는 공정 후에, 상기 SOI 기판 위에 상기 제 2 영역을 덮고 상기 제 1 영역을 노출하는 개구부를 갖는 제 3 마스크 패턴을 형성하는 공정과,
    상기 제 2 및 제 3 마스크 패턴을 마스크로서 사용하여, 상기 제 1 영역 중에 상기 제 1 마스크 개구부에 대응하여 상기 지지 기판에 도달하는 그루브를 상기 정렬 마크 패턴으로서 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제 6 항, 제 11 항 및 제 17 항 중 어느 한 항에 있어서,
    상기 SOI 기판 위에 막을 형성하는 공정과,
    상기 막 위에 레지스트 막을 형성하는 공정과,
    노광 장치의 정렬을 상기 정렬 마크를 검출함으로써 행하는 공정과,
    상기 노광 장치를 사용하여 상기 레지스트 막을 패터닝해서 레지스트 패턴을 형성하는 공정과,
    상기 레지스트 패턴을 마스크로 상기 막을 패터닝하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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  20. 삭제
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