JP4777731B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は半導体装置の製造方法に関し、特に電子ビーム露光を用いて、被加工層の加工を行う半導体装置の製造方法に関する。

半導体集積回路装置を製造する際、被加工層を加工するために、被加工層の上にレジスト膜を塗布し、露光現像してレジストパターンを形成するリソグラフィが用いられる。リソグラフィの精度は、半導体集積回路装置の精度、集積度等を支配する重要な要素である。

電子ビーム（ＥＢ）露光法は、高い解像性を有しており、パターン形成の点では微細加工に適している。ＥＢ露光は一般的に数μｍ、たとえば最大４μｍ、といった非常に細かい単位の描画が可能である。アライメントにおいても非常に細かい単位での補正が可能である。

チップ単位でＥＢ露光する場合、図９Ａで示すように、チップ４隅のアライメントマークを検出し、電子ビームの偏向等をアライメントし、露光を行なう。アライメントは、Ｘ方向、Ｙ方向に基づき、縮率Ｇｘ、Ｇｙ、回転Ｒｘ、Ｒｙ、台形Ｈｘ、Ｈｙ、並進Ｏｘ、Ｏｙを含む。チップ４隅の各々での位置座標を（ｘ、ｙ）、歪み量を（Δｘ、Δｙ）と表した時、縮率Ｇｘ、Ｇｙ、回転Ｒｘ、Ｒｙ、台形Ｈｘ、Ｈｙ、並進Ｏｘ、Ｏｙは、図９Ｂに示す行列演算で求められる。

特開平９−３６０１９号公報は、ＥＢ露光におけるアライメントをアライメントマークからの反射電子を検出することで行うマーク位置検出において、複数の反射電子検出器、アンプを設け、出力強度が一定となるように各アンプの増幅率を設定することにより、アライメントマーク検出精度を高める方法を提案する。

特開平８−１７６９６号公報は、アライメントマークの位置検出を精度よく、且つ高速で行うため、段差で形成されたアライメントマークを検出する電子ビーム走査を、マーク幅より大きな幅を走査する第１走査と、マークのエッジ部分のみを走査する第２走査で行うことを提案する。

特開平９−３６０１９号公報 特開平８−１７６９６号公報 反射電子を検出するため、反射電子の検出器、アンプが用いられる。反射電子の信号は、十分強いとは言えない。検出器やアンプ等でノイズが乗ると、信号波形が変形され、誤検出を生じる可能性がある。

誤検出が生じた場合、その後の処理を修正しないとアライメント精度を低下させることになる。

本発明の目的は、電子ビーム露光における、アライメントマーク検出精度を向上することである。

本発明の１観点によれば、
（ａ）半導体ウエハにチップ内の半導体装置の構造を形成すると共に、各サンプリングポイントにおいて同一方向に並べた複数のアライメントマークを形成する工程と、
（ｂ）前記半導体ウエハに被加工層を形成する工程と、
（ｃ）前記アライメントマークを露出する工程と、
（ｄ）前記被加工層上に電子ビームレジスト膜を塗布する工程と、
（ｅ）前記各サンプリングポイントにおいて同一方向の複数のアライメントマークを走査し、１次差分として各アライメントマークの中心位置を求め、２次差分として該中心位置間距離を求める工程と、
（ｆ）前記中心位置間距離を規定値と比較することにより、異常値を除去する工程と、
（ｇ）異常値を除去したアライメントマークの位置情報に基づき、電子ビーム露光を行う工程と、
を含む半導体装置の製造方法
が提供される。

検出器やアンプ等でノイズが乗ると、誤検出する可能性がある。位置情報の差分を利用することで、位置情報の異常値を除去することが可能となる。アライメントマーク検出における、位置検出ミスによる局所的な位置合わせ不良の発生防止が可能となる。局所的な位置ずれが回避できる。露光時の位置精度の向上、形成パターンの位置精度のより一層の高度化が可能となる。半導体集積回路装置のより一層の微細化，高信頼度化に寄与する。

位置検出時間の短縮化が図れ，製造の短手番化に寄与する。

半導体集積回路装置の微細化，高信頼性化，歩留りや信頼性の向上が図れる。電子ビーム露光法の機能を生かして微細パターンの高精度化、特に位置合わせ精度向上に寄与する。半導体集積回路装置の歩留りの改善，信頼性の向上に貢献できる。

ＥＢ露光プロセスにおけるアライメントシグナルの検出方法としては、一般的には、被加工層より前に形成された前層において段差で形成された、アライメントマーク上を電子ビーム走査した際の反射電子シグナルを解析している。

図１Ａ，１ＢにＥＢ露光におけるアライメントシグナル検出原理を示す。

図１Ａに示すように、シリコン基板１表面に形成された溝（段差、凹部）で構成されるアライメントマーク２を電子ビーム３で走査し、反射電子を検出器４で検出する。検出器の出力はアンプで増幅されて出力される。電子ビームをシリコン基板表面上に収束させておくと、溝底面では反射電子の強度は弱まる。

図１Ｂは、オシロスコープの信号波形を示す。下段は、段差５００ｎｍの標準アライメントマークを検出した信号波形を示す。信号の上のレベルと下のレベルの差は、０．６Ｖである。上段は、信号波形の１次微分波形を示す。微分波形の変化している部分が段差部分である。

図２にＥＢ露光装置のシステム構成図を示す。中央演算装置（ＣＰＵ）等で構成された制御用ワークステーション（ＷＳ）１１は、バスラインＢＬを介して、デジタル制御部ＤＣＴＬ、電子光学系制御１８、機構部ＭＳに接続されている。デジタル制御部ＤＣＴＬでは、入力信号がバッファメモリ１３を介してパタ−ン発生・補正回路１４に供給され、補正メモリ１５と共に、アナログ回路ＡＣを制御する。アナログ回路ＡＣは、ＤＡＣ／ＡＭＰ１６を含み、アナログ制御信号１７を発生し、電子ビームの偏向を調整する。電子光学系制御１８は、コラム２０を制御する。

コラム２０は、露光チャンバ３０に結合され、チャンバ３０内のＸＹステージ２３上に載置されたウエハに電子ビームを照射する。チャンバ３０は防震装置２４上に設置されている。ウエハからの反射電子を検出する検出器２５がチャンバ３０内に設けられ、検出信号をマーク検出部２６に供給する。マーク検出部２６の出力信号は、Ａ／Ｄ変換波形解析部２７で解析され、結果がデジタル信号となってデジタル制御部ＤＣＴＬ，制御用ＷＳ１１に供給される。

制御用ＷＳ１１、デジタル制御部ＤＣＴＬは、電子光学系制御１８、搬送制御部３１、ステージ制御部３２を介して、コラム２０内の電子ビームの偏向、チャンバ３０内のＸＹステージ２３の位置を制御する。ディスプレイ、ハードディスク、メモリ、等の外部機器１２が制御用ＷＳ１１に接続されていてもよい。

アライメント動作としては、パターン発生・補正回路１４からマーク走査信号が出力され、ＤＡＣ／ＡＭＰ１６でアナログ信号に変換、増幅され、偏向器に印加される。ビーム走査時に発生した反射電子は検出器２５で捕らえられ、マーク検出部２６で増幅されＡ／Ｄ変換波形解析部２７で位置座標を求め、デジタル制御部ＤＣＴＬに送信される。こうして求めた座標情報を元に制御部ＤＣＴＬで露光位置を決定しパターン露光を行う。

ウエハ上のアライメントマークとしては、通常は酸化膜やシリコン等の段差を利用するが、段差量としては最低でも0.3μｍ以上必要である。しかしながら、プロセス上の制約で必要な段差量を得られずシグナル強度が不足してＳ／Ｎ比が悪い場合がある。また、マーク段差が十分でもＤＡＣ／ＡＭＰ１６や検出器２５のノイズで誤検知するケースもある。そういった場合にはマーク座標を読み間違え、局所的な位置ずれを生ずる。位置検出で求まった位置情報だけでは、何が正しいかの判定が行えないため、対応が困難である。

半導体集積回路装置製造においては、パターンルールの微細化に伴い，パターン精度、特にアライメント精度が大きな問題となり、半導体集積回路装置の微細化・高信頼性化を妨げる大きな要因となっている。こういった状況下でアライメント精度が劣化すると歩留りの低下や信頼性の劣化を招く。細かいノイズ等の影響によりアライメント信号の局所的な誤検知を生ずる事が避けがたい場合もある。半導体集積回路装置製造においては、位置精度、特にウエハ内の部分的な位置精度、の劣化が歩留まりや信頼性に大きく影響する。

位置精度劣化の状況を究明するため、反射電子の検出器２５からの検出信号を解析した。

図３Ａ−３Ｄは、サンプルの準備を示す断面図である。シリコン基板に素子分離構造としてシャロートレンチアイソレーションを形成するとき、シャロートレンチと同時にアライメントマーク用溝（凹部）を形成する。

図３Ａに示すように、シリコン基板１の上にレジストパターンＲＰを形成し、シリコン基板をエッチングして、溝２を形成する。レジストパターンＲＰを除去し、高密度プラズマ（ＨＤＰ）化学気相堆積（ＣＶＤ）により、酸化膜を堆積し、溝２を埋め込む。

図３Ｂに示すように、シリコン基板１上の不要な酸化膜を化学機械研磨（ＣＭＰ）により除去する。溝２内は、酸化膜６で埋め込まれる。半導体集積回路装置製造においては、その後、ウェル形成用イオン注入、閾値調整用イオン注入、ゲート絶縁膜形成、ゲート電極構造形成、ソース／ドレイン領域形成用イオン注入等の工程が行なわれる。

図３Ｃに示すように、シリコン基板１上に酸化シリコン等の層間絶縁膜７を形成する。埋め込み酸化膜６も層間絶縁膜７で覆われる。素子分離工程で形成したアライメントマークに対して第１コンタクトホールをアライメントする場合が対象である。アライメントマークとして段差を露出することが好ましい。

図３Ｄに示すように、埋め込み酸化膜６を含む領域に開口を有するレジストパターンを形成し、開口内の酸化シリコンをエッチングする。層間絶縁膜７と埋め込み酸化膜６がエッチングされ、アライメントマークとして形成した溝２が露出する。

アライメントマークを検出すると、溝２の両端が検出される。溝の両端の位置の平均値としてマークの位置が求められる。溝の幅は２μｍに設計した。ノイズが乗って異常な検出となった場合は、マークの幅も異常値となると考えられる。マーク幅の検出はマークの検出に基づいて容易に行なえる。

図３Ｅは、ウエハ上のアライメントマークを検出し、設計マーク幅２μｍからのずれ量を求めた結果を示すグラフである。Ｘ方向ずれ量を菱形で、Ｙ方向ずれ量を△で示す。大部分の検出値は０近傍に分布するが、左端に飛び離れてずれの大きい検出値がある。これらの飛び離れた検出値により、またはこれらの飛び離れた検出値を含む検出値に基づいてアライメントを行なうと、誤差が大きくなる。このように、明らかに異常な検出値がある場合は、それらを除外して残りの検出値に基づいてアライメントすれば、正常なアライメントを行なえるはずである。

本発明者は、このように、ノイズ対策が困難であれば、検出器２５の検出信号に対し、何らかの異常値除去を行い、簡易な手続きで高精度の補正を得る方法を提供し、ＥＢ露光を用いた半導体集積回路装置製造における生産性を向上させる事を考えた。

本発明者は、また、位置検出情報から得られるマーク幅の情報が異常値除去に有効であり、それをうまく用いることで非常に効果的に異常値を取り除くことが可能である事に気づいた。

製品の露光に先立ってウエハ内の数点でマークの検出を行い、各点のマーク幅を求める。この幅をベースに基準サイズを決定し、実際の各チップのアライメント時にこの値を参照し基準からの乖離が大きいデータを参照しないか又は、再度計測し異常値データを採用しないようにして位置ずれを防ぐ。基準値としては、例えば平均値を用いるのが基本的である。

異常値除去に当たっては正確にマーク幅基準値を求めることが高精度化に重要である。マークの構成をマーク幅が正確に決まりやすいものにすることが有効である。角部の丸め込みが問題になる場合は，１方向に長いマーク形状を採用し、角の影響を受けない中央部でモニタすればよい。
実施例１
図４Ａ、４Ｂを参照して実施例１によるＥＢ露光を説明する。図３Ａに示した工程により、シリコン基板上にレジストパターンを形成し、半導体集積回路装置領域の素子分離溝パターンとアライメントマークパターンを開口する。レジストパターンをマスクにシリコン基板にトレンチをエッチングすることで段差を形成する。素子分離用のシャロートレンチとアライメントマークとが同時に形成される。作成半導体集積回路装置によって異なるが、通常は0.３μｍ程度の段差である。トレンチを埋め込む酸化膜形成、不要部の酸化膜を除去するＣＭＰ処理を行い、図３Ｂの構造を得る。いくつかの工程を経て、図３Ｃに示す第１コンタクトホール形成前の絶縁膜形成に至る。アライメントシグナルを得る為には段差の復活が必要で、図３Ｄを参照して説明したように、アライメントマーク周辺領域を開口するレジストパターンを形成し絶縁膜エッチングにより段差を掘り起こす。

図４Ａに示すように、ウエハ内の中央、上下、左右の５つのチップの右上に配置したアライメントマークを検出し、マーク幅Ｗ１、Ｗ２、Ｗ３、Ｗ４、Ｗ５を求める。これらの値の平均値を、このウエハのマーク幅の基準値Ｗｒｅｆ＝ＡＶＥＲＡＧＥ（Ｗ１、Ｗ２、Ｗ３、Ｗ４、Ｗ５）と設定する。ΔＷ＝｜Ｗ−Ｗｒｅｆ｜の値に対して許容範囲Ｒを設定しこれを超えるものを異常値として除外し、参照しないようにする。

例えば、マーク幅Ｗは、設計値＝２μｍで形成する。出来上がりとしてＷ１x＝２．１６、Ｗ２x＝２．１５、Ｗ３x＝２．１４、Ｗ４x＝２．１５、Ｗ５x＝２．１５のようなデータが得られた。Ｗxｒｅｆ＝２．１５μｍとなる。同様にＷｙref＝２．１５μｍが得られた。プロセスばらつきや許容できる位置検出ばらつきを考慮し、例えば許容範囲Ｒ＝０．１０μｍと設定してマーク幅として２．０５〜２．２５μｍの範囲内であれば許容とする。

図４Ｂは、実際に各チップのマーク位置検出を行い、マーク幅を求め、許容範囲外のマーク幅を除外し、露光チップの順に検出マーク幅を示すグラフである。図３Ｅに示したような異常検出値を回避する事ができる。ＥＢ露光においても、フォーカス調整が必要である。露光の最初の位置合わせに先んじて、アライメントマーク部を電子ビームで走査し、反射電子信号をモニタし、例えば対物レンズの強度を変えて、微分波形のピーク強度が最大となるフォーカス条件を選択することで、適正フォーカスを決定することができる。この際、マーク幅のサンプリングが可能であり、予備サンプリングとマーク幅の測定を兼用することができる。

半導体プロセスにおいては、エッチングやＣＭＰの分布等により前層で形成したマークの幅がウエハ面内で多少なりとも分布をもっていることもある。

図５Ａ，５Ｂは、ウエハ内でアライメントマークの幅が分布を持っている場合の例を示す。図５Ａが平面図，図５Ｂがある方向に沿った幅の分布である。高精度の異常値除去に当たってはマーク幅基準値を正確に決める必要がある。ウエハ全体，または広い領域に共通の基準値と許容範囲を設定する場合、許容範囲を狭くすると、異常値が多くなって，許容されるサンプル数が減少する。許容範囲を広くすると、異常としたいサンプルも正常と判定してしまう。いずれの場合も、高精度の異常値除去に適さない。

分布が一定の傾向を有する場合には、マーク幅基準値を位置の関数とすれば，より高精度の異常値検出が可能となる。分布の傾向としては、図５Ａに示すように、ウエハ中心から同心円状に幅の分布をもつ場合が多い。

前層のマーク製造工程においてプロセス上の問題等でウエハ面内のマーク加工幅に分布を生じているケースでは、サンプリングされた結果を元に多項式を含む平面ないしは曲面等で基準値をウエハ内で変化させることが高精度の異常値排除には有効である。

放物面上の変化の場合、Ｗ＝ａｒ^２＋ｂｒ＋ｃ（ｒは中心からの距離、ｒ^２＝Ｘ²＋Ｙ²）のような２次関数式で表現することが有効である。図５Ｂの例では、ａ＝０．００１、ｃ＝２．１という値でよくフィットし、この式でウエハ位置に応じて基準幅を決めることにより高精度の異常値除去が可能となった。

マーク幅のマーク位置による関数としては、この式に限定するものではなく、分布の仕方により、多項式を含む１次式、上記以外の２次式、３次以上の式等の数式で面内分布を近似できる。

ＥＢ露光では通常は、チップ単位、乃至は、チップ列単位等の一連のグループ単位で、アライメントマークの位置検出を行ない、アライメント後露光を行う。このような場合には、グループ内のアライメントマークの位置検出後に、例えば平均マーク幅を基準として算出し、乖離が大きいものは除外するか、ないしは再度計測を行い異常値データを採用しないようにして位置ずれを防ぐことができる。

実施例２
図６Ａにウエハ内のアライメントマークの配置例を示す。ウエハ内の各チップ８の4隅付近にアライメントマーク９を配置する。

図６Ｂは、１チップ領域の拡大図である。スクライブライン１０に重ならないようにアライメントマーク９が配置される。スクライブ後の検査が不要であれば、スクライブラインに重ねてアライメントマークを配置してもよい。図６Ａにおいて、最外辺以外では、各チップの外辺に２つづつのアライメントマークが示されているが、隣接する２つのチップに対するアライメントマークである。

チップ単位，またはチップ列などのグループ単位で、アライメントマーク検出、アライメント、露光を繰り返す。その際、一旦求めた各チップのマーク幅Ｗ１、Ｗ２、Ｗ３、Ｗ４，またはグループ内のマーク幅Ｗ１（ｉ）、Ｗ２（ｉ）、Ｗ３（ｉ）、Ｗ４（ｉ）を用いて、例えばＷｒｅｆ＝ＡＶＥＲＡＧＥ（Ｗ１、Ｗ２、Ｗ３、Ｗ４）、またはＷｒｅｆ＝ＡＶＥＲＡＧＥΣ（Ｗ１（ｉ）、Ｗ２（ｉ）、Ｗ３（ｉ）、Ｗ４（ｉ））として基準マーク幅を決定する。ΔＷ＝｜Ｗ−Ｗｒｅｆ｜の値に対して許容範囲Ｒを設定しこれを超えるものを異常値として除外し、参照しないようにする。他の点は実施例１と同様である。実施例１同様，誤検出を回避できる。

本実施例では、事前に予備工程を必要とせず、ウエハ面内の局所的なマーク幅ばらつきが顕著な場合にも対応できる。チップ単位で参照基準幅を決める場合は、平均値を求める参照点数が少ない分、異常値除去精度があまり高くできないデメリットがある。特に高精度の異常値除去を行う必要がある場合には、参照基準値を求める際の参照点を増やす為、１グループを数チップ単位で構成して、アライメントマーク検出、アライメント、露光を行う事もできる。

各位置検出点におけるＸ方向、Ｙ方向の位置検出点におけるマーク幅を同じ値で構成し、各位置検出点における位置検出時にＸ方向検出幅とＹ方向検出幅を比較し所定の乖離値を超えている場合には、除外するか再度計測を行い異常値データを採用しないようにして位置ずれを防ぐことも可能である。マークを形成した層におけるウエハ面内のマークサイズの分布が大きくても影響が小さく、このような場合に特に有効性が高い。

実施例３
図７に示すように，各位置におけるアライメントマークをＸ方向マークＭＸとＹ方向マークＭＹの対で形成する。図６Ａにおける各アライメントマーク９が２つのマークＭＸとＭＹで構成される。Ｘ方向マークＭＸとＹ方向マークＭＹの幅は同一とする。

一対のＸ、Ｙのアライメントマークは，プロセス条件が同一と見なせる近傍に配置して、Ｘ方向のアライメントマーク走査とＹ方向のアライメントマーク走査を交互に行う。Ｘ方向で求まったマーク幅をＷｘ、Ｙ方向で求まったマーク幅をＷｙとする。Ｘ、Ｙのマーク幅の乖離Δ＝Ｗｘ−Ｗｙで異常値を判定する。

例えば、マーク幅の設計値が２μｍとして、許容できる乖離を０．１０μｍと設定する。マーク１、２・・・・に対するマーク幅検出結果が、Ｗｘ１＝２．１０μｍ、Ｗｙ１＝２．１１μｍ、Ｗｘ２＝２．４０μｍ、Ｗｙ２＝２．１０μｍ・・・・の場合、第２番目のマークのＸＹ差が許容乖離量を超えており、誤検出を生じていると判断され、位置検出情報から除外する。例えば再測定しＷｘ２＝２．１０μｍが得られればこの際のマーク位置を位置ずれ参照情報として採用する。こうした手続きにより、大きな位置ずれを回避する事ができる。なお，アライメントマークの形状を正方形とし，同じマークのＸ方向幅とＹ方向幅とを比較し，差分を求めてもよい。

幅は，位置の１次差分として求まる。Ｘ方向幅とＹ方向幅の差は，位置の２次差分である。２次差分を用いる方法は，幅の方向差分に限らない。

実施例４
図８に示す様に、各計測点に，複数のアライメントマークを同方向に並べて配置する。例えば，Ｙ方向に長いＸ幅測定用アライメントマークＭＸ１，ＭＸ２をＸ方向に並べる。２つのアライメントマークＭＸ１，ＭＸ２の幅方向の中心位置を求め，中心位置間の距離をマーク幅とする。このマーク幅において異常値除去を行う事が有効である。マーク間の距離はプロセスの影響を受け難く概ね設計値に近い値となるので設計位置そのものを基準値として採用しても高精度の異常値除去が可能となり基準値を一々ウエハ毎やウエハ内領域毎で求める工数もなく効率的である。特に複数のマーク幅を同じ幅で構成すると、パターン間の距離の誤差が生じないので有効である。

図１０Ａ〜１０Ｇは、上述の実施例のいずれかによるアライメント工程を含む半導体装置の製造方法の主要工程を示す断面図である。図中、左側に半導体素子領域を示し、右側にアライメントマーク領域を示す。

図１０Ａに示すように、シリコン基板１の表面を熱酸化してバッファ酸化膜１ｘを形成した後、その上に、減圧（ＬＰ）化学気相堆積（ＣＶＤ）により、窒化シリコン膜５５を形成する。窒化シリコン膜５５は、後の化学機械研磨（ＣＭＰ）においてストッパとして機能する膜である。窒化シリコン膜５５の上に素子分離溝とアライメントマーク用の開口を有するレジストパターンＲＰ１を形成する。レジストパターンＲＰ１は、光露光、またはＥＢ露光で形成する。レジストパターンＲＰ１をマスクとして、フッ素系エッチングガスにより窒化シリコン膜５５をリアクティブイオンエッチング（ＲＩＥ）し、その後塩素系エッチングガスに切り替えてシリコン基板１をリアクティブイオンエッチング（ＲＩＥ）する。シリコン基板のエッチング深さは例えば３００ｎｍ程度である。その後レジストパターンＲＰ１は剥離する。この工程は図３Ａに対応する工程である。各チップ領域内に素子分離用シャロートレンチＳＴを形成すると共に、各チップ周縁部にアライメントマークＡＭとなる溝を形成する。半導体集積回路装置設計によるが、シャロートレンチＳＴの最小幅は、例えば２００ｎｍ程度、アライメントマークのマーク幅は例えば１〜５μｍ程度である。

図１０Ｂに示すように、高密度プラズマ（ＨＤＰ）ＣＶＤにより酸化シリコン膜６を堆積してシャロートレンチＳＴを埋め込む。同時に、アライメントマークＡＭも酸化シリコン膜６で埋め込まれる。ＣＭＰにより酸化シリコン膜の不要部を除去し、平坦化を行なう。露出した窒化シリコン膜５５を熱燐酸でエッチング除去し、バッファ酸化膜１ｘを希フッ酸でエッチング除去する。シャロートレンチアイソレーションＳＴＩと酸化膜で埋められたアライメントマークＡＭが形成される。この工程は、図３Ｂに対応する。

図１０Ｃに示すように、レジストマスクを用いて素子領域にイオン注入を行ない、ｐ型ウエルＰＷ、ｎ型ウエルＮＷを形成する。ｐ型不純物としてはＢ等を用い、ｎ型不純物としてはＰ等を用いる。シリコン基板表面の酸化シリコン膜を除去し、新たに熱酸化を行なって例えば厚さ２ｎｍ以下のゲート酸化膜Ｇｏｘを成長する。必要に応じてゲート酸化膜に窒素を導入したり、ゲート酸化膜上に高誘電率誘電層を積層してもよい。ゲート酸化膜Ｇｏｘ上に多結晶シリコン膜をＣＶＤにより堆積し、多結晶シリコン膜上にレジストパターンを形成する。レジストパターンは、トリミングした光レジストパターンでも、ＥＢレジストパターンでもよい。レジストパターンをエッチングマスクとしたエッチングを行ない、ゲート電極Ｇを形成する。その後レジストパターンは除去する。

領域分離用レジストパターンを用いて、ｐ型ウエルＰＷの領域に対してｎ型不純物、例えばＰをイオン注入し、ゲートＧをドープすると共にゲート電極両側にソース／ドレインのエクステンション領域ＥＸを形成する。ｎ型ウェルＮＷの領域に対してはｐ型不純物、例えばＢをイオン注入する。酸化シリコン膜等の絶縁膜を堆積し、リアクティブイオンエッチング（ＲＩＥ）を行なうことにより、ゲート電極Ｇ側壁上にサイドウォール絶縁膜ＳＷを形成する。さらにｐ型ウエルＰＷ領域にｎ型不純物、ｎ型ウエルＮＷにｐ型不純物をイオン注入し、高濃度ソース／ドレイン領域Ｓ／Ｄを形成する。このようにして、ＭＯＳトランジスタ構造を形成した後、ホスホシリケートガラス（ＰＳＧ）等の層間絶縁膜７をＣＶＤにより堆積する。層間絶縁膜７の表面をＣＭＰによって平坦化する。この状態が図３Ｃに対応する。以下、ｐ型ウエルＰＷに形成したｎチャネルＭＯＳトランジスタのみを図示するが、ｎ型ウエルＮＷにはｐチャネルＭＯＳトランジスタが形成されている。この後、ＭＯＳトランジスタの高濃度ソース／ドレイン領域Ｓ／Ｄを露出するコンタクトホールをエッチングで形成する。このエッチングは高精度を必要とし、アライメントマークで位置合わせしたＥＢ露光を用いて行なう。

図１０Ｄに示すように、アライメントマークＡＭを含む領域に開口を有するレジストパターンＲＰ２を形成する。素子領域は全面を覆う。このレジストパターンは、例えば０．５μｍ程度の精度であり、高精度を必要としないので、例えば電子ビーム露光装置に付属する光学式粗アライメント機構により光露光で形成することができる。

図１０Ｅに示すように、フッ素系のガスを用いて開口内に露出した層間絶縁膜７をリアクティブイオンエッチングし、さらにアライメントマークＡＭのトレンチ内に埋め込まれた酸化シリコン膜６をリアクティブイオンエッチングする。その後レジストパターンＲＰ２は除去する。アライメントマークＡＭにはシリコン基板の段差が露出される。

図１０Ｆに示すように、電子ビーム用レジスト膜を塗布し、電子ビームによるアライメントマークＡＭ検出を行なう。レジスト膜は電子ビームに対してほぼ透明な材料であり、アライメントマークの段差を容易に検出することができる。電子ビームによる高精度な位置合わせを行ない、コンタクトホール形成用の電子ビーム露光、現像を行ない、レジストパターンＲＰ３を形成する。このレジストパターンＲＰ３をエッチングマスクとし、フッ素系ガスを用いて、層間絶縁膜７をリアクティブイオンエッチングする。ソース／ドレイン領域Ｓ／Ｄに達するコンタクトホールが形成される。アライメントマーク領域はレジストパターンＲＰ３で覆われた状態を保つ。その後、レジストパターンＲＰ３は除去する。

その後、図１０Ｇに示すように、ＴＩＮ膜等のバリア膜、を形成した後、ＷＦ₆を用いたタングステン膜のＣＶＤによってコンタクトホール内を埋め込む。層間絶縁膜７上に堆積した不要な金属膜をＣＭＰで除去し、コンタクトホールを埋め込む導電性プラグＰＬを形成する。

以後、通常の工程に従い多層配線を形成する。多層配線形成工程におけるアライメントマークとしては、基板に形成した段差を再び露出して用いることや、新たに形成する配線と同時にアライメントマークを形成することができる。

図１１Ａ〜１１Ｄは、多層配線形成におけるビア孔形成工程を示す。図１０Ａ〜１０Ｇの工程により、ｎチャネルＭＯＳトランジスタＮＭＯＳとｐチャネルＭＯＳトランジスタＰＭＯＳを形成し、層間絶縁膜７で覆い、ソース／ドレイン領域Ｓ／Ｄに対する導電性プラグＰＬを形成する。

図１１Ａに示すように、半導体ウエハ上にアルミニウム等の金属配線層５１を堆積する。金属配線層５１の上に配線およびアライメントマークパターニング用のレジストパターンＲＰ４を形成する。レジストパターンＲＰ４は、光レジストでもＥＢレジストでもよい。必要に応じて、図１０Ｄ，１０Ｅで示したアライメントマークを回復してもよい。レジストパターンＲＰ４をエッチングマスクとして、金属配線層５１をエッチングし、金属配線とアライメントマークとを形成する。図中左側ではインバータの配線が形成される。図中右側に示す金属層パターン５１ｘがアライメントマークである。

図１１Ｂに示すように、パターニングした金属配線層を覆って、酸化シリコン等の層間絶縁膜５３をＣＶＤで堆積する。図１０Ｄに示す工程同様、アライメントマークを含む領域５４を開口するレジストパターンを形成し、層間絶縁膜５３をエッチングして、アライメントマーク５１ｘを露出する。

図１１Ｃに示すように、ＥＢレジスト層ＲＰ５を塗布する。電子ビームを走査し、アライメントマーク５１ｘを検出する。上述のように、位置情報を得、差分を算出する。差分を利用して異常値を除去する。異常値を除去したアライメントマークの位置情報に基づき、配線パターン５１に対するビア孔形成用の開口を露光する。

図１１Ｄに示すように、開口５６を形成したレジストパターンＲＰ５をエッチングマスクとして、層間絶縁膜５３をエッチングし、ビア孔５７を形成する。その後、レジストパターンＲＰ５を除去し、ビア孔を埋め込む導電層の形成を行う。層間絶縁膜５３上に堆積した導電層を除去してビア導電体を完成する。この工程は図１０Ｇの工程と同様である。

以上、実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、ゲート電極はポリサイド、金属等で形成することもできる。導電性プラグは、タングステンのほかシリコン、ＴｉＮ等で形成することもできる。ＭＯＳトランジスタはソース／ドレインのエクステンションを囲む逆導電型のポケット領域を備えてもよい。ＥＢレジスト膜は、単層構造のほか多層構造でもよい。その他、種々の変更、改良、組み合わせなどが可能なことは、当業者に自明であろう。

図１Ａ，１Ｂは、ＥＢ露光におけるアライメントシグナル検出原理を示すダイアグラム及び信号波形の例を示すオシログラフである。 図２は、露光装置のシステム構成を示すブロック図ある。 図３Ａ−３Ｄおよび３Ｅは、サンプルの準備を示す断面図、およびサンプルの測定結果を示すグラフである。 図４Ａ、４Ｂは、本発明の実施例１によるＥＢ露光を説明する平面図及びグラフである。 図５Ａ，５Ｂは，実施例１の改良型を説明する平面図及びグラフである。 図６Ａ，６Ｂは、本発明の実施例２を説明する平面図である。 図7は、本発明の実施例３を説明する平面図である。 図8は，本発明の実施例４を説明する平面図である。 図９は、従来技術によるアライメント工程を説明する概略平面図，及び行列演算式である。 図１０Ａ−１０Ｇは、実施例による半導体装置の製造方法の主要工程を示す断面図である。 図１１Ａ−１１Ｄは、実施例による半導体装置の製造方法の主要工程を示す断面図である。

符号の説明

１ シリコン基板
２ 溝
３ 電子ビーム
４ 検出器
５ 窒化シリコン膜
６ 埋め込み酸化膜
７ 層間絶縁膜
８ チップ
９ アライメントマーク
１０ スクライブライン
５１ 金属配線層
５３ 層間絶縁膜
５５ 窒化シリコン膜
５６ 開口
５７ ビア孔
ＳＴ シャロートレンチ
ＡＭ アライメントマーク
ＳＴＩ シャロートレンチアイソレーション
ＳＷ サイドウォール絶縁膜
Ｇｏｘ ゲート酸化膜
Ｇ ゲート電極
ＮＷ ｎ型ウェル
ＰＷ ｐ型ウェル
ＲＰ レジストパターン
ＰＬ 導電性プラグ

Claims (4)

1. （ａ）半導体ウエハにチップ内の半導体装置の構造を形成すると共に、各サンプリングポイントにおいて同一方向に並べた複数のアライメントマークを形成する工程と、
   （ｂ）前記半導体ウエハに被加工層を形成する工程と、
   （ｃ）前記アライメントマークを露出する工程と、
   （ｄ）前記被加工層上に電子ビームレジスト膜を塗布する工程と、
   （ｅ）前記各サンプリングポイントにおいて同一方向の複数のアライメントマークを走査し、１次差分として各アライメントマークの中心位置を求め、２次差分として該中心位置間距離を求める工程と、
   （ｆ）前記中心位置間距離を規定値と比較することにより、異常値を除去する工程と、
   （ｇ）異常値を除去したアライメントマークの位置情報に基づき、電子ビーム露光を行う工程と、
   を含む半導体装置の製造方法。
2. 前記同一方向に並べた複数のアラインメントマークが同じ幅を有する請求項１記載の半導体装置の製造方法。
3. 前記工程（a）がシャロートレンチアイソレーションを形成し、前記複数のアライメントマークが、シャロートレンチアイソレーションと同時に形成された半導体ウエハの複数の凹部を絶縁物で埋め込んだ構成の絶縁物を除去したものである、請求項１または２に記載の半導体装置の製造方法。
4. 半導体ウエハに複数のアラインメントマークを形成する工程と、
   前記複数のアラインメントマークが形成された前記半導体ウエハ上に電子ビームレジスト膜を塗布する工程と、
   前記複数のアラインメントマークを電子ビームで走査し、前記複数のアラインメントマークの位置情報及びマーク幅情報を求める工程と、
   前記マーク幅情報が所定の範囲に属する前記アラインメントマークを抽出する工程と、
   抽出された前記アラインメントマークの前記位置情報に基づき、電子ビーム露光を行なう工程と、
   を有し、前記複数のアラインメントマークは、各々、第１パターンと第２パターンとを有し、
   前記マーク幅情報は、前記第１パターンと前記第２パターンとの距離であり、前記第１パターンと前記第２パターンとの距離は、前記第１パターンの中心位置と前記第２パターンの中心位置との距離であること、
   を特徴とする半導体装置の製造方法。

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