CN100440434C - 半导体器件制造方法 - Google Patents

Abstract

一种半导体制造方法，其包含如下步骤：(a)在半导体晶片中，分别形成芯片内半导体器件结构和多个对准标记；(b)在该半导体晶片上形成工件层；(c)暴露所述对准标记；(d)在该工件层上涂覆电子束抗蚀膜；(e)利用电子束扫描对准标记，从而获得关于对准标记的多个位置信息，并且获得多个位置信息间的差值；(f)依照该多个位置信息间的差值去除位置信息中的异常值；以及(g)依照对准标记的已去除异常值的多个位置信息，实施电子束曝光。在电子束曝光中能够提高对准标记检测精度。

Description

半导体器件制造方法

相关申请的参照

本申请基于并要求2005年3月31日提交的日本专利申请号2005-100458、和2005年9月27日提交的申请号2005-279561的在先申请的优先权，上述两个申请的全部内容合并在此作为参考。

技术领域

本发明涉及一种半导体装置制造方法，特别涉及一种半导体制造方法，可通过该方法利用电子束曝光来加工工件。

背景技术

在制造半导体集成电路装置的过程中，平版印刷术被用于通过在工件层上涂覆一抗蚀层并对其进行曝光和显影来形成一抗蚀图案。平版印刷术的精度是影响半导体集成电路装置的精度、集成度等的重要因素。

电子束(EB)曝光具有很高的分辨率，适用于图案形成过程中的显微加工。电子束曝光能在通常几个微米，例如最大4微米的单位面积上绘制出非常细的图案。电子束曝光允许在非常小的单元上进行对准校正。

如果在一芯片单元上进行电子束曝光，如图9A所示，那么要检测芯片四个角处的对准标记，以校正电子束偏差等，并实施曝光。校正内容包括沿X和Y方向上的收缩因子Gx和Gy、旋转因子Rx和Ry、梯形因子Hx和Hy以及平移因子Ox和Oy。上述各项都能由如图9B所示的矩阵计算得到，其中(x，y)和(Δx，Δy)分别是芯片四角中每个角的位置坐标值和畸变(distortion)坐标值。

可以通过检测从对准标记所反射的电子，来检测用于电子束曝光对准的对准标记的位置。在此基础上，日本专利公开号为JP特开平9-36019提出了一种提高对准标记检测精度的方法，即，通过使用多个反射电子检测器及放大器，并设置每个放大器的放大因子使得输出强度为一常数。

为了高精度高速度地检测对准标记的位置，JP特开平8-17696提出通过第一扫描和第二扫描进行用于检测由台阶形成的对准标记的电子束扫描，其中第一扫描是扫描大于该标记宽度的宽度，第二扫描是仅扫描该标记的边。

反射电子检测器及放大器用于检测反射电子。不能保证反射电子信号具有足够高的强度。如果噪声叠加在检测器、放大器和其他诸如此类的仪器上，那么信号波形将变形，导致可能出现错误检测。

如果出现了错误检测，若无后续程序校正，对准精度将被降低。

发明内容

本发明的目的在于提高在电子束曝光中对准标记检测的精度。

根据本发明的一个方案，提供一种半导体装置制造方法，其包含如下步骤：a)制备含有芯片区域的半导体晶片，并在芯片区域中形成半导体器件结构以及在所述半导体晶片中形成多个对准标记；b)在所述半导体晶片上形成层间绝缘膜，以覆盖该结构和所述对准标记；c)选择性去除所述层间绝缘膜以暴露所述对准标记；d)在所述半导体晶片上涂覆电子束抗蚀膜，以覆盖所述层间绝缘膜和所暴露的对准标记；e)用电子束通过所述电子束抗蚀膜扫描所述对准标记，从而获得每个所述对准标记的多个位置数据，并且获得每个所述对准标记的所述多个位置数据间的差值；f)在所述差值的集合中，识别所述差值中的异常值，并基于所述差值去除位置数据中的异常值；以及g)依照所述对准标记的已去除异常值的多个位置数据，实施电子束曝光。

如果噪音叠加在了检测器、放大器或相关仪器上，就可能出现错误检测。通过使用多个位置信息间的差值，能够去除位置信息中的异常值。能够防止由于对准标记检测错误而出现的局部位置误对准。能够避免局部位置偏移。能够提高曝光位置精度并进一步提高图案位置精度。

能够缩短位置检测时间，由此可以减少制造工序的数量。

通过本发明的方法，半导体集成电路装置能被制造得非常精细和高度可靠，同时产量和可靠性能被提高。通过有效地使用电子束曝光方法的功能，能以高精度形成微细图案，并能提高它们之间的位置对准精度。由此能够提高半导体集成电路装置的产量和可靠性。

附图说明

图1A为说明电子束曝光对准信号的检测原理的示意图；图1B为示出信号波形实例的示波器示意图。

图2为说明曝光系统的结构框图。

图3A至3D为说明样品的准备工序的截面图；图3E为显示上述样品的测量结果的图表。

图4A和4B分别为说明根据本发明的第一实施例在半导体晶片上的电子束曝光的平面图和图表。

图5A和5B为说明第一实施例的改进形式的平面图和曲线图。

图6A和6B为说明本发明的第二实施例的平面图。

图7为说明本发明的第三实施例的平面图。

图8为说明本发明的第四实施例的平面图。

图9A为说明根据现有技术的对准工序的平面示意图；图9B说明矩阵计算的方程式。

图10A至10G为说明根据实施例的半导体器件制造方法的主要工序的截面图。

图11A至11D为说明根据实施例的半导体器件制造方法的主要工序的截面图。

具体实施方式

在电子束曝光工序中，用于检测对准信号的常用方法是，分析通过使用电子束扫描对准标记而得到的反射电子信号，所述对准标记是在形成工件层之前形成的一层中由台阶形成的。

图1A和1B说明电子束曝光中对准信号的检测原理。

如图1A所示，利用电子束3扫描对准标记2，该对准标记2由形成于硅衬底1的表面层中的凹槽(台阶，凹入的部分)构成，并用检测器4检测反射电子。该检测器的输出被一放大器放大，并发送到外部。如果一电子束被聚焦到硅衬底的表面上，在凹槽底部的反射电子强度将变弱。

图1B显示在示波器上的信号波形。当检测到具有500nm台阶高度差的标准对准标记时，可得到下方的信号波形。信号的高低电平差为0.6V。上方的信号波形是由对下方的信号波形做微分计算得到的。所述台阶对应于该微分信号波形改变的部分。

图2为一说明电子束曝光系统结构的框图。由中央处理器(CPU)等构成的控制工作站(WS)11经由总线(BL)分别连接于数字控制单元(DCTL)、光电控制单元18和机械单元MS。在数字控制单元(DCTL)中，输入信号经由缓冲存储器13提供给图案产生/校正电路14，该电路协同校正存储器15一起控制一模拟电路(AC)。所述模拟电路(AC)包括数模转换器/放大器(DAC/AMP)16，并产生模拟控制信号17来调整电子束的偏差。该光电控制单元18控制柱状物20。

该柱状物20连接到曝光室30，并向放置在该曝光室30中XY台面23上的晶片照射电子束。该曝光室装配在防振装置24上。用于检测从晶片反射的电子的检测器25设置在曝光室30中，并向标记检测单元26提供检测信号。标记检测单元26的输出信号由模/数(A/D)转换器即波形分析单元27分析，并将数字信号形式的分析结果提供给数字控制单元(DCTL)和控制工作站(WS)11。

控制工作站(WS)11和数字控制单元(DCTL)通过光电控制单元18、传输控制单元31和台面控制单元32，控制柱状物中电子束的偏差和曝光室30中XY台面23的位置。外部设备12例如显示器、硬盘和存储器可以连接到控制工作站(WS)11。

在对准操作中，标记扫描信号从图案产生/校正电路14输出，转换为模拟信号，由数模转换器/放大器(DAC/AMP)16放大后，应用于偏转装置。在电子束扫描期间产生的反射电子被检测器25捕获，并被标记检测器26放大。反射电子的位置坐标由模/数(A/D)转换器即波形分析单元27计算得出，并传送到数字控制单元(DCTL)。依照由这种方式获得的坐标值，数字控制单元(DCTL)确定曝光位置并实施图案曝光。

通常情况下，晶片上的对准标记使用氧化膜、硅体等中的台阶。该台阶必要的高度差最小为0.3μm或更深。然而，由于工序的限制，存在下述情形，即不能得到上述必要的高度差，因此没有足够的信号强度，导致信/噪比(S/N)降低。还存在另一情形，即，即使标记台阶的高度差足够，由于在数模转换器/放大器(DAC/AMP)16和检测器25上的噪声，还是会出现错误的检测。在这些情形下，标记坐标值被错误地读取，并出现局部位置偏移。很难克服位置偏移，因为仅从通过位置检测获得的位置信息，不可能判断哪个标记坐标值是正确的。

在半导体集成电路装置制造过程中，由于图案规则变得非常精细，图案精度特别是对准精度，成为一个大的难题和妨碍半导体集成电路装置微细图案化和高可靠性的主要因素。在这种情况下，如果对准精度降低，制造产量和可靠性也被降低。还存在下述情形，即，由于细微噪声等的影响，对准信号的局部错误检测很难被排除。在半导体集成电路装置制造过程中，位置精度的降低，特别是在晶片中局部位置精度的降低，会对制造产量和可靠性产生不利的影响。

为了说明位置精度降低的情况，本发明人分析了从检测器25输出的反射电子的检测信号。

图3A至3D为说明样品的准备工序的截面图。在硅衬底中形成浅沟槽隔离区作为元件隔离结构的同时，形成对准标记凹槽(凹入的部分)。

如图3A所示，抗蚀图案(RP)形成于硅衬底1上，并通过蚀刻该硅衬底形成凹槽2。在抗蚀图案(RP)被去除以后，通过高密度等离子体(HDP)化学气相沉积(CVD)来沉积氧化膜，用以掩埋该凹槽2。

如图3B所示，在硅衬底1上利用化学机械抛光(CMP)去除多余的氧化膜。凹槽2内部掩埋有氧化膜6。由此形成浅沟槽隔离区。并且形成了掩埋有氧化膜6的对准标记2。在半导体集成电路装置制造过程中，其后执行多个不同的工序，例如用以形成阱的离子注入，用以调整阈值的离子注入，栅极绝缘膜的形成，栅电极结构的形成，用以形成源极/漏极区的离子注入。

如图3C所示，由二氧化硅等制成的层间绝缘膜7形成于硅衬底1上。还利用层间绝缘膜7覆盖被掩埋的氧化膜6。使用对准标记来使接触孔对准，这些对准标记是由形成浅沟槽隔离区的工序所形成的。优选能够暴露所述对准标记的台阶(step)。

如图3D所示，抗蚀图案被形成为具有一开口，该开口暴露包括被掩埋的氧化膜6的区域，被暴露在开口中的二氧化硅被蚀刻掉。层间绝缘膜7和被掩埋的氧化膜6被蚀刻掉，从而使作为对准标记而形成的凹槽2被暴露出来。

当检测到对准标记时，就检测出凹槽相对的边检测。获取标记的位置，作为凹槽相对端的位置的平均值。凹槽宽度被设计为例如2μm。如果由于噪声检测到异常的值，则认为所得的标记宽度也是异常的值。通过检测标记能够容易地检测出标记宽度。

图3E为显示通过检测晶片上的对准标记而得到的标记宽度与设计标记宽度2μm相比的偏移量的图表。X方向上的偏移量由偏菱形符号表示，Y方向上的偏移量由三角形符号表示。虽然大多数检测值分布在0附近，但是在左端有一些大偏移量的检测值远离0点。如果在实施对准工序中使用这些大偏移量的远处检测值或者包括这些远处检测值的检测值来进行对准，误差将会变大。如果有明显异常的检测值，那么通过使用不包括远处检测值的检测值，能够进行正常的对准。

本发明提供一种方法，即，如果消除噪声是很困难的，则用一个简单的程序以高精度从检测器25的检测信号中去除异常值并校正检测值，从而提高利用电子束曝光制造半导体集成电路装置的生产力。

本发明人也发现，从位置检测信息得到的标记宽度信息对去除异常值是有效的，并且通过有效地利用标记宽度信息，异常值能被非常高效地去除。

在产品进行曝光之前，在晶片上的几个点上检测标记，并且获得每个标记的宽度。基于这些宽度确定参考尺寸。当每个芯片被实际对准时，远离参考尺寸的数据不被使用，或者不采用异常数据而重新检测标记。在这种方式中，避免了位置误对准。例如，基本采用平均值作为参考值。

在去除异常值的过程中，为了获得高精度，正确地确定标记宽度参考值是很重要的。有效的是，将标记结构设计为能够正确确定标记的宽度。如果圆形角会引起问题，那么可以采用在一个方向上较长的标记形状，并且监控不受拐角影响的中心部分。

第一实施例

参照图4A和4B，说明第一实施例的电子束曝光。实施如图3A所示的工序在硅衬底上形成抗蚀图案，该抗蚀图案具有一开口，用于半导体集成电路装置区域中的元件隔离凹槽图案和用于对准标记图案。通过使用抗蚀图案作为掩模，在硅衬底中蚀刻沟槽以形成台阶。元件隔离浅沟槽和对准标记被同时形成。台阶高度通常大约为0.3μm，但是其可以依赖于要被制造的半导体集成电路装置而改变。形成掩埋沟槽的氧化膜，并利用化学机械抛光(CMP)工艺去除不必要的氧化膜，以形成如图3B所示的结构。通过实施几个工序，在形成接触孔前形成如图3C中所示的绝缘膜。为了获得对准信号，需要恢复台阶。参照图3D所示，形成暴露该对准标记及其外围区域的抗蚀图案，并通过蚀刻绝缘膜暴露该台阶。

如图4A所示，检测位于晶片中心、上、下、左、右的五个芯片右上部分的对准标记，从而获得标记宽度W1，W2，W3，W4和W5。这些宽度的平均值Wref被设定为晶片标记宽度的参考值。其中，

Wref＝AVERAGE(W1，W2，W3，W4，W5)。

容许范围R设定在下述范围：

ΔW＝|W-Wref|，

超出R的值当作异常值被去除并且不被引用。

例如，标记宽度的设计值设定为2μm。假设获得如下宽度数据作为最终凹槽宽度：

W1x＝2.16，W2x＝2.15，W3x＝2.14，W4x＝2.15，W5x＝2.15。

在这种情况下得到Wxref为2.15μm作为最终凹槽宽度。类似的，得到Wyref为2.15μm。考虑到工序变化和允许的位置检测变化，容许范围R被设定为例如0.10μm，并且范围为2.05μm到2.25μm的值都被允许。

图4B为说明在实际检测每个芯片的标记位置、测量标记宽度并去除容许范围以外的标记宽度以后，按曝光芯片的顺序检测的标记宽度的图。那些如图3E所示的异常检测值能被避免。

电子束曝光也需要聚焦调整。在进行第一次曝光位置对准之前，用电子束扫描对准标记，并且监测反射的电子信号。例如，通过改变物镜的焦距，选择微分波形出现最大峰值强度的聚焦条件。通过这种方式能够确定最佳焦距。在这个过程中，标记宽度能够被采样，并且初步的采样和标记宽度测量结果能被共享。

在某种情形下，由于半导体工艺中蚀刻和化学机械抛光的分布等，在工件层下面的层中形成的标记宽度会在平面内(in-plane)晶片中有一些分布。

如图5A和5B说明在晶片中对准标记宽度的分布。图5A是一平面图，图5B说明沿着某一方向的宽度分布。为了高精度地去除异常的值，需要正确确定标记宽度参考值。如果对整个晶片或者晶片的较宽区域使用相同的参考值和容许范围，并且如果容许范围很窄，那么将检测到许多异常值并且容许的样品数量将减少。如果容许范围被扩大，那么甚至异常的样品也被作为正常样品使用。这两种情形对于高精度去除异常值都是不合适的。

如果分布具有一个预定趋势，那么通过使用表示为位置函数的标记宽度参考值，就能高精度地检测出异常值。许多分布趋势，如图5A所示，具有相对于晶片中心同心的宽度分布。

在由于在工件层下面的层中形成标记的工序中的一些问题而在平面内晶片中分布有标记宽度的情形下，有效的是，通过使用包含基于采样结果的多项式的平面、曲面等来改变晶片中的参考值，以高精度地去除异常值。

如果标记宽度分布呈抛物线形状变化，有效的是，由一个二次方程来表示这种分布，例如W＝ar²+br+c(r是到中心的距离，r²＝X²+Y²)。在如图5B所示的例子中，该曲线参数接近为a＝0.001，c＝2.1。晶片的每个位置的参考宽度由这个方程确定，并且异常值能被高精度地去除。

标记宽度相对于标记位置的函数并不限于这个方程。依据不同的分布，平面内分布能被近似为包含多项式的线性方程、不同于上述二次方程的二次方程、三次或更高次方程。

在电子束曝光中，通常在包括芯片单元、芯片柱状物单元或诸如此类的单元组中，检测每个对准标记的位置，并在对准之后实施曝光。在这种情形下，在检测一组中的对准标记的位置之后，计算参考宽度例如平均宽度，并且去除大偏移量的异常值，或者再次测量宽度以排除异常值数据。通过这种方式，可以避免位置误对准。

第二实施例

图6A说明晶片中对准标记布局的例子。对准标记9被分别设置在晶片中每个芯片8的四个角附近。

图6B是一个芯片区域的放大图。对准标记9被设置在与划线10不重叠的位置。如果用划线器划线后不需要检查，则对准标记也可以与划线重叠。如图6A所示，除了最外面的边，四个对准标记被设置芯片的每个边附近。这些标记被分配给两个相邻的芯片。

在包括芯片单元、芯片柱状物单元等的单元组中，重复进行对准标记检测、对准和曝光。在这种情形下，一次得到的每个芯片的标记宽度W1，W2，W3，W4或者每个组的标记宽度W1(i)，W2(i)，W3(i)，W4(i)用于确定参考标记宽度Wref，例如，

Wref＝AVERAGE(W1，W2，W3，W4)，

或者Wref＝AVERAGE∑(W1(i)，W2(i)，W3(i)，W4(i))。

ΔW的容许范围R被设定为

ΔW＝|W-Wref|，

并且超出容许范围的异常值被去除且不被引用。其它要点和第一实施例相似。类似于第一实施例，能够避免错误的检测。

本实施例不需要预备处理，即使平面内晶片中的标记宽度存在很大的局部变化也能使用。然而存在一个缺点，如果在芯片单元中确定参考宽度，则由于用来获得平均值的参考点的数量很少，异常值去除精度不能够太高。如果需要高精度地去除异常值，则优选地，将几个芯片组成一个组，以提高用来获得参考宽度的参考点的数量，然后进行对准标记检测、对准和曝光。

在沿着X和Y方向上的位置检测点，可以使用相同值作为标记宽度。如果在每个位置检测点测得的X和Y方向上的检测宽度超出预定的差值，则将这些值去除，或者再次测量宽度以避免采用异常值数据。在这种方式中，能够避免位置误对准。即使在标记形成层中，在平面内晶片中分布的标记尺寸很大，对标记分布的影响也是很小的，本实施例对于这种情况是特别有效的。

第三实施例

如图7所示，在每个位置的对准标记由一对X方向标记MX和Y方向标记MY构成。也就是说，每个如图6A所示的对准标记9由两个标记MX和MY构成。X方向和Y方向的标记MX和MY的宽度是相同的。

一对X和Y方向的标记被放置在被认为具有相同加工条件的区域中，X和Y方向的标记被交替扫描。异常值通过X方向标记宽度Wx和Y方向标记宽度Wy之间的差值Δ＝Wx-Wy来判断。

例如，将标记宽度的设计值设定为2μm，将容许差值设定为0.10μm。如果标记1，2，...的标记宽度检测结果为Wx1＝2.10um，Wy1＝2.11μm，Wx2＝2.40μm，Wy2＝2.10μm，...第二标记的XY差值超出容许差值。由此判断出这是一个错误检测，将这些值从位置检测信息中去除。例如，如果再次测量的宽度为Wx2＝2.10μm，则这个标记宽度被用作位置检测信息。利用这个处理，能够避免较大的位置误对准。对准标记也可以是一个正方形，并且获得在X和Y方向标记宽度的差值。

所获得的宽度被作为位置间的第一级差值。在X和Y方向上宽度之间的差值是位置间的第二级差值。第二级差值并不局限于沿着不同方向的宽度间的差值，也可以使用其他的差值。

第四实施例

如图8所示，在每个测量点，多个对准标记被布置在同一方向上。例如，在Y方向较长的对准标记MX1和MX2沿着X方向并列放置。获得标记MX1和MX2的中心部分，并且，将标记宽度设定为沿着宽度方向上两个对准标记MX1和MX2的中心之间的距离。通过使用标记宽度，异常值能被有效地去除。标记间的距离很难被加工工序影响，因此可以得到接近设计值的值。因此，即使设计值本身被用作参考值，异常值也能被高精度地去除，并且因为不需要对每个晶片或晶片内的区域设定参考值，所以会高效率地去除异常值。有效的是，如果将多个标记宽度被设定为相同的宽度，则各个图案之间的距离之间不会有差值。

图10A到10G是说明半导体器件制造方法的主要工序的截面图，其包括上述任一实施例的对准工序。每个图的左侧显示半导体区域，右侧显示对准标记区域。

如图10A所示，硅衬底1的表面被热氧化以形成缓冲氧化膜1x，其后，通过低压(LP)化学气相沉积(CVD)将氮化硅膜55沉积在该缓冲氧化膜1x上。氮化硅膜55在后来的化学机械抛光(CMP)时起到阻挡层的作用。在氮化硅膜55上，形成具有开口的抗蚀图案RP1，这些开口用于露出隔离沟槽和对准标记。抗蚀图案RP1是通过光学曝光或电子束曝光形成的。通过使用抗蚀图案RP1作为掩膜，使用含氟蚀刻气体对氮化硅膜55进行反应离子蚀刻(RIE)，然后将气体更换为含氯蚀刻气体，对硅衬底1进行反应离子蚀刻(RIE)。硅衬底的蚀刻深度例如大约为300nm。抗蚀图案RP1随后被去除。这个工序和图3A所示的工序相对应。隔离沟槽(ST)形成在每个芯片区域上，并且作为对准标记(AM)的凹槽形成在每个芯片外围区域上。例如，浅沟槽(ST)的最小宽度大约为200nm，对准标记的标记宽度大约为1到5μm，但是标记宽度可依赖于半导体集成电路装置的设计而改变。

如图10B所示，通过高密度等离子体(HDP)化学气相沉积(CVD)来沉积二氧化硅膜6，以掩埋浅沟槽(ST)。与此同时，对准标记(AM)也被二氧化硅膜6掩埋。利用化学机械抛光(CMP)去除二氧化硅膜的多余部分，使得衬底表面平坦。利用热磷酸去除暴露的氮化硅膜55，并且利用稀释的氢氟酸蚀刻和去除缓冲氧化膜1x。因此形成了被氧化膜掩埋的浅沟槽隔离区(STI)和对准标记(AM)。这个工序和图3B所示工序相对应。

如图10C所示，通过使用抗蚀掩膜，将离子注入元件区域，以形成p型阱(PW)和n型阱(NW)。B等被用作于p型杂质，P等被用作于n型杂质。硅衬底表面上的二氧化硅膜被去除，并且进行热氧化以生长具有例如2nm或更小厚度的新的栅极氧化膜(Gox)。如果有必要，将氮引入栅极氧化膜，和/或将高介电常数层堆叠在栅极氧化膜上。在栅极氧化膜(Gox)上，通过化学气相沉积(CVD)沉积一多晶硅膜，在该多晶硅膜上形成抗蚀图案。抗蚀图案可以是一个纵倾的光学抗蚀图案或者电子束抗蚀图案。通过使用抗蚀图案作为掩膜，多晶硅层被蚀刻以形成栅电极(G)。随后去除抗蚀图案。

通过使用区域分离的抗蚀图案，n型杂质离子例如P离子，被注入到p型阱(PW)，以掺杂杂质到栅电极(G)中，并且在栅电极两侧形成源极/漏极的延伸区域(EX)。对于n型阱(NW)，注入p型杂质离子例如B离子。沉积例如二氧化硅膜的绝缘膜，并实施反应离子蚀刻(RIE)以在栅电极(G)的侧墙上形成侧墙绝缘膜(SW)。然后，n型杂质离子被注入到p型阱(PW)，p型杂质离子被注入到n型阱(NW)，以形成高浓度源极/漏极区域(S/D)。在用这种方式形成MOS晶体管结构后，通过化学气相沉积(CVD)沉积由磷硅酸盐玻璃(PSG)或类似的材料制成的层间绝缘膜7。通过化学机械抛光(CMP)使层间绝缘膜的表面变得平坦。这种状态相应于附图3C所示的状态。虽然仅仅显示了在p型阱(PW)中形成的n沟道MOS晶体管，但是在n型阱(NW)中也形成p沟道MOS晶体管。随后通过蚀刻形成暴露MOS晶体管中高浓度源极/漏极区(S/D)的接触孔。该蚀刻需要高精度，其通过利用对准标记进行位置对准的电子束曝光实施。

如图10D所示，抗蚀图案RP2形成为具有一开口，该开口暴露包括对准标记(AM)的区域。整个元件区域被抗蚀图案覆盖。该抗蚀图案具有例如大约0.5μm的精度，其不需要高精度。因此可以通过使用安装在电子束曝光系统中的光学粗对准机构进行光学曝光来形成该抗蚀图案。

如图10E所示，使用含氟蚀刻气体，对在开口处暴露的层间绝缘膜7进行反应离子蚀刻(RIE)，然后对掩埋入对准标记(AM)沟槽中的二氧化硅膜6进行反应离子蚀刻(RIE)。抗蚀图案RP2随后被去除。在对准标记(AM)中露出硅衬底的台阶。

如图10F所示，涂覆用于电子束曝光的抗蚀膜，并且使用电子束检测对准标记。抗蚀膜对于电子束来讲几乎是透明的，所以对准标记台阶能被很容易地检测到。在使用电子束建立高精度对准之后，为了形成接触孔，实施电子束曝光和显影以形成抗蚀图案RP3。通过使用抗蚀图案RP3作为蚀刻掩模，使用含氟蚀刻气体对层间绝缘膜7进行反应离子蚀刻(RlE)。因此形成到达源极/漏极区(S/D)的接触孔。对准标记区域保持被抗蚀图案RP3覆盖的状态。抗蚀图案RP随后被去除。

随后，如图10G所示，形成例如TiN膜的阻挡膜，然后通过使用WF6进行化学气相沉积(CVD)来沉积钨膜以掩埋接触孔。沉积在层间绝缘膜7上的不必要的金属膜通过化学机械抛光(CMP)被去除，从而形成掩埋接触孔的导电塞(PL)。

随后，使用通常的工序形成多层布线。用于多层布线形成工序的对准标记可以是，在衬底中形成并再次曝光的对准标记的台阶，或者是与新布线同时形成的对准标记的台阶。

图11A至11D说明用以形成多层布线的通孔的形成工序。如图10A至10G所示工序形成n沟道MOS晶体管(NMOS)，p沟道MOS晶体管(PMOS)，用层间绝缘膜7覆盖晶体管，并且为源极/漏极区S/D形成导电塞(PL)。

如图11A所示，由铝或类似材料制成的金属布线层51被沉积在半导体晶片上。抗蚀图案RP4被形成在金属布线层51上，以用于将布线和对准标记图案化。抗蚀图案RP4可以是光学抗蚀，或者是电子束抗蚀。如果必要，如图10D和10E所示的对准标记可以被恢复。通过使用抗蚀图案RP4作为蚀刻掩模，金属布线层51被蚀刻为形成金属布线和对准标记。在图的左侧区域形成逆变器布线。显示在图右侧区域的金属图案51x是对准标记。

如图11B所示，通过化学气相沉积(CVD)沉积由二氧化硅等制成的层间绝缘膜53，以覆盖被图案化的金属布线层上。类似于图10D所示的工序，抗蚀图案形成有一开口，暴露包括对准标记的区域54，并且层间绝缘膜53被蚀刻为露出对准标记51x。

如图11C所示，涂覆电子束抗蚀层RP5。通过扫描电子束，检测对准标记51x。如前所述，获得多个位置信息来计算差值。通过使用差值，异常值被去除。依照被去除异常值的对准标记的位置信息，对用于形成到达布线图案51的通孔的开口进行曝光。

如图11D所示，通过使用具有开口56的抗蚀图案RP5作为蚀刻掩模，蚀刻层间绝缘膜53以形成通孔57。抗蚀图案RP5随后被去除，并且形成用以掩埋通孔的导电层。沉积在层间绝缘膜53上的导电层被去除，以形成通路导体(via conductor)。这个工序类似于如图10G所示的工序。

已经结合上述较佳实施例说明了本发明。但是本发明并不局限于上述实施例。例如，栅电极可以由多晶金属硅化物、金属或类似材料制成。除了使用钨以外，导电塞还可以由硅，TiN等类似材料制成。在源极/漏极的延伸区域周围，MOS晶体管可以具有相反导电类型的袋区。除了可以具有单层结构以外，电子束抗蚀膜还可以具有多层结构。很明显，本领域技术人员还能够对本发明进行其它各种改型、改进、组合和诸如此类的变化。

Claims (10)

1.一种半导体器件制造方法，包括依次执行的如下步骤：

a)制备含有芯片区域的半导体晶片，并在该芯片区域中形成半导体器件结构以及在所述半导体晶片中形成多个对准标记；

b)在所述半导体晶片上形成层间绝缘膜，以覆盖该结构和所述对准标记；

c)选择性去除所述层间绝缘膜以暴露所述对准标记；

d)在所述半导体晶片上涂覆电子束抗蚀膜，以覆盖所述层间绝缘膜和所暴露的对准标记；

e)利用电子束通过所述电子束抗蚀膜扫描所述对准标记，从而获得每个所述对准标记的多个位置数据，并且获得每个所述对准标记的所述多个位置数据间的差值；

f)在所述差值的集合中，识别所述差值中的异常值，并基于所述差值去除位置数据中的异常值；以及

g)依照所述对准标记的已去除异常值的多个位置数据，实施电子束曝光。

2.根据权利要求1所述的半导体器件制造方法，其中

所述步骤e)中的所述差值是每个所述对准标记的宽度，该宽度为第一级差值；以及

所述步骤f)中通过比较每个对准标记的宽度与所述对准标记宽度的参考值，去除所述异常值。

3.根据权利要求1所述的半导体器件制造方法，其中所述步骤e)中的所述差值为第二级差值，该第二级差值为所述多个位置数据的第一级差值间的差值。

4.根据权利要求3所述的半导体器件制造方法，其中

所述步骤e)中获得在X和Y方向上每个对准标记的位置数据，在X和Y方向上每个对准标记的宽度作为所述第一级差值，并且每个对准标记的X方向的宽度和Y方向的宽度之间的差值作为第二级差值；以及

所述步骤f)中，通过比较每个对准标记的X方向的宽度和Y方向的宽度之间的差值与预定值，去除所述异常值。

5.根据权利要求3所述的半导体器件制造方法，其中

所述步骤a)中在沿着同一方向的每个测量点上设置多个对准标记；

所述步骤e)中扫描沿着所述同一方向的每个测量点上的所述多个对准标记，获得每个对准标记的中心位置作为第一级差值，并且获得预定中心位置间的距离作为第二级差值；以及

所述步骤f)中通过比较所述预定中心位置间的所述距离与预定值，去除所述异常值。

6.根据权利要求1所述的半导体器件制造方法，其中

所述步骤e)包含如下步骤：

e1)利用电子束对晶片上的多个位置处的对准标记进行预扫描，获得每个对准标记的位置数据的差值以获得每个对准标记的宽度，并且基于所获得的多个宽度来确定参考值；

e2)扫描该晶片上的每个对准标记，获得每个对准标记的位置数据，并且获得每个对准标记的位置数据间的差值以获得宽度；

所述步骤f)包含如下步骤：

f1)获得所述参考值与每个对准标记的每个宽度之间的偏差，并且将该偏差与预定值进行比较。

7.根据权利要求6所述的半导体器件制造方法，其中所述步骤e1)中将所述预扫描的对准标记的宽度平均值设置为所述参考值。

8.根据权利要求6所述的半导体器件制造方法，其中所述对准标记的宽度具有依赖于在该晶片中的位置的预定趋势，以及所述步骤e1)将所述参考值表示为在该晶片中的位置的函数，其中该函数表示所述趋势。

9.根据权利要求1所述的半导体器件制造方法，其中所述晶片被划分为多个单元，每个单元包含一个或几个芯片，并在各单元中重复执行所述步骤e)，f)和g)。

10.根据权利要求1所述的半导体器件制造方法，其中所述步骤a)中在所述芯片区中形成浅沟槽隔离区的同时形成所述对准标记，其中与用于所述浅沟槽隔离区的浅沟槽的形成一起在所述半导体晶片中形成凹入部分，利用绝缘体同时掩埋所述凹入部分和所述浅沟槽，并在所述步骤c)中去除所述凹入部分中的绝缘体。

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