KR100558201B1 - 포토 정렬키 및 포토 정렬키를 포함하는 반도체 소자 제조방법 - Google Patents

포토 정렬키 및 포토 정렬키를 포함하는 반도체 소자 제조방법 Download PDF

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Abstract

후속 공정들에 의해 손상되는 정도가 작은 포토 정렬키 및 포토 정렬키를 포함하는 반도체 소자의 제조 방법이 개시되어 있다. 기판상에 버퍼막을 형성한다. 상기 기판 상의 소자분리영역에 트렌치를 형성한다. 상기 트렌치를 절연막으로 채운다. 상기 기판 상의 스크라이브 영역의 상기 절연막에 포토 정렬키 홈을 형성한다. 상기 기판 상의 잔류 버퍼막을 제거하는 과정을 포함하여 반도체 소자를 제조한다. 상기 포토 정렬키 패턴상에 실리콘이 남아있어 후속 공정에 의한 상기 포토 정렬키가 손상되는 것을 감소시킬 수 있다.

Description

포토 정렬키 및 포토 정렬키를 포함하는 반도체 소자 제조 방법{Photo align key and method for manufacturing semiconductor device having the same}
도 1a 내지 도 1c는 SOI기판에서 종래의 포토 정렬키 형성 방법을 설명하기 위한 단면도들이다.
도 2는 본 발명의 제1 실시예에 따른 포토 정렬키를 나타내는 단면도이다.
도 3a 내지 도 3e는 본 발명의 제1 실시예에 따른 포토 정렬키 형성 방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 제2 실시예에 따른 포토 정렬키를 나타내는 단면도이다.
도 5a 내지 도 5e는 본 발명의 제2 실시예에 따른 포토 정렬키 형성 방법을 설명하기 위한 단면도들이다.
도 6a 내지 도 6d는 본 발명의 제3 실시예에 따른 포토 정렬키 형성 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : SOI기판 101, 201 : 패드 산화막
102, 202 : 버퍼막 105, 205 : 필드 산화막
115, 135, 235 : 포토 정렬키 200 : 실리콘 기판
본 발명은 포토 정렬키 및 이를 포함하는 반도체 소자 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 소위 SOI(silicon-on insulator)에서 반도체 소자를 제조할 때 특히 적합한 포토 정렬키 형성 방법에 관한 것이다.
급속도로 발전하는 정보화 사회에 있어서, 대량의 정보를 보다 빠르게 처리하게 위해 고집적화된 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치는 고속으로 동작할 것이 요구되고 있으며, 이를 위해 다양한 기술들이 개발되고 있다.
상기 기술들 중 하나로, 최근에는 매립 산화막(buried oxide;BOX) 상에 단결정 실리콘층이 형성되어 있는 에스오아이(Silicon on insulator;SOI)기판을 사용하는 것이 제안되고 있다. 상기 SOI기판 상에 반도체 장치를 형성하는 경우, 단위 소자들이 매립 산화막에 의해 분리되기 때문에, 트랜지스터의 래치업(latch up)이 제거되고, 기생 캐패시턴스(parasitic capacitance)가 감소된다. 따라서, 벌크 실리콘 기판에 형성된 소자에 비하여, SOI소자는 전력 절감 및 동작 속도가 빠르다는 장점이 있다.
그런데, 상기 반도체 장치를 형성하는 공정에서, 다양한 층들을 패터닝하기 위해 포토 정렬키들을 형성하여야 한다. 상기 포토 정렬키는 포토레지스트막의 노광 공정시에 기판과 마스크를 정밀하게 맞추기 위해 형성하는 것이다. 상기 포토 정렬키는 일반적으로 칩과 칩 사이에 위치하는 스크라이브 라인(scribe lane)에 형성된다.
도 1a 내지 도 1c는 SOI기판에서 종래의 포토 정렬키 형성 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, SOI기판(10)에 통상의 트렌치 소자 분리 공정을 수행하여, 실리콘 표면이 노출되는 액티브 영역 및 필드 산화막(15)이 매립되어 있는 필드 영역을 각각 형성한다. 상기 SOI기판(10)은 실리콘 서브(substrate, 10a), 매립 산화막(10b) 및 상부 실리콘막(10c)의 적층 구조를 갖고 있다. 상기 필드 산화막(15)의 저면은 상기 SOI기판(10) 내의 매립 산화막(10b)과 접촉하도록 형성된다.
상기 SOI기판(10)은 반도체 칩이 형성되는 반도체 소자 영역(device are, D) 및 반도체 소자 영역 사이에 형성되는 스크라이브 라인 영역(scribe lane area, S)으로 각 영역이 구분된다. 상기 스크라이브 라인 영역(S)에는 후속 공정을 통해 테스트용 소자들, 포토 정렬키 등이 형성된다.
상기 포토 정렬키는 포토 정렬키 패턴 및 포토 정렬키 패턴과 인접한 포토 정렬키 홈으로 이루어지며, 노광 공정 시에 상기 포토 정렬키 패턴과 포토 정렬키홈과의 단차 및 포토 정렬키 패턴의 측면 경사에 의해 상기 포토 정렬키를 인식하여 상기 기판을 정렬할 수 있다. 이 때, 상기 포토 정렬키 패턴의 측면 경사가 90°에 가까울수록 노광 장치에서 상기 포토 정렬키를 용이하게 인식할 수 있다. 상기 포토 정렬키 홈은 상기 필드 산화막(15)이 매립된 필드 영역에 형성된다.
도 1b를 참조하면, 상기 SOI기판(10)에서 상기 스크라이브 라인 영역(S)만을 선택적으로 오픈하도록 포토레지스트 패턴(20)을 형성한다. 이어서, 상기 포토레지 스트 패턴(20)을 마스크로 하고, 상기 실리콘과 실리콘 산화물간의 식각 선택비가 높은 조건을 사용하여 노출된 실리콘 산화물을 건식 식각한다.
구체적으로, 상기 스크라이브 라인 영역(S)에 형성되어 있는 필드 산화막(15)을 식각하고, 계속하여 상기 필드 산화막(15) 아래의 매립 산화막(10b)을 식각한다. 상기 식각 공정을 수행하는 중에, 상기 스크라이브 라인 영역(S)에 노출되어 있는 SOI기판의 상부 실리콘막(10c)은 상기 필드 산화막(15) 및 매립 산화막(10b)에 비해 느리게 식각된다. 따라서, 상기 필드 영역과 액티브 영역은 단차가 생기게 되어, 상기 필드 영역에는 포토 정렬키 홈이 형성되고, 상기 액티브 영역에는 포토 정렬키 패턴(25)이 형성된다.
그런데, 고분해능을 갖는 노광 장치를 사용하여 포토 정렬키를 검출하기 위해서, 상기 포토 정렬키 패턴(25)은 충분한 단차를 갖도록 형성하여야 한다. 따라서, 상기 건식 식각 공정에서 상기 필드 산화막(15) 및 매립 산화막(10b)을 포함하는 실리콘 산화막을 적어도 수 천Å의 두께로 식각하여야 한다. 그런데, 상기 실리콘 산화막을 수 천Å의 두께로 식각하는 경우, 식각 선택비에 따라 상기 액티브 영역에 노출된 SOI기판(10)의 상부 실리콘막(10c)도 수 백Å 정도 제거된다.
상기 SOI기판(10)에서 상부 실리콘막(10c)을 두껍게 형성하는 경우에는 기생 캐패시턴스(parasitic capacitance)의 감소 효과가 작아지기 때문에, 최근의 반도체 장치의 제조에서, 상기 상부 실리콘막(10c)은 그 두께를 점점 얇게 형성하고 있는 실정이다. 일반적으로, 상기 상부 실리콘막(10c)은 수백Å 정도의 얇은 두께로 형성되므로, 상기 식각 공정에 의해 상기 상부 실리콘막(10c)이 전부 제거되어 상 기 포토 정렬키 패턴(25)은 매립 산화막(15)으로만 형성된다.
도 1c를 참조하면, 상기 포토레지스트를 스트립하고 세정 공정을 수행한다.
그런데, 상기 매립 산화막(10b)으로 이루어지는 상기 포토 정렬키 패턴(25a)은 상기 포토레지스트 스트립 및 세정 공정시에 세정액등에 의해 어택(attack)을 받아 식각되기 쉽다. 더구나, 상기 포토 정렬키 패턴(25a) 상부 모서리 부위는 세정액이 상기 패턴의 상부면 및 측면에서 동시에 접촉되면서 어택이 가해지므로 다른 부위에 비해 쉽게 손상된다.
상기와 같이 포토 정렬키 패턴이 손상되면, 상기 노광 공정 시에 상기 포토 정렬키 패턴을 인식하기가 매우 어렵다. 때문에, 포토 정렬키 패턴을 인식하지 못하여 노광 공정을 진행하지 못하거나, 또는 포토 정렬키 패턴의 위치를 잘못 인식하게 되어 포토 미스얼라인 불량이 발생하게 된다.
따라서, 본 발명의 제1 목적은 후속 공정에 의해 거의 손상되지 않는 포토 정렬키를 포함하는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 제2 목적은 SOI기판을 사용하는 경우에 특히 적합한 포토 정렬키를 포함하는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 제3 목적은 후속 공정에 의해 거의 손상되지 않는 포토 정렬키를 제공하는데 있다.
상기한 제1 목적을 달성하기 위하여 본 발명은,
기판상에 버퍼막을 형성하는 단계;
상기 기판 상의 소자분리영역에 트렌치를 형성하는 단계;
상기 트렌치를 절연막으로 채우는 단계;
상기 기판 상의 스크라이브 영역의 상기 절연막에 포토 정렬키 홈을 형성하는 단계; 및
상기 기판 상의 잔류 버퍼막을 제거하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
상기한 제2 목적을 달성하기 위하여 본 발명은,
실리콘, 매립 실리콘 산화물 및 반도체 물질의 적층 구조를 갖는 SOI기판 상에 버퍼막을 형성하는 단계;
상기 SOI기판 상의 소자분리영역에 트렌치를 형성하는 단계;
상기 트렌치를 필드 실리콘 산화막으로 채우는 단계;
상기 SOI기판 상의 스크라이브 영역의 상기 필드 실리콘 산화막에 포토 정렬키 홈을 형성하는 단계; 및
상기 SOI기판 상의 잔류 버퍼막을 제거하는 단계를 구비하는 반도체 소자의 제조 방법을 제공한다.
상기한 제3 목적을 달성하기 위하여 본 발명은,
실리콘, 매립 실리콘 산화물 및 반도체 물질의 적층 구조를 갖는 SOI기판의 스크라이브 영역내에, 상기 SOI기판 표면보다 높은 단차를 갖고 실리콘 산화물 및 반도체 물질층이 적층된 형태를 갖는 정렬키 패턴; 및
상기 정렬키 패턴과 인접한 정렬키 홈을 구비하는 반도체 장치의 포토 정렬키를 제공한다.
상기한 제3 목적을 달성하기 위한 또다른 형태로서, 실리콘, 매립 실리콘 산화물 및 반도체 물질의 적층 구조를 갖는 SOI기판의 스크라이브 영역내에, 상기 SOI기판 표면보다 높은 단차를 갖고 실리콘 산화물 및 반도체 물질층이 적층된 형태를 갖는 정렬키 패턴; 및
상기 정렬키 패턴과 인접한 정렬키 홈을 구비하는 반도체 장치의 포토 정렬키를 제공한다.
상기 설명한 방법에 의하면, 상기 포토 정렬키 패턴을 형성하기 위한 식각 공정 시에 스크라이브 라인의 액티브 영역 상에는 버퍼막이 형성되어 있다. 상기 버퍼막 패턴은 상기 필드 산화막 및 매립 산화막을 식각하는 동안 상기 SOI기판의 상부 실리콘막을 보호한다. 그러므로, 상기 식각 공정을 수행하더라도 상기 상부 실리콘막이 리세스되지 않는다. 즉, 상기 포토 정렬키 패턴은 매립 산화막 패턴 및 상부 실리콘막 패턴으로 이루어진다. 때문에, 후속에 세정 공정을 수행하더라도 상기 포토 정렬키 패턴 상에 상부 실리콘막 패턴이 남아있으므로, 상기 포토 정렬키 패턴이 거의 손상되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
실시예 1
도 2는 본 발명의 제1 실시예에 따른 포토 정렬키를 나타내는 단면도이다.
도 2를 참조하면, 실리콘 서브(100a), 매립 산화막(100b) 및 상부 실리콘막(100c)이 적층된 구조를 갖는 SOI기판(100)이 구비된다. 상기 SOI기판(100)은 반도체 소자 영역(D) 및 스크라이브 라인 영역(S)이 구분되어 있다.
상기 반도체 소자 영역(D)에는 액티브 영역 및 필드 영역이 형성되어 있다. 상기 액티브 영역은 상기 SOI기판(100)의 상부 실리콘막(100c)이 노출되어 있고, 상기 필드 영역은 기판에 형성되어 있는 트렌치 내에 필드 산화막(105)이 채워져 있다. 상기 필드 산화막(105)은 상기 상부 실리콘막(100c)보다 높게 위치한다.
상기 스크라이브 라인 영역(S)에는 사진 공정시에 상기 SOI기판(100)과 마스크를 정렬하기 위한 포토 정렬키(115)가 구비된다. 상기 포토 정렬키(115)는 SOI기판(100)의 매립 산화막(100b) 및 상부 실리콘막(100c)이 적층된 형태의 포토 정렬키 패턴(110)과 상기 포토 정렬키 패턴(110)과 인접한 포토 정렬키 홈(112)을 포함한다.
상기 포토 정렬키 홈(112)의 저면은 상기 매립 산화막(100b)이 일부 남아있거나 또는 상기 매립 산화막(100b)이 모두 제거되어 서브 실리콘(100a)의 표면이 노출될 수도 있다.
상기 포토 정렬키 패턴(110)에 포함되는 상부 실리콘막(100c)은 원래의 SOI기판(100)상에 형성된 상부 실리콘막(100c)과 실질적으로 동일한 두께를 갖는다. 즉, 상기 반도체 소자 영역(D)의 액티브 영역의 표면은 상기 포토 정렬키 패턴(110)에 포함되는 상부 실리콘막(100c)의 표면과 실질적으로 동일한 높이를 갖 는다.
도 3a 내지 도 3e는 본 발명의 제1 실시예에 따른 포토 정렬키 형성 방법을 설명하기 위한 단면도들이다. 이하에서 설명하는 제1 실시예는 SOI기판에서 포토 정렬키를 형성하는 방법에 관한 것이다.
도 3a를 참조하면, 실리콘 서브(substrate, 100a), 매립 산화막(100b) 및 상부 실리콘막(100c)의 적층 구조를 갖는 SOI기판(100)을 마련한다. 상기 SOI기판(100)은 SIMOX(Separation by IMplanted OXygen) 기판과 접합 형식의 기판이 알려져 있다. SIMOX 기판은 산소 이온의 이온 주입에 의하여 단결정 실리콘 기판 내부에 산소 이온을 주입하고, 이어서 이루어지는 어닐링 처리에 의하여 이들 산소 이온과 실리콘 원자를 화학반응시켜, 매립 산화막(100b)을 형성시킴으로써 얻어지는 SOI기판이다. 한편, 접합 형식의 기판은 2장의 단결정 실리콘 웨이퍼를 산화층을 사이에 두고 접착시키고, 2장 중 한 쪽 웨이퍼를 박막화함으로써 얻어지는 SOI기판이다. 일반적으로, 상기 매립 산화막(100b)은 500 내지 5000Å의 두께로 형성되고, 상기 매립 산화막(100b) 상에 형성되는 상부 실리콘막(100c)은 30 내지 5000Å의 두께로 형성된다.
상기 SOI기판(100) 상부면은 반도체 소자 영역(D) 및 반도체 소자 영역 사이에 형성되는 스크라이브 라인 영역(S)으로 구분된다.
상기 SOI기판(100)상에 10 내지 300Å정도의 얇은 두께로 패드 산화막(101)을 형성한다. 이어서, 상기 패드 산화막(101) 상에 50 내지 10000Å정도의 두께로 버퍼막(102)을 형성한다. 바람직하게는, 300 내지 3000Å정도의 두께로 버퍼막(102)을 형성한다.
상기 버퍼막(102)은 후속의 연마 공정의 연마 저지막으로 사용되며 또한 상기 포토 정렬키 패턴을 형성할 시에 상부 실리콘막(100c)을 보호한다. 그러므로, 상기 버퍼막(102)이 너무 얇으면 연마 공정 중에 상기 버퍼막(102)이 소모되어 포토 정렬키 형성시에 상기 상부 실리콘막(100c)을 보호하기가 어려우며, 상기 버퍼막(102)이 너무 두꺼운 경우 후속의 트렌치 형성을 위해 식각하여야 하는 상기 버퍼막의 두께가 증가되어 공정이 용이하지 않고 공정 비용이 증가된다.
상기 버퍼막(102)은 후속의 상기 포토 정렬키 패턴을 형성하기 위한 실리콘 산화막의 식각 공정시에 모두 소모되지 않고 남아있어서, 상기 버퍼막(102) 하부의 상부 실리콘막(100c)이 식각되지 않도록 보호하여야 한다. 때문에, 상기 포토 정렬키 패턴 형성시의 식각되는 두께가 두꺼울수록 상기 버퍼막(102)도 두껍게 형성한다. 상기 버퍼막(102)은 실리콘 질화물, 실리콘 산화 질화물, 폴리실리콘 또는 비정질 실리콘로 형성할 수 있다. 바람직하게는, 실리콘 산화물과 식각 및 연마 선택비가 높은 실리콘 질화물로 형성한다.
도 3b를 참조하면, 상기 버퍼막(102) 및 상부 실리콘막(100c)의 소자 분리 영역(이하, 필드 영역)을 식각하여 트렌치(104)를 형성한다. 상기 식각 공정을 수행할 때, 상기 트렌치(104)의 저면에 상기 SOI기판(100)내의 매립 산화막(100b)이 노출되도록 하여, 풀 트렌치(full trench)를 형성할 수 있다. 또는, 상기 매립 산화막이 노출되지 않도록 상기 기판을 식각하여 부분적 트렌치(partial trench)를 형성할 수도 있다. 이하에서는, 상기 트렌치 저면에 매립 산화막이 노출되는 것을 예를 들면서 설명한다.
상기 필드 영역은 반도체 소자 영역(D) 및 스크라이브 라인 영역(S)에 각각 형성된다. 상기 스크라이브 라인 영역(S) 내의 필드 영역에 포토 정렬키 홈이 형성되므로, 상기 포토 정렬키 홈이 형성될 부위에도 상기 트렌치(104)를 형성한다.
도 3c를 참조하면, 상기 트렌치(104)를 매립하면서, 상기 버퍼막(102) 상에 필드 산화막(105)을 증착시킨다. 상기 필드 산화막(105)은 실리콘 산화물계 물질로이루어진다. 이 전의 공정에서 풀 트렌치를 형성한 경우에는, 도시된 것과 같이, 상기 필드 산화막(105)의 저면이 상기 매립 산화막(100b)의 상부면과 접촉되어 있다. 그러나, 이 전 공정에서 부분적 트렌치를 형성한 경우에는 상기 필드 산화막의 저면이 매립 산화막의 상부면과 접촉하지 않는다.
이어서, 상기 버퍼막(102)이 노출되도록 상기 필드 산화막(105)을 연마하여 필드 영역을 형성한다.
이 때, 상기 버퍼막(102)과 상기 필드 산화막(105)간에 연마 선택비를 갖는 조건으로 상기 필드 산화막(105)을 선택적으로 연마한다. 즉, 상기 버퍼막(102)이 외부에 노출되면 연마가 거의 이루어지지 않도록 하여 상기 필드 산화막(105)을 연마한다. 따라서, 풀 연마(full)가 가능하며, 연마 균일도도 증가시킬 수 있다. 상기 공정에 의해, 상기 트렌치(104)내에는 필드 영역이 형성된다. 또한, 상기 필드 영역을 제외한 액티브 영역 상에는 버퍼막(102)이 남아있게 된다.
도 3d를 참조하면, 상기 SOI기판(100)에서 상기 스크라이브 라인 영역(S)만 을 선택적으로 오픈하도록 포토레지스트 패턴(107)을 형성한다. 이어서, 상기 포토레지스트 패턴(107)을 마스크로 하고, 상기 버퍼막(102)과 실리콘 산화물간의 식각 선택비가 높은 조건을 사용하여 상기 실리콘 산화물을 건식 식각한다. 상기 건식 식각은 상기 실리콘 산화물과 버퍼막 간의 식각 선택비가 5:1 이상이 되도록 수행한다.
구체적으로, 상기 스크라이브 라인 영역(S)에 형성되어 있는 필드 산화막(105)을 식각하고, 계속하여 상기 필드 산화막(105) 아래의 매립 산화막(100b)을 식각하여 포토 정렬키 홈을 형성한다. 이 때, 상기 식각 공정은 상기 포토 정렬키 홈의 저면에 상기 매립 산화막(100b)이 일정 두께로 남아 있도록 수행할 수도 있고, 상기 매립 산화막(100b)이 전부 제거되어 서브 실리콘막(100a) 표면이 노출되도록 수행할 수도 있다.
상기 필드 산화막(105) 및 매립 산화막(100b)을 식각하는 동안 액티브 상에 형성되어 있는 버퍼막(102)은 거의 식각되지 않고 남아있다. 따라서, 상기 필드 영역과 액티브 영역은 단차가 생기게 되고, 상기 포토 정렬키 홈과 인접한 상기 액티브 영역에는 예비 포토 정렬키 패턴(109)이 형성된다. 상기 예비 포토 정렬키 패턴(109)은 상기 매립 산화막(100b), 상부 실리콘 기판(100a) 및 버퍼막(102)이 적층된 형태를 갖는다.
도 3e를 참조하면, 상기 포토레지스트 패턴(107)을 스트립한다. 이어서, 상기 반도체 소자 영역(D) 및 스크라이브 라인 영역(S)에 남아있는 잔류 버퍼막(102)을 모두 제거한다. 상기 버퍼막(102)이 실리콘 질화물로 형성되어 있는 경우에는 인산 용액을 사용하여 상기 버퍼막(102)을 제거할 수 있다. 상기 공정에 의해 상기 버퍼막(102) 아래에 얇게 형성되어 있는 패드 산화막(101)도 거의 다 제거된다.
상기한 공정에 의해 포토 정렬키 패턴(110) 및 상기 포토 정렬키 패턴(110)과 포토 정렬키 홈(112)을 포함하는 포토 정렬키(115)를 형성한다. 상기 포토 정렬키 패턴(110)은 매립 산화막(100b) 및 상부 실리콘 기판(100c)이 적층된 형태를 갖는다.
상기 포토 정렬키 패턴(110)에 포함되는 상부 실리콘막(100c)은 원래의 SOI기판(100)상에 형성된 상부 실리콘막(100c)과 실질적으로 동일한 두께를 갖는다. 즉, 상기 반도체 소자 영역(D)의 액티브 영역의 표면은 상기 포토 정렬키 패턴(110)에 포함되는 상부 실리콘막(100c)의 표면과 실질적으로 동일한 높이를 갖는다.
상기 포토 정렬키 패턴(110)에 포함되는 상부 실리콘막(100c)은 상기 매립 산화막(100b)에 비해 세정액 등에 의하여 손상되는 정도가 작다. 때문에, 후속의 반도체 제조 공정을 수행하더라도 상기 포토 정렬키 패턴(110)의 상부면이 거의 손상되지 않는다. 따라서, 상기 반도체 제조 공정 중에 상기 포토 정렬키 패턴이 불량해져서 노광 공정시에 발생하는 불량들을 최소화할 수 있다.
상기 제1 실시예에서는 SOI기판에서 공정을 수행하는 것을 예로 들었지만, 실리콘 서브, 매립 산화막 및 반도체막을 포함하는 형태의 기판에 모두 적용할 수 있다. 상기 반도체막은 실리콘 게르마늄막을 포함한다.
제2 실시예
도 4는 본 발명의 제2 실시예에 따른 포토 정렬키를 나타내는 단면도이다.
도 4를 참조하면, 실리콘 서브(100a), 매립 산화막(100b) 및 상부 실리콘막(100c)이 적층된 구조를 갖는 SOI기판(100)이 구비된다. 상기 SOI기판(100)은 반도체 소자 영역(D) 및 스크라이브 라인 영역(S)이 구분되어 있다.
상기 반도체 소자 영역(D)에는 액티브 영역 및 필드 영역이 형성되어 있다. 상기 액티브 영역은 상기 SOI기판(100)의 상부 실리콘막(100c)이 노출되어 있고, 상기 필드 영역은 기판에 형성된 트렌치 내에 필드 산화막(105)이 채워져 있다. 상기 필드 산화막(105)은 상기 상부 실리콘막(100c)보다 높게 위치한다.
상기 스크라이브 라인 영역(S)에는 사진 공정시에 상기 SOI기판(100)과 마스크를 정렬하기 위한 포토 정렬키(135)가 구비된다. 상기 포토 정렬키(135)는 SOI기판의 매립 산화막(100b), 상부 실리콘막(100c) 및 실리콘 에피텍셜막(120)이 적층된 형태의 포토 정렬키 패턴(130)과 상기 포토 정렬키 패턴(130)과 인접한 포토 정렬키 홈(132)을 포함한다.
상기 포토 정렬키 홈(132)의 저면은 상기 매립 산화막(100b)이 일부 남아있거나 또는 상기 실리콘 서브(100a)의 표면이 노출될 수도 있다. 그러나, 상기 매립 산화막(100b)이 일부 남아있는 것이 더욱 바람직하다.
상기 포토 정렬키 패턴(135)에는 실리콘 에피텍셜막(120)이 포함되어 있으므로, 상기 포토 정렬키 패턴(135)에 형성되어 있는 실리콘 물질로 이루어진 막은 원 래의 SOI기판(100)상에 형성된 상부 실리콘막(100c)보다 더 두껍다. 즉, 상기 반도체 소자 영역(D)의 액티브 영역에 남아있는 상부 실리콘막(100c)보다 상기 포토 정렬키 패턴(135)에 남아있는 실리콘 물질막(122)이 더 두껍다.
도 5a 내지 도 5e는 본 발명의 제2 실시예에 따른 포토 정렬키 형성 방법을 설명하기 위한 단면도들이다. 이하에서 설명하는 제2 실시예는 상기 포토 정렬키 패턴의 상부면에 선택적으로 실리콘을 더 성장시키는 공정을 수행하는 것을 제외하고는 상기 제1 실시예와 거의 동일하다. 따라서, 중복되는 설명은 생략한다.
도 5a를 참조하면, 도 3a 내지 도 3c에 설명한 것과 동일한 공정을 수행하여, 트렌치 내에는 필드 영역을 형성하고, 상기 필드 영역을 제외한 액티브 영역 상에는 버퍼막(102)이 남아있도록 한다.
간단히 설명하면, 실리콘 서브(substrate, 100a), 매립 산화막(100b) 및 상부 실리콘(100c)막의 적층 구조를 갖는 SOI기판(100)을 마련한다. 일반적으로, 상기 매립 산화막(100b)은 500 내지 5000Å의 두께로 형성되고, 상기 매립 산화막(100b) 상에 형성되는 상부 실리콘막(100c)은 300 내지 5000Å의 두께로 형성된다.
상기 SOI기판(100)상에 패드 산화막(101) 및 버퍼막(102)을 순차적으로 형성한다. 상기 버퍼막(102)은 실리콘 질화물, 실리콘 산화 질화물, 폴리실리콘 또는 비정질 실리콘로 형성할 수 있다. 바람직하게는, 실리콘 산화물과 식각 및 연마 선택비가 높은 실리콘 질화물로 형성한다.
상기 버퍼막(102) 및 상부 실리콘막(100c)을 식각하여 필드 영역을 정의하는 트렌치를 형성한다. 이어서, 상기 트렌치를 매립하도록 필드 산화막(105)을 증착시킨후 상기 버퍼막(102)이 노출되도록 상기 필드 산화막(105)을 연마하여 필드 영역을 형성한다.
도 5b를 참조하면, 상기 SOI기판(100)에서 상기 스크라이브 라인 영역(S)만을 선택적으로 오픈하도록 포토레지스트 패턴(107)을 형성한다. 이어서, 상기 포토레지스트 패턴(107)을 마스크로 하고, 상기 버퍼막(102)과 실리콘 산화물간의 식각 선택비가 높은 조건을 사용하여 상기 실리콘 산화물을 건식 식각한다.
구체적으로, 상기 스크라이브 라인 영역(S)에 형성되어 있는 필드 산화막(105)을 식각하고 계속하여, 상기 필드 산화막(105) 아래의 매립 산화막(100b)을 식각하여 포토 정렬키 홈을 형성한다. 상기 식각 공정은 상기 매립 산화막(100b)이 저면에 남아있도록 조절하여 상기 실리콘 서브(100a)가 노출되지 않도록 하는 것이 바람직하다.
상기 식각 공정 시에 저면에 상기 실리콘 서브(100a)가 노출되더라도 큰 문제는 발생되지 않는다. 다만, 후속의 선택적 에피 성장 공정시에 상기 노출된 실리콘 서브(100a)에서도 에피텍셜막이 성장하게 되므로, 후속의 선택적 에피 성장 공정에 의해 포토 정렬키 패턴과 포토 정렬키 홈과의 단차는 거의 증가되지 않는다.
도 5c를 참조하면, 상기 스크라이브 라인 영역(S)에 형성되어 있는 버퍼막(102) 및 패드 산화막(101)을 선택적으로 제거하여 포토 정렬키홈 및 예비 포토 정렬키 패턴(125)을 형성한다. 상기 버퍼막(102)이 실리콘 질화물로 형성되어 있는 경우에는 인산 용액을 사용하여 상기 버퍼막(102)을 제거할 수 있다.
만일, 상기 버퍼막(102)을 얇게 형성하여 이전의 상기 필드 산화막(105) 및 매립 산화막(100b)을 삭각할 때 상기 버퍼막(102)이 충분히 제거되는 경우에는 상기 버퍼막(102)의 제거 공정을 생략할 수 있다.
도 5d를 참조하면, 상기 포토레지스트 패턴(107)을 스트립한다. 상기 공정을 수행하고 나면, 상기 반도체 소자 영역(D)의 액티브 영역에는 버퍼막(102)이 형성되어 있고, 상기 스크라이브 라인 영역(S)의 액티브 영역 즉, 예비 포토 정렬키 패턴(125)의 상부면에는 상부 실리콘막(100c)이 노출되어 있다.
이어서, 상기 SOI기판(100)에 선택적 에피텍셜 성장 공정을 수행하여 상기 노출된 상부 실리콘막(100c) 표면에 선택적으로 실리콘을 성장시켜 포토 정렬키 패턴(130)을 형성한다. 이 때, 상기 실리콘 에피텍셜막은 50 내지 1000Å의 두께로 형성한다. 상기 포토 정렬키 패턴(130)은 매립 산화막(100b), 상부 실리콘막(100c) 및 실리콘 에피텍셜막(120)이 적층된 형태를 갖는다. 따라서, 상기 반도체 소자 영역(D)의 상부 실리콘막(100c)의 두께보다 상기 스크라이브 라인 영역(S)의 실리콘 물질막(100c, 120)의 두께가 더 두껍게 형성된다.
도 5e를 참조하면, 상기 반도체 소자 영역(D)에 남아있는 버퍼막(102)을 제거한다. 따라서, 포토 정렬키 패턴(130) 및 상기 포토 정렬키 패턴(130)과 인접한 포토 정렬키 홈(132)을 포함하는 포토 정렬키(135)를 형성한다.
상기 설명한 제2 실시예의 방법은 상기 반도체 소자 영역의 상부 실리콘막의 두께보다 상기 스크라이브 라인에서의 실리콘 물질의 두께가 더 두껍다. 때문에, 상기 SOI기판에 포함된 상부 실리콘막의 두께가 약 300Å이하로 매우 낮아지더라도 상기 포토 정렬키 패턴 상의 실리콘 물질의 두께는 원래의 SOI기판에 포함된 상부 실리콘막의 두께보다 더 두꺼우므로, 후속 공정 시에 포토 정렬키 패턴의 손상을 최소화할 수 있다. 그리고, 상기 SOI기판에서 상부 실리콘막의 두께를 낮춤으로서 기생 캐패시턴스(parasitic capacitance)가 더욱 감소되는 효과가 있다.
실시예 3
도 6a 내지 도 6d는 본 발명의 제3 실시예에 따른 포토 정렬키 형성 방법을 설명하기 위한 단면도들이다. 이하에서 설명하는 제3 실시예는 벌크 실리콘 기판에서 포토 정렬키를 형성하는 것을 제외하고는 실시예 1과 동일하다.
도 6a를 참조하면, 벌크 실리콘 기판(200)을 마련한다. 상기 실리콘 기판(200)상에 10 내지 300Å정도의 얇은 두께로 패드 산화막(201)을 형성한다. 이어서, 상기 패드 산화막(201)상에 10 내지 10000Å정도의 두께로 버퍼막(202)을 형성한다. 바람직하게, 상기 버퍼막(202)은 1000 내지 3000Å정도의 두께로 형성한다. 상기 버퍼막(202)은 후속의 연마 공정의 연마 저지막으로 사용되며 또한 상기 포토 정렬키 패턴 형성 시에 보호막으로 사용된다. 그러므로, 상기 버퍼막(202)이 너무 얇으면 연마 공정 중에 상기 버퍼막(202)이 소모되어 포토 정렬키 형성 시에 보호막으로 사용하기가 어려우며, 상기 버퍼막(202)이 너무 두꺼운 경우 후속의 트렌치 형성을 위해 식각하여야 하는 상기 버퍼막(202)의 두께가 증가되어 공정이 용이하지 않고 공정 비용이 증가된다.
상기 버퍼막(202)은 상기 정렬키 패턴을 형성하기 위한 실리콘 산화막의 식각 공정시에 모두 소모되지 않고 남아있어서, 상기 버퍼막(202) 하부의 실리콘 기판(200)이 식각되지 않도록 보호하여야 한다. 때문에, 상기 포토 정렬키 패턴을 형성하기 위해 식각하는 실리콘 기판(200)의 두께가 두꺼울수록 상기 버퍼막(202)도 두껍게 형성한다. 상기 버퍼막(202)은 실리콘 질화물, 실리콘 산화 질화물, 폴리실리콘 또는 비정질 실리콘로 형성할 수 있다. 바람직하게는, 실리콘 산화물과 식각 및 연마 선택비가 높은 실리콘 질화물로 형성한다.
이어서, 상기 버퍼막(202) 및 실리콘 기판(200)의 소정 부위를 식각하여 필드 영역을 정의하는 트렌치(204)를 형성한다. 상기 트렌치(204)는 상기 실리콘 기판(200)으로부터 2000 내지 7000Å 깊이로 형성되도록 한다. SOI기판의 경우에는 상기 트렌치를 매립 산화막이 노출되도록 형성하면 소자 분리가 되지만, 상기 실리콘 기판의 경우에는 매립 산화막이 없으므로 완전한 소자 분리를 위해 상기 SOI기판을 사용하는 경우보다 더 깊은 두께로 트렌치(204)를 형성하여야 한다.
상기 스크라이브 라인 영역(S) 내의 필드 영역에는 포토 정렬키 홈이 형성되어야 하므로, 상기 포토 정렬키 홈이 형성되는 부위에도 상기 트렌치(204)를 형성한다.
도 6b를 참조하면, 상기 트렌치(204)를 매립하면서, 상기 버퍼막(202) 상에 필드 산화막(205)을 증착시킨다. 상기 필드 산화막(205)은 실리콘 산화물계 물질로 이루어진다.
이어서, 상기 버퍼막(202)이 노출되도록 상기 필드 산화막(205)을 연마하여 필드 영역을 형성한다.
도 6c를 참조하면, 상기 실리콘 기판(200)에서 상기 스크라이브 라인 영역만을 선택적으로 오픈하도록 포토레지스트 패턴(207)을 형성한다. 이어서, 상기 포토레지스트 패턴(207)을 마스크로 하고, 상기 버퍼막(202)과 필드 산화막(205) 간의 식각 선택비가 높은 조건을 사용하여 상기 필드 산화막(205)을 선택적으로 건식 식각하여 포토 정렬키 홈을 형성한다.
이 때, 상기 식각 공정은 포토 정렬키 홈의 저면에 필드 산화막(205) 아래에 위치하는 실리콘 기판이 노출되지 않도록 수행한다. 구체적으로, 상기 포토 정렬키홈은 필드 산화막(205)을 상기 기판 표면으로부터 약 1000 내지 2000Å정도 아래까지 식각하여 형성한다. 상기 식각 공정에 의해 상기 필드 영역과 액티브 영역은 단차가 생기게되고, 상기 포토 정렬키 홈에 인접한 상기 액티브 영역에는 예비 포토 정렬키 패턴(209)이 형성된다. 상기 예비 포토 정렬키 패턴(209)은 실리콘 기판(200) 및 버퍼막(202)이 적층된 형태를 갖는다.
도 6d를 참조하면, 상기 포토레지스트 패턴(207)을 스트립한다. 이어서, 상기 반도체 소자 형성 영역(D) 및 스크라이브 라인 영역(S)에 남아있는 버퍼막(202)을 제거한다. 상기 버퍼막(202)이 실리콘 질화물로 형성되어 있는 경우에는 인산 용액을 사용하여 상기 버퍼막(202)을 제거할 수 있다. 상기한 공정에 의해 포토 정렬키 패턴(230) 및 상기 포토 정렬키 패턴(230)과 인접한 포토 정렬키 홈(232)을 포함하는 포토 정렬키(235)를 형성한다.
상술한 바와 같이 본 발명에 의하면, 식각 및 세정 공정등을 수행하더라도 상기 포토 정렬키 패턴 상에 남아있는 상부 실리콘막 패턴에 의해 상기 포토 정렬키 패턴이 거의 손상되지 않는다. 따라서, 상기 포토 정렬키의 손상에 의해 발생하는 포토키 미인식 불량 및 포토 미스얼라인 불량등을 감소시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (23)

  1. 기판상에 버퍼막을 형성하는 단계;
    상기 기판 상의 소자분리영역에 트렌치를 형성하는 단계;
    상기 트렌치를 절연막으로 채우는 단계;
    상기 기판 상의 스크라이브 영역의 상기 절연막에 포토 정렬키 홈을 형성하는 단계; 및
    상기 기판 상의 잔류 버퍼막을 제거하는 단계를 구비한 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 버퍼막은 실리콘 질화물, 실리콘 산화 질화물, 폴리실리콘 및 비정질 실리콘으로 이루어지는 군에서 선택된 어느 하나의 물질로서 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서, 상기 포토 정렬키 홈은,
    상기 스크라이브 영역을 선택적으로 노출하는 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴 및 상기 버퍼막을 식각 마스크로하여 상기 절연막을 포함하는 절연 물질을 식각하는 단계를 수행하여 이루어지는 것을 특징으로 반도체 소자의 제조 방법.
  4. 제3항에 있어서, 상기 절연 물질의 식각 공정은 상기 버퍼막 아래의 기판 표면이 노출되지 않도록 일정 깊이로 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서, 상기 버퍼막은 300 내지 3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서, 상기 버퍼막을 형성하기 이전에, 상기 기판 상에 패드 산화막을 형성하는 단계를 더 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서, 상기 기판은 SOI기판 또는 실리콘 벌크 기판을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제1항에 있어서, 상기 트렌치 내의 절연막은,
    상기 트렌치 내부를 매몰하도록 실리콘 산화물을 증착시키는 단계; 및
    상기 버퍼막이 표면에 노출되도록 상기 실리콘 산화물을 연마하는 단계를 수행하여 채워지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 실리콘, 매립 실리콘 산화물 및 반도체 물질의 적층 구조를 갖는 SOI기판 상 에 버퍼막을 형성하는 단계;
    상기 SOI기판 상의 소자분리영역에 트렌치를 형성하는 단계;
    상기 트렌치를 필드 실리콘 산화막으로 채우는 단계;
    상기 SOI기판 상의 스크라이브 영역의 상기 필드 실리콘 산화막에 포토 정렬키 홈을 형성하는 단계; 및
    상기 SOI기판 상의 잔류 버퍼막을 제거하는 단계를 구비한 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제9항에 있어서, 상기 버퍼막은 실리콘 질화물, 실리콘 산화 질화물, 폴리실리콘 및 비정질 실리콘으로 이루어지는 군에서 선택된 어느 하나의 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제9항에 있어서, 상기 포토 정렬키 홈은,
    상기 스크라이브 영역을 선택적으로 노출하는 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴 및 상기 버퍼막을 식각 마스크로하여, 상기 스크라이브 영역의 실리콘 산화물을 식각하는 단계를 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제11항에 있어서, 상기 실리콘 산화물은 상기 필드 실리콘 산화막 및 매립 실리콘 산화물을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제11항에 있어서, 상기 식각 공정은 상기 포토 정렬키 홈의 저면에 상기 SOI기판의 매립 실리콘 산화물이 일부 남아있어 상기 매립 산화물 아래의 반도체 물질이 노출되지 않도록 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제11항에 있어서, 상기 식각 공정은 상기 포토 정렬키 홈의 저면에 상기 SOI기판의 매립 실리콘 산화물 제거되어 상기 매립 산화물 아래의 반도체 물질이 노출되도록 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제9항에 있어서, 상기 포토 정렬키홈을 형성한 이 후에,
    상기 스크라이브 라인 상에 잔류하는 버퍼막을 선택적으로 제거하는 단계; 및
    상기 스크라이브 라인 상에 노출된 반도체 물질에 선택적으로 반도체 물질을 에피텍셜 성장하는 단계를 더 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제15항에 있어서, 상기 에피텍셜막은 약 50 내지 1000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제9항에 있어서, 상기 버퍼막은 30 내지 3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제9항에 있어서, 상기 버퍼막을 형성하기 이전에, 상기 기판 상에 패드 산화막을 형성하는 단계를 더 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제9항에 있어서, 상기 트렌치 내의 절연막은,
    상기 트렌치 내부를 매몰하도록 실리콘 산화막을 증착시키는 단계; 및
    상기 버퍼막이 표면에 노출되도록 상기 실리콘 산화막을 연마하는 단계를 수행하여 형성하는 것을 특징으로 하는 포토 정렬키 형성 방법.
  20. 실리콘, 매립 실리콘 산화물 및 반도체 물질의 적층 구조를 갖는 SOI기판의 스크라이브 영역내에, 상기 SOI기판에 포함되는 실리콘 산화물 및 반도체 물질이 적층되고 상기 SOI기판의 표면과 동일한 단차를 갖는 정렬키 패턴; 및
    상기 정렬키 패턴과 인접한 정렬키 홈을 구비하는 반도체 장치의 포토 정렬키.
  21. 제20항에 있어서, 상기 정렬키 홈은 저면에 상기 SOI기판의 최하층인 실리콘 물질의 표면이 노출되는 것을 특징으로 하는 반도체 장치의 포토 정렬키.
  22. 제20항에 있어서, 상기 정렬키 홈의 저면에는 상기 SOI기판에 포함된 실리콘 산화물이 일부 남아있는 것을 특징으로 하는 반도체 장치의 포토 정렬키.
  23. 제20항에 있어서, 상기 정렬키 패턴을 이루는 반도체 물질 표면에 실리콘 에피텍셜막을 더 구비하는 것을 특징으로 하는 반도체 장치의 포토 정렬키.
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