KR100847642B1 - 파티클 발생 방지를 위한 포토 키 처리방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 스크라이브 라인 영역에 형성되는 포토 키의 상면에 후속 레이어 공정에서 메탈층을 형성하여 블로킹해줌으로써, 상기 포토 키의 내부에 채워진 텅스텐이 떨어져나와 파티클의 소스로 작용하는 것을 방지할 수 있도록 한 파티클 발생 방지를 위한 포토 키 처리방법에 관한 것이다.
이를 실현하기 위한 본 발명은 다수의 레이어를 포함하는 반도체 소자의 포토 키 처리방법에 있어서, 하부레이어상의 스크라이브 라인 영역에 포토 키를 디자인하기 위해 트랜치를 형성하는 단계; 상기 트랜치 내벽에 장벽층을 형성하는 단계; 상기 트랜치 내부에 텅스텐을 채워서 하부레어어상에 포토키를 형성하는 단계; 상기 하부레이어의 후속 레이어 공정에서 상기 하부레이어에 형성된 포토 키의 상면에 메탈층을 형성하여 블로킹하는 단계; 를 포함하여 이루어지는 것을 특징으로 한다.
노광, 스크라이브 라인, 포토 키, 블로킹, 메탈층

Description

파티클 발생 방지를 위한 포토 키 처리방법{Photo key treatment method for preventing particle}
본 발명은 파티클 발생 방지를 위한 포토 키 처리방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 스크라이브 라인 영역에 형성되는 포토 키의 상면에 후속 레이어 공정에서 메탈층을 형성하여 블로킹해줌으로써, 상기 포토 키의 내부에 채워진 텅스텐이 떨어져나와 파티클의 소스로 작용하는 것을 방지할 수 있도록 한 파티클 발생 방지를 위한 포토 키 처리방법에 관한 것이다.
일반적으로 반도체 노광장비는 반도체 제조공정 중의 하나인 노광공정을 진행하는 장비이며, 여기서 노광공정이란 감광제가 도포 된 웨이퍼의 상측에 회로패턴이 형성된 레티클(Reticle)을 위치시키고 웨이퍼를 일정한 피치(Pitch)만큼 이동하며 조명 장치로부터 상기 레티클을 통과한 빛을 웨이퍼에 조사하여 패턴을 이식하는 공정을 말한다.
상기 노광장비에서는 레티클 상의 회로를 웨이퍼 상에 패터닝하는 과정을 수행한다. 이 경우 메인칩(Main chip) 영역이 아닌 스크라이브 라인(Scribe Line) 영 역에는 레티클을 웨이퍼 상에 정확하게 정렬시키기 위한 얼라인 마크(Align Mark)나 각종 해당 패턴 공정에 필요한 정보를 인식할 수 있는 로고(Logo) 등의 포토 키(Photo key)가 형성된다.
도 1은 종래 반도체 소자의 스크라이브 라인 영역에 형성된 포토 키를 보여주는 상태도이고, 도 2는 도 1의 A부분 단면상세도이며, 도 3은 종래 스크라이브 라인의 영역에 형성된 포토 키 내부에 불량하게 채워진 텅스텐에 의해 발생되는 파티클을 보여주는 상태도이다.
도 1 내지 도 3을 참조하면, 다수의 레이어를 포함하는 반도체 소자의 스크라이브 라인(100) 영역에 형성되는 포토 키(10)는 실제 회로의 동작에는 관여하지 않으나 패턴이 불량하면 후속공정에서 파티클(Paticle)(150)의 소스로 작용할 수 있다.
일례로, 포토 키(10)를 형성하기 위해 트랜치(Trench)(110)로 정의된 곳에 텅스텐(130) 등이 제대로 채워지지 않거나 그 상태가 불량하면 하부레이어(Sub layer)와의 접착력이 떨어지게 된다. 이 경우 후속 금속패턴(MTL Pattern) 공정 후 진행되는 식각 및 클리닝 공정에서 접착력이 떨어지는 텅스텐(130)이 떨어져나와 파티클(150)의 소스로 작용하게 되고, 결국 웨이퍼의 수율(Yield)을 저하시키는 문제점이 있다.
본 발명은 상술한 문제점을 해결하고자 안출된 것으로, 반도체 소자의 스크라이브 라인 영역에 형성되는 포토 키의 상면에 후속 레이어 공정에서 메탈층을 형성하여 블로킹해줌으로써, 상기 포토 키의 내부에 채워진 텅스텐이 떨어져나와 파티클의 소스로 작용하는 것을 방지할 수 있도록 한 파티클 발생 방지를 위한 포토 키 처리방법을 제공하는데 그 목적이 있다.
상술한 바와 같은 목적을 구현하기 위한 본 발명의 파티클 발생 방지를 위한 포토 키 처리방법은,
다수의 레이어를 포함하는 반도체 소자의 포토 키 처리방법에 있어서, 하부레이어상의 스크라이브 라인 영역에 포토 키를 디자인하기 위해 트랜치를 형성하는 단계; 상기 트랜치 내벽에 장벽층을 형성하는 단계; 상기 트랜치 내부에 텅스텐을 채워서 하부레어어상에 포토키를 형성하는 단계; 상기 하부레이어의 후속 레이어 공정에서 상기 하부레이어에 형성된 포토 키의 상면에 메탈층을 형성하여 블로킹하는 단계; 를 포함하여 이루어지는 것을 특징으로 한다.
또한, 상기 메탈층은 복수의 포토 키 상면에 각각 형성되어 상기 복수의 포토 키를 블로킹하는 것을 특징으로 한다.
또한, 상기 트랜치를 형성하는 단계에서 상기 트랜치는 메인칩에서의 패턴과 유사한 형상의 패턴으로 디자인되는 것을 특징으로 한다.
반도체 소자의 스크라이브 라인 영역에 형성되는 포토 키의 상면에 후속 레이어 공정에서 메탈층을 형성하여 블로킹해줌으로써, 상기 포토 키의 내부에 채워진 텅스텐이 떨어져나와 파티클의 소스로 작용하는 것을 방지할 수 있어 웨이퍼의 수율을 높일 수 있는 장점이 있다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대한 구성 및 작용을 상세히 설명하면 다음과 같다.
여기서, 종래 구성과 동일기능을 수행하는 구성요소에 대하여는 동일한 부호 및 명칭을 부여하여 설명한다.
도 4는 본 발명에 따른 파티클 발생 방지를 위한 포토 키 처리방법의 일 실시예를 보여주는 평면도이고, 도 5는 도 4의 B부분 단면상세도이다.
도 4 및 도 5를 참조하면, 다수의 레이어를 포함하는 반도체 소자의 스크라이브 라인(100) 영역에는 레티클을 웨이퍼 상에 정확하게 정렬시키기 위한 얼라인 마크나 각종 해당 패턴 공정에 필요한 정보를 인식할 수 있도록 로고 등의 포토 키(10)가 형성되는 것은 종래의 기술과 동일하므로 설명의 중복을 피하기 위하여 상세한 설명은 생략하고, 새로이 부가되는 구성을 중심으로 하여 상세히 설명한다.
상기 포토 키(10)를 형성하기 위해 트랜치(110)로 정의된 곳에 전도물질인 텅스텐(130)이 제대로 채워지지 않거나 그 상태가 불량한 경우, 후속 금속패턴 공정 후 진행되는 식각 및 클리닝 공정에서 접착력이 떨어지는 텅스텐(130)이 떨어져나와 파티클의 소스로 작용하는 것을 방지할 수 있는 구조가 마련되어야 한다.
이를 구현하기 위한 본 발명은 상기 스크라이브 라인(100) 영역에 형성된 이전 레이어의 불필요한 포토 키(10) 상면에 메탈층(200)을 이용하여 블로킹(Blocking) 해줌으로써 텅스텐(130) 등의 플러그(Plug) 물질이 외부로 빠져나가는 것을 방지하게 된다.
이 경우 상기 메탈층(200)은 스크라이브 라인(100) 영역에 형성되는 복수의 포토 키(10) 상면에 각각 블로킹하는 것이 바람직하지만, 상기 포토 키(10)가 인접한 위치에 복수개 형성된 경우에는 상기 복수의 포토 키(10)의 상면에 메탈층(200)을 한꺼번에 형성하여 블로킹할 수도 있다.
도 6은 본 발명에 따른 포토 키의 다른 실시예를 보여주는 평면도이다.
도 6을 참조하면, 상기 포토 키(10)는 메인칩에서의 패턴과 유사한 형상의 패턴으로 디자인된다.
일례로, 메인칩에서의 컨택홀(도면에 미도시)과 동일한 직경의 트랜치(11) 다수개를 스크라이브 라인(100)(도 5 참조) 영역에 형성하여 각종 포토 키(10)를 디자인하게 된다. 그 후, 후속 레이어 공정에서 상기 포토 키(10)의 상면에 메탈층(200)을 형성하여 상기 포토 키(10)를 블로킹해주게 된다.
이 경우 상기 포토 키(10)는 메인칩에서 컨택홀이 형성되는 인접된 곳에 배 치되어 비정상적인 크기의 패턴이 형성되는 것을 방지해 줌으로써 파티클 발생을 방지할 수 있게 된다.
도 7은 본 발명에 따른 파티클 발생 방지를 위한 포토 키 처리방법을 보여주는 흐름도이다.
도 7을 참조하면, 하부레이어상의 스크라이브 라인(100) 영역에 포토 키(10)를 디자인하기 위해 트랜치(110)를 형성한다(S210).
상기 트랜치(110) 내벽에 장벽층(Barrier)(120)을 형성한다(S230).
상기 트랜치(110) 내부에 텅스텐(130)을 채워서 하부레이어상에 포토 키(10)를 형성한다(S250).
상기 하부레이어의 후속 레이어 공정에서 상기 하부레이어에 형성된 포토 키(10)의 상면에 메탈층(200)을 형성하여 블로킹한다(S270).
이상에서는 본 발명을 특정의 바람직한 실시 예를 들어 도시하고 설명하였으나, 본 발명은 상기한 실시 예에 한정되지 않으며 본 발명의 기술사상을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능함은 물론이다.
도 1은 종래 반도체 소자의 스크라이브 라인 영역에 형성된 포토 키를 보여주는 상태도,
도 2는 도 1의 A부분 단면상세도,
도 3은 종래 스크라이브 라인의 영역에 형성된 포토 키 내부에 불량하게 채워진 텅스텐에 의해 발생되는 파티클을 보여주는 상태도,
도 4는 본 발명에 따른 파티클 발생 방지를 위한 포토 키 처리방법의 일 실시예를 보여주는 평면도,
도 5는 도 4의 B부분 단면상세도,
도 6은 본 발명에 따른 포토 키의 다른 실시예를 보여주는 평면도,
도 7은 본 발명에 따른 파티클 발생 방지를 위한 포토 키 처리방법을 보여주는 흐름도이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 포토 키 11, 110 : 트랜치
100 : 스크라이브 라인 120 : 장벽층
130 : 텅스텐 150 : 파티클
200 : 메탈층

Claims (3)

  1. 다수의 레이어를 포함하는 반도체 소자의 포토 키 처리방법에 있어서,
    하부레이어상의 스크라이브 라인 영역에 포토 키를 디자인하기 위해 트랜치를 형성하는 단계;
    상기 트랜치 내벽에 장벽층을 형성하는 단계;
    상기 트랜치 내부에 텅스텐을 채워서 하부레어어상에 포토키를 형성하는 단계;
    상기 하부레이어의 후속 레이어 공정에서 상기 하부레이어에 형성된 포토 키의 상면에 메탈층을 형성하여 블로킹하는 단계;
    를 포함하여 이루어지는 것을 특징으로 하는 파티클 발생 방지를 위한 포토 키 처리방법.
  2. 제 1항에 있어서, 상기 메탈층은 복수의 포토 키 상면에 각각 형성되어 상기 복수의 포토 키를 블로킹하는 것을 특징으로 하는 파티클 발생 방지를 위한 포토 키 처리방법.
  3. 제 1항에 있어서, 상기 트랜치를 형성하는 단계에서 상기 트랜치는 메인칩에서의 패턴과 유사한 형상의 패턴으로 디자인되는 것을 특징으로 하는 파티클 발생 방지를 위한 포토 키 처리방법.
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