JPH0478123A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0478123A
JPH0478123A JP2192276A JP19227690A JPH0478123A JP H0478123 A JPH0478123 A JP H0478123A JP 2192276 A JP2192276 A JP 2192276A JP 19227690 A JP19227690 A JP 19227690A JP H0478123 A JPH0478123 A JP H0478123A
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silicon
forming
silicon layer
substrate
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Seiichiro Kawamura
河村 誠一郎
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [概要] ゾーンメルティング再結晶化法によりSO■構造を形成
し、SOI構造の単結晶シリコン層に高耐圧素子を含む
集積回路を形成する半導体装置の製造方法に関し、 結晶性のよい単結晶シリコン層を得ることができ、高耐
圧素子を製造するのに適した半導体装置の製造方法を捷
供することを目的とし、位置合せ用のアライメントマー
クを、ゾーンメルティング再結晶化法による熱膨脹量だ
けずらして第1導電型シリコン基板表面に形成する工程
と、前記第1導電型シリコン基板表面の高耐圧素子形成
予定領域に、電位制御用の第2導電型ウェルを形成する
工程と、前記シリコン基板上に絶縁層を形成する工程と
、前記絶縁層上にシリコンを堆積させてシリコン層を形
成する工程と、前記第2導電型ウェルから不純物が拡散
しない温度範囲でゾーンメルティング再結晶化法により
前記シリコン層を結晶化して単結晶シリコン層を形成す
る工程と、前記第2導電型ウェル上方に高耐圧素子か位
置するように前記単結晶シリコン層に高耐圧素子を含む
集積回路を形成する工程とを有するように構成する。
[産業上の利用分野コ 本発明は、ゾーンメルティング再結晶化法によりSol
構遺を形成し、SOI構造の単結晶シリコン層に高耐圧
素子を含む集積回路を形成する半導体装置の製造方法に
関する。
々な応用分野に適用され、応用分野に応じて種々な特性
が求められている。例えば、デイスプレィ製品のドライ
バの場合は高い電圧で動作する高耐圧集積回路であるこ
とが求められる。高耐圧集積回路をバルクのシリコン基
板を用いて作る場合には、高いドレイン耐圧を得るため
に複雑な特殊な構造にする必要があり、そのため製造工
程も複雑になり、コストの増加を招いていた。
バルクのシリコン基板に対し、絶縁層上に単結晶シリコ
ン層を形成したS OI (Silicon On J
nsuator)構造を用いると、例えばオフセット型
MO8素子にすれば容易に100〜200V程度のドレ
イン耐圧を得ることかできる。しかし、高いドレイン耐
圧を得るためにはSol構遺の絶縁管の厚さをある程度
厚く形成する必要があり、SO8構造やレーザ再結晶化
法による5OII造か用いられている。
(従来の技術] 近年の集積回路はユーザーのニーズに応じて様VL発明
が解決しようとする課題] しかしながら、レーザ再結晶化法によるSOI槽遺の場
合、素子領域全体に完全な単結晶シリコン層を製造する
ことが困難であり、結晶亜粒界(サブグレインバウンダ
リ)の存在により、トレイン耐圧の劣化や、オン抵抗の
低減や、素子特性の不安定等の問題が生じていた。
さらに、単結晶シリコン層の結晶方位を制御するために
シードを用いることが考えられるが、レーザ再結晶化法
による場合、単結晶の伸びが数μm程度で止まってしま
うために多数のシードを設ける必要があり、これが集積
度の向上を妨げるという問題もあった。
また、高耐圧CMO3集積回路を作る場合には、バック
ゲートの反転を防止するために絶縁層下のシリコン基板
中に電位制御用の不純物ウェルを設ける必要があるが、
そのためには、高温熱処理工程が使えず、また、不純物
ウェルを高耐圧素子の形成位置に位置合せする必要があ
る。
本発明の目的は、結晶性のよい単結晶シリコン層を得る
ことができ、高耐圧素子を製造するのに適した半導体装
置の製造方法を提供することにある。
[課題を解決するための手段] 上記目的は、位置合せ用のアライメントマークを、ゾー
ンメルティング再結晶化法による熱膨脹量だけずらして
第1導電型シリコン基板表面に形成する工程と、前記第
1導電型シリコン基板表面の高耐圧素子形成予定領域に
、電位制御用の第2導電型ウェルを形成する工程と、前
記シリコン基板上に絶縁層を形成する工程と、前記絶縁
層上にシリコンを堆積させてシリコン層を形成する工程
と、前記第2導電型ウェルから不純物が拡散しない温度
範囲でゾーンメルティング再結晶化法により前記シリコ
ン層を結晶化して単結晶シリコン層を形成する工程と、
前記第2導電型ウェル上方に高耐圧素子が位置するよう
に前記単結晶シリコン層に高耐圧素子を含む集積回路を
形成する工程とを有することを特徴とする半導体装置の
製造方法によって達成される。
二作用] 本発明によれば、ゾーンメルチインク再結晶化法により
シリコン層を結晶化したので、結晶性のよい単結晶シリ
コン層を得ることができる。また、ゾーンメルティング
再結晶化法の温度を比較的低温にしたので第2導電型ウ
ェルの不純物が拡散しない。さらに、ゾーンメルティン
グ再結晶化法による膨張量を考曝してアライメントマー
クをずらして形成したので、素子形成時の位置合せが正
確に行える。
[実施例] 本発明の一実棒例による半導体装置の製造方法を第1図
を用いて説明する。
まず、通常の例えばp型シリコン基板10(<100)
面、比抵抗=20Ωcm>表面に、その後のフォトリン
グラフィ工程における位置合せて必要な位置合せ用のア
ライメントマークを形成する。まず、P型シリコン基板
10上に薄い50nm厚の酸化シリコン層12を形成し
、この酸化シリコンW112上にレジスト層14を形成
する。
続いて、このレジスト層14を、アライメントマークの
形成位置が開口するようにバターニングする。このレジ
スト層14をマスクとして酸化シリコン層12を工・ソ
チンク除去し、続いてP型シリコン基板10を約1,5
〜2μm’14さまでKOHによりエツチングしてアラ
イメントマーク16を形成する(第1図(81))。そ
の後、レジスト層14を除去する。
アライメントマーク16は、第1図(a2)に示すよう
に、P型シリコン基板10上の予め定められた位置、例
えば左右2か所に形成される。本実施例では、後述する
ゾーンメルティング再結晶化法によるP型シリコン基板
10の膨張量を考慮してアライメントマーク16を膨張
量たけ予めずらして形成するようにしている1本願発明
者の実験によれば4インチのP型シリコン基板10の場
合、ゾーンメルティング再結晶化法により結晶化すると
約2μm程度膨脹する。したがって、2μmの膨張量を
考慮して左右のアライメントマーク16を1μmずつず
らした位置に形成する。
次に、新たにレジスト層18を形成し、高耐圧素子(本
実施例では高耐圧PチャネルMO3FET)の形成予定
領域が開口するようにパターニングする。このレジスト
層18をマスクとして、Pイオンを加速エネルギが18
0keV、ドーズ量か3 X 10 ”c m−2の条
件でイオン注入する。すると、P型シリコン基板10の
高耐圧素子の形成予定領域にn型ウェル20が形成され
る(第1図1b))、その後、レジスト層18を除去す
る。
次に、全面に約1.5〜2μm程度の酸化シリコン層2
2を約900℃で成長させる(第1図(C))、なお、
高温熱工程を避けるためにCVD法により酸化シリコン
層22を堆積してもよい。
次に、シードとなる領域の酸化シリコン層22をエツチ
ング除去してp型シリコン基板10を露出させる。続い
て、全面にシリコンを約400〜500nm堆積させて
、多結晶シリコン又はアモルファスシリコンのシリコン
層24を形成する(第1図+d))。
次に、露出したP型シリコン基板10表面をシードとし
てゾーンメルティング再結晶化法によりシリコン層24
を左から右に徐々に結晶化する(第1図(e))。通常
のゾーンメルティング再結晶化法では約1300〜13
50℃程度まで温度を上げるか、本実施例では、n型ウ
ェル20がら不純物が拡散しないような温度、例えば約
1200℃程度より温度が高くならないようにする。な
お、このゾーンメルティング再結晶化法による結晶化工
程により全体が膨脹すると、予め膨張量を考慮してずら
して形成したアライメントマーク16が本来の位置にな
る。
その後、通常のSOI構造に対するCMO8素子形成プ
ロセスにより、アライメントマーク16により位置合せ
しながら高耐圧CMO3素子を形成する。すなわち、通
常の耐圧のpチャネルMO3FET26a、nチャネル
MO3FET26bからなるCMO3素子26と共に、
高耐圧のPチャネルオフセット型MO3FET28a、
nチャネルオフセ・ソト型MO3FET28bからなる
高耐圧CMO5素子28を形成する。なお、pチャネル
オフセット型MO8FET28aは、そのバ・ツクゲー
トの反転を防止するために、n型ウェル20の上方に形
成する(第1図(f))。
このように本実施例によれば、シリコン基板をシードと
したゾーンメルティング再結晶化法によりシリコン層を
結晶化したので、結晶性のよい単結晶シリコン層を得る
ことができ、特性のよい素子を形成することができる。
また、ゾーンメルティング再結晶化法の温度を比較的低
温にしたのでバ・ツクゲートの反転を防止するために設
けられたn型ウェルの不純物が拡散して単結晶シリコン
層まで這い上がったりすることがない。さらに、ゾーン
メルティング再結晶化法による膨脹量を考慮してアライ
メントマークをずらして形成したので、素子形成時の位
置合せか正確に行える。
本発明は上記実施例に限らず種々の変形が可能である。
例えば、上記実施例では高耐圧CMO3素子を含む集積
回路を形成したが、他の高耐圧素子を形成する場合にも
本発明を適用できる。
[発明の効果J 以上刃通り、本発明によれは、結晶性のよい中2結晶シ
リコン層を得ることができ、特性のよい高耐圧素子を製
造することができる。
【図面の簡単な説明】
第1図は本発明の一実施例による半導体装置の製造方法
の工稈図である。 図において、 10・・・p型シリコン基板 12・・・酸化シリコン層 14・・・レジスト層 16・・・アライメントマーク 18・・・レジスト層 20・・・n型ウェル 22・・・酸化シリコン層 24・・・シリコン層 26・・・CMO3I:子 26a−pチャネルMO8FET 26 b −−−nチャネルMO3FET28・・・高
耐圧CMO3素子

Claims (1)

  1. 【特許請求の範囲】 1、位置合せ用のアライメントマークを、ゾーンメルテ
    ィング再結晶化法による熱膨脹量だけずらして第1導電
    型シリコン基板表面に形成する工程と、 前記第1導電型シリコン基板表面の高耐圧素子形成予定
    領域に、電位制御用の第2導電型ウェルを形成する工程
    と、 前記シリコン基板上に絶縁層を形成する工程と、前記絶
    縁層上にシリコンを堆積させてシリコン層を形成する工
    程と、 前記第2導電型ウェルから不純物が拡散しない温度範囲
    でゾーンメルティング再結晶化法により前記シリコン層
    を結晶化して単結晶シリコン層を形成する工程と、 前記第2導電型ウェル上方に高耐圧素子が位置するよう
    に前記単結晶シリコン層に高耐圧素子を含む集積回路を
    形成する工程と を有することを特徴とする半導体装置の製造方法。
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