JP3528350B2 - 半導体装置の製造方法 - Google Patents
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Description
方法に関し、特にはアライメントマークと埋め込み拡散
層の形成に関するものである。
タとを組み合わせた相補型バイポーラトランジスタは、
従来から例えばプッシュプル回路の構成素子としてオー
ディオ機器の高出力増幅段に用いられてきた。近年、U
HFテレビジョンチューナの映像中間周波数用増幅/検
波回路、あるいは高速通信用や光通信用の信号処理回路
に代表される高周波用LSIにおいては、いわゆるシス
テム・オン・チップ化が進められており、相補型バイポ
ーラトランジスタ回路についてもより高速で集積度の高
いものをより少ない工程で製造する方法が求められてい
る。
スタを図13の概略構成断面図によって説明する。
ランジスタ101は、エミッタ/ベース/コレクタ間の
接合が基板の深さ方向、すなわち縦方向に形成された縦
型NPNトランジスタ(以下、V−NPNTrと略記す
る)102と縦型PNPトランジスタ(以下、V−PN
PTrと略記する)103とが同一の例えばp型基板1
11上に形成されたものである。
1とその上に形成したn型エピタキシャル層112との
境界近傍の領域にn+ 型の埋め込みコレクタ領域113
が形成されている。上記n型エピタキシャル層112
は、その上層部が選択酸化分離〔いわゆるLOCOS
(Local Oxidation of Silicon)〕法で形成された素子
分離領域114により複数のいわゆる島状の素子形成領
域に分離されている。この素子形成領域の表層部には、
p型のベース領域115、上記n+ 型の埋め込みコレク
タ領域113に接続するn+ 型のコレクタ取り出し領域
116が形成されている。
ン(SiO2 )からなる層間絶縁膜117を介して多結
晶シリコン層からなる3種類の取り出し電極が接続され
ている。すなわち、上記ベース領域115に臨む部分に
は、エミッタ取り出し電極118とベース取り出し電極
119とが接続され、これらの電極からの不純物拡散に
よってそれぞれn+ 型のエミッタ領域120とp+ 型の
ベース取り出し領域121とが上記ベース領域115内
に形成されている。また上記n+ 型のコレクタ取り出し
領域116に臨む部分にはコレクタ取り出し電極121
が接続され、このコレクタ取り出し電極121からの不
純物拡散によってn+ 型のコレクタ取り出し領域122
が形成されている。
取り出し電極119,コレクタ取り出し電極121に
は、それぞれアルミニウム系金属を主材料とした多層膜
からなるエミッタ電極123,ベース電極124,コレ
クタ電極125が層間絶縁膜126に形成された開口部
を通じて接続されている。
板111とその上に形成したn型エピタキシャル層11
2との境界近傍の領域に、このV−PNPTr103を
p型基板111から電気的に分離するためのn+ 型の埋
め込み分離領域131と、p + 型の埋め込みコレクタ領
域132とが積層した状態に形成されている。またp +
型の埋め込みコレクタ領域132の上側には上記n型エ
ピタキシャル層112にイオン注入を施すことにより形
成したp型ウエル133が設けられている。このp型ウ
エル133は、上層部がLOCOS法で形成された素子
分離領域114により複数のいわゆる島状の素子形成領
域に分離されている。この素子形成領域の表層部には、
n型のベース領域134、上記p+ 型の埋め込みコレク
タ領域132に接続するp+ 型のコレクタ取り出し領域
135が形成されている。
ン(SiO2 )からなる層間絶縁膜117を介して多結
晶シリコン層からなる3種類の取り出し電極が接続され
ている。すなわち、上記ベース領域134に臨む部分に
は、エミッタ取り出し電極136とベース取り出し電極
137とが接続され、これらの電極からの不純物拡散に
よってそれぞれp+ 型のエミッタ領域138とn+ 型の
ベース取り出し領域139とが上記ベース領域134内
に形成されている。また上記コレクタ取り出し領域13
5に臨む部分にはコレクタ取り出し電極140が接続さ
れ、このコレクタ取り出し電極140からの不純物拡散
によってp+ 型のコレクタ取り出し領域141が形成さ
れている。
取り出し電極137,コレクタ取り出し電極140に
は、それぞれアルミニウム系金属を主材料とした多層膜
からなるエミッタ電極141,ベース電極142,コレ
クタ電極143が層間絶縁膜127に形成された開口部
を通じて接続されている。
r103との間、および図示されない他の素子間とに
は、素子分離領域114の下側にp+ 型の素子分離拡散
層(チャネルストップ拡散層)151が形成されてい
る。この素子分離拡散層151は、下層側の拡散層15
2と上層側の拡散層153とを上下2段に積み重ねた、
いわゆる向かい合わせ分離となっている。
補型バイポーラトランジスタの製造プロセスにおいて
は、図14に示すように、p型基板111にn+ 型の埋
め込みコレクタ領域(113)を形成するための不純物
211およびn+ 型の埋め込み分離領域(131)を形
成するための不純物212を順に選択的にイオン注入し
なければならない。そのためには、先ず位置合わせ用の
アライメントマーク161をp型基板111の表面に形
成しなければならない。したがって、アライメントマー
ク161を形成するための工程のみを単独に行う必要が
あった。
コレクタ領域とp型基板とを電気的に分離するためのn
+ 型の埋め込み分離領域を形成する必要から、通常のバ
イポーラトランジスタの製造プロセスに比較して工程が
長く複雑になる。さらに上記n+ 型の埋め込み分離領域
はできるかぎり厚くかつp型基板中の深い位置に形成さ
れることが必要であり、一般にはn型不純物を気相拡散
させることによりp型基板中に最初に形成する。しかし
ながら、このn+ 型の埋め込み分離領域は、相補型バイ
ポーラトランジスタの製造プロセス中、高温長時間の熱
処理工程である選択酸化法による素子分離領域の形成工
程を経る間に、n型エピタキシャル層の内部へ向かって
上方拡散を起こす。そのため、n型エピタキシャル層は
十分な厚さ(通常は3μm程度の厚さ)に形成しなけれ
ばならない。
ファイルを図15によって説明する。図では、縦軸に不
純物濃度(対数表示)を示し、横軸に基板表面からの深
さを示す。上記不純物プロファイルによれば、V−PN
PTrのp+ 型の埋め込みコレクタ領域の存在も、n型
エピタキシャル層を厚膜化させる原因となっていること
がわかる。
般にn型エピタキシャル層よりも先に形成されるが、こ
のn型エピタキシャル層には、相補型バイポーラトラン
ジスタの製造プロセス中2番目に厳しい高温長時間の熱
処理工程であるLOCOS工程によって素子分離領域が
形成される。そのため、このLOCOS工程を経るうち
に、上記p+ 型の埋め込みコレクタ領域が上方拡散を起
こす。したがって、この上方拡散に備えてn型エピタキ
シャル層は厚く形成しておく必要がある。
観点からは、n型エピタキシャル層を厚く形成する必要
があるが、このことは、V−NPNTrのコレクタ層の
拡大になる。そのため、結果的にいわゆるベース・ワイ
ドニング効果(あるいは、カーク効果)が生じ易くな
り、V−NPNTrのカットオフ周波数が低下して動作
速度が低下することになる。
タの製造プロセスでは、素子分離拡散層の形成に2回の
イオン注入工程が費やされている。これは、上述の理由
によりn型エピタキシャル層を厚く形成せざるを得ない
ため、素子分離領域と素子分離拡散層を形成する1層分
の拡散層だけではV−NPNTrとV−PNPTrとの
間の分離が不可能となるからである。
はV−PNPTrのp+ 型の埋め込みコレクタ領域と共
通のイオン注入工程によって、また素子分離拡散層の上
層側の拡散層はV−PNPTrのp+ 型のコレクタ取り
出し領域と共通のイオン注入工程によりそれぞれ形成さ
れている。しかし、V−PNPTrのp+ 型のコレクタ
取り出し領域の形成は、n型エピタキシャル層が薄くて
よい通常のバイポーラトランジスタの製造プロセスでは
必要はない。つまり、p+ 型の埋め込みコレクタ領域と
コレクタ取り出し電極との間の接続は、コレクタ取り出
し電極からの不純物拡散により形成されるp+ 型のコレ
クタ取り出し領域のみで十分だからである。
業自体の存続を決するほど重要課題となっており、工程
数の増加はできる限り削減しなければならない。
n型エピタキシャル層の厚膜化を抑え、かつ工程数の削
減を可能とする半導体装置の製造方法を提供することを
目的とする。
成するためになされた半導体装置の製造方法である。す
なわち、第1の製造方法は、第1工程で、半導体基体上
に絶縁膜を形成した後、アライメントマークが形成され
る領域上の絶縁膜に第1開口部を形成すると同時に第1
埋め込み拡散層が形成される領域上の絶縁膜に第2開口
部を形成する。次いで第2工程で、絶縁膜を覆う状態に
して半導体基体上にドーピングマスクを形成した後、続
いて第1開口部をアライメントマークとして、このアラ
イメントマークをアライメントの基準に用いたリソグラ
フィー技術によって、第2埋め込み拡散層が形成される
領域上のドーピングマスクに第3開口部を形成する。そ
して第3工程で、第2埋め込み拡散層を形成するための
不純物を第3開口部から該絶縁膜を通して該半導体基体
中にドーピングする。その後第4工程で、ドーピングマ
スクを除去した後、第2開口部から半導体基体に不純物
をドーピングして第1埋め込み拡散層を形成する。また
第1埋め込み拡散層を形成するための不純物のドーピン
グは固相拡散によって行うのがよい。
イメントマークとなる第1開口部と第1埋め込み拡散層
を形成するための不純物の導入部となる第2開口部とを
同時に形成することから、単独でアライメントマークを
形成するための工程が必要ない。そのため、工程数が削
減される。また第1埋め込み拡散層を形成するための不
純物のドーピングは固相拡散によって行う方法では、固
相拡散時に熱処理によって第2埋め込み拡散層となる不
純物が拡散される。そのため、第2埋め込み拡散層とな
る不純物を拡散させる熱処理工程が削減される。
体基体上に絶縁膜を形成した後、アライメントマークが
形成される領域上の該絶縁膜に第1開口部を形成すると
同時に第1埋め込み拡散層が形成される領域上の該絶縁
膜に第2開口部を形成し、さらに該第1開口部下の該半
導体基体の上層部分を除去して凹状部を形成する。次い
で第2工程で、絶縁膜を覆う状態にして半導体基体上に
ドーピングマスクを形成した後、続いて第1開口部をア
ライメントマークとして、このアライメントマークをア
ライメントの基準に用いたリソグラフィー技術によっ
て、第2埋め込み拡散層が形成される領域上の該ドーピ
ングマスクに第3開口部を形成する。続いて第3工程
で、第2埋め込み拡散層を形成するための不純物を第3
開口部から絶縁膜を通して該半導体基体中にドーピング
する。その後第4工程で、ドーピングマスクを除去した
後、第2開口部から半導体基体に不純物をドーピングし
て第1埋め込み拡散層を形成する。また上記第1埋め込
み拡散層を形成するための不純物のドーピングはイオン
注入法または固相拡散によって行う。
イメントマークとなる第1開口部と第1埋め込み拡散層
を形成するための不純物の導入部となる第2開口部とを
同時に形成することから、アライメントマークを形成す
るための工程は他の工程と兼ねることになる。そのた
め、工程数は削減される。さらに第1開口部下の半導体
基体を掘り下げてアライメントマークとすることから、
絶縁膜を除去した後も、アライメントマークは残る。ま
た上記第1埋め込み拡散層を形成するための不純物のド
ーピングをイオン注入法により行う方法では、絶縁膜を
マスクとして用いることが可能なので、マスクを形成す
る工程が削減される。また第1埋め込み拡散層を形成す
るための不純物のドーピングを固相拡散によって行う方
法では、固相拡散時に熱処理によって第2埋め込み拡散
層となる不純物が拡散される。そのため、第2埋め込み
拡散層となる不純物を拡散させる熱処理工程が削減され
る。
法により半導体基体を処理し、半導体基体上に形成した
絶縁膜を除去した後、第1工程で、表面にアライメント
マークとなる段差パターンが設けられかつ上層部に第1
埋め込み拡散層と第2埋め込み拡散層とが形成された半
導体基体の表面に、該半導体基体とは逆導電型のエピタ
キシャル層を形成する。次いで第2工程で、選択熱酸化
法によってエピタキシャル層に酸化膜を形成する。その
後第3工程で、第2埋め込み拡散層上のエピタキシャル
層中に投影飛程を有するイオン注入法によって、該エピ
タキシャル層中に不純物拡散層を形成する。上記不純物
拡散層を形成するイオン注入法によって、エピタキシャ
ル層に素子分離拡散層を形成してもよい。
散層と第2埋め込み拡散層とが形成された半導体基体の
表面にエピタキシャル層を形成し、次いで選択熱酸化法
によってこのエピタキシャル層に酸化膜を形成した後、
このエピタキシャル層中に投影飛程を有するイオン注入
法によって、該エピタキシャル層中に不純物拡散層を形
成することから、この不純物拡散層を形成する前に不純
物が大きく拡散するような高温の熱処理が行われるの
で、不純物の拡散を考慮してエピタキシャル層を厚く形
成する必要はない。また不純物拡散層を形成するイオン
注入法によって、エピタキシャル層に素子分離拡散層を
形成することから、工程数が削減される。
図1の製造工程図によって説明する。
基体11上に絶縁膜12を形成する。この絶縁膜12
は、例えば酸化シリコン膜からなる。その後、例えば、
リソグラフィー技術とエッチング技術とによって、アラ
イメントマークが形成される領域上の上記絶縁膜12に
第1開口部13を形成すると同時に第1埋め込み拡散層
が形成される領域上の絶縁膜12に第2開口部14を形
成する。
う。この工程では、上記絶縁膜12を覆う状態にして半
導体基体11上に、ドーピングマスク15を形成する。
このドーピングマスク15は、例えばレジストからな
る。続いて上記第1開口部13をアライメントマーク1
6として、このアライメントマーク16をアライメント
の基準に用いたリソグラフィー技術によって、第2埋め
込み拡散層が形成される領域上の上記ドーピングマスク
15に第3開口部17を形成する。
う。この工程では、第2埋め込み拡散層を形成するため
の不純物18を上記第3開口部17から絶縁膜12を通
して半導体基体11中にドーピングする。上記ドーピン
グは例えばイオン注入法により行い、このイオン注入に
おけるイオンの投影飛程は半導体基体11の表面または
その表面から0.4μm以内の深さに設定される。
例えばアッシングおよび洗浄処理によって、上記ドーピ
ングマスク15を除去する。その後図1の(4)に示す
ように、第2開口部14から半導体基体11に不純物1
9を、例えば固相拡散によってドーピングして第1埋め
込み拡散層20を形成する。同時に、不純物(18)も
拡散されて第2埋め込み拡散層21が形成される。
アライメントマーク16となる第1開口部13と第1埋
め込み拡散層20を形成するための不純物の導入部とな
る第2開口部14とを同時に形成することから、単独で
アライメントマークを形成するための工程が必要ない。
そのため、工程数が削減される。また第1埋め込み拡散
層20を形成するためのドーピングを固相拡散によって
行う方法では、固相拡散時の熱処理によって不純物18
も拡散されて第2埋め込み拡散層21が形成される。そ
のため、この不純物18を拡散させる熱処理工程が削減
される。
すように、第1開口部13および第2開口部14の各底
面に露出している半導体基体11に酸化膜22,23が
形成される。そのため図2の(2)に示すように、上記
絶縁膜12(2点鎖線で示す部分)を除去した際には上
記酸化膜22,23(2点鎖線で示す部分)も除去され
るので、半導体基体11の表面に凹状部24,25が形
成される。そして凹状部24がアライメントマーク16
になる。
の製造工程図によって説明する。なお、図では、上記図
1によって説明したのと同様の構成部品には同一の符号
を付す。
基体11上に絶縁膜12を形成する。この絶縁膜12
は、例えば酸化シリコン膜からなる。その後、例えば、
リソグラフィー技術とエッチング技術とによって、アラ
イメントマークが形成される領域上の上記絶縁膜12に
第1開口部13を形成すると同時に第1埋め込み拡散層
が形成される領域上の絶縁膜12に第2開口部14を形
成する。さらにエッチングを進めて上記第1開口部1
3,第2開口部14の底部における半導体基体11の表
層を除去して段差パターンとなる第1凹状部31と第2
凹状部32とを形成する。
う。この工程では、上記絶縁膜12を覆う状態にして半
導体基体11上に、ドーピングマスク15を形成する。
このドーピングマスク15は、例えばレジストからな
る。続いて上記第1開口部13をアライメントマーク1
6として、このアライメントマーク16をアライメント
の基準に用いたリソグラフィー技術によって、第2埋め
込み拡散層が形成される領域上の上記ドーピングマスク
15に第3開口部17を形成する。
う。この工程では、第2埋め込み拡散層を形成するため
の不純物18を上記第3開口部17から絶縁膜12を通
して半導体基体11中にドーピングする。上記ドーピン
グは例えばイオン注入法により行い、このイオン注入に
おけるイオン(不純物18)の投影飛程は半導体基体1
1の表面またはその表面から0.4μm以内の深さに設
定される。
例えばアッシングおよび洗浄処理によって、上記ドーピ
ングマスク15を除去する。その後図3の(4)に示す
ように、第2開口部14から半導体基体11に不純物1
9をドーピングする。その後アニーリングを行って、上
記不純物18,19を拡散して第1埋め込み拡散層2
0,第2埋め込み拡散層21を形成する。上記ドーピン
グは、例えばイオン注入法によって行う。このイオン注
入におけるイオン(不純物19)の投影飛程は絶縁膜1
2がイオン注入マスクとなる深さに設定される。または
上記ドーピングは固相拡散によって行う。固相拡散の場
合は、上記図1で説明したのと同様になる。
アライメントマーク16となる第1開口部13と第1埋
め込み拡散層20を形成するため不純物の導入部となる
第2開口部14とを同時に形成することから、単独でア
ライメントマークを形成するための工程が必要ない。そ
のため、工程数が削減される。さらにアライメントマー
ク16となる第1開口部13よりさらに半導体基体11
を掘り下げてアライメントマーク16とすることから、
絶縁膜12を除去した後も、アライメントマーク16を
残すことが可能となる。そのため、第1埋め込み拡散層
20の形成をイオン注入によって行うことが可能とな
る。
ための不純物のドーピングをイオン注入法によって行う
方法では、絶縁膜12がイオン注入マスクとなるため、
イオン注入のためのマスク工程が削減される。
めの不純物のドーピングを固相拡散によって行った場合
には、固相拡散時に熱処理によって第2埋め込み拡散層
21となる不純物18が拡散される。そのため、この不
純物18を拡散させる熱処理工程が削減される。
の製造工程図によって説明する。なお、上記図1によっ
て説明したのと同様の構成部品には同一の符号を付す。
は、半導体基体11には、その表面に段差パターン(凹
状部)からなるアライメントマーク16が設けられかつ
この半導体基体11の上層部に第1埋め込み拡散層20
と第2埋め込み拡散層21とが形成されている。このよ
うな半導体基体11の表面に、エピタキシャル成長法に
よって、例えばこの半導体基体11とは逆導電型のエピ
タキシャル層26を形成する。
選択熱酸化法(例えば、LOCOS法)によって、上記
エピタキシャル層26の所定位置に素子分離となる、例
えば複数の島状の酸化膜27を形成する。
第2埋め込み拡散層21上の上記エピタキシャル層26
中に投影飛程を有するイオン注入法によってエピタキシ
ャル層26中に不純物を注入し、その後の熱処理によっ
て不純物拡散層28を形成する。上記イオン注入法で
は、不純物拡散層28を形成すると同時に、上記酸化膜
27の下部のエピタキシャル層26に素子分離拡散層
(チャネルストップ拡散層)29を形成してもよい。
散層20と第2埋め込み拡散層21とが形成された半導
体基体11の表面にエピタキシャル層26を形成し、次
いで選択熱酸化法によってこのエピタキシャル層26に
酸化膜27を形成した後、このエピタキシャル層26中
に投影飛程を有するイオン注入法によって不純物拡散層
28を形成することから、この不純物拡散層28を形成
する前に不純物が大きく拡散するような高温の熱処理が
終了しているので、不純物の拡散(特には上方拡散)を
考慮してエピタキシャル層26を厚く形成する必要はな
い。したがって、エピタキシャル層を従来よりも1/2
〜1/3程度薄く形成することが可能になる。
入法によって、エピタキシャル層26に素子分離拡散層
29を形成することから、二つの拡散層を1回のイオン
注入で形成することになる。そのため、工程数が削減さ
れる。
PNトランジスタ(以下、V−NPNTrと記す)と縦
型PNPトランジスタ(以下、V−PNPTrと記す)
とからなる相補型バイポーラトランジスタに適用した実
施例を、図5〜図9の製造工程図によって説明する。な
お、図では、上記図1で説明したのと同様の構成部品に
は同一の符号を付す。
1にp型のシリコン基板を用い、例えば熱酸化法によっ
て、半導体基体11上に酸化シリコン(SiO2 )から
なる絶縁膜12を例えば330nmの厚さに形成した。
次いでリソグラフィー技術(例えば、レジスト塗布、露
光、現像、ベーキング等の処理、以降リソグラフィー技
術は基本的に上記処理を行うものとする)とドライエッ
チング技術とによって、露光で用いるアライメントマー
クになる部分とV−NPNTrのコレクタ領域となる領
域上とに第1開口部13と第2開口部14とを形成し
た。この第1開口部13がアライメントマーク16とな
る。
によって決定され、本図では一つの開口パターンしか示
していないが、通常は例えば複数の正方形の開口パター
ンを等間隔に形成したものからなる。なお、このアライ
メントマーク16は、上記パターン形状に限定されるこ
とはなく、露光装置の種類に合わせた形状のパターンで
形成されることはいうまでもない。
回転塗布法によって、上記絶縁膜12を覆う状態にして
上記半導体基体11上にドーピングマスク15を例えば
レジストで形成した。次いで上記アライメントマーク1
6をアライメントの基準に用いて露光を行った後、さら
に現像、ベーキング等の処理を行って、V−PNPTr
の埋め込み分離領域が形成される領域上の上記ドーピン
グマスク15に第3開口部17を形成した。次いで上記
ドーピングマスク15を用いたイオン注入法によって、
上記第3開口部17から上記絶縁膜12を通して上記半
導体基体11中に不純物18を注入した。このときのイ
オン注入条件を、例えば、不純物18にリン(P+ )を
用い、打ち込みエネルギーを300keV〜700ke
Vの範囲内の所定値に設定し、ドーズ量を1×1013個
/cm2 〜7×1013個/cm2 の範囲内の所定値に設
定した。これによってイオンの投影飛程は、半導体基体
11の表面またはその表面から0.4μm以内の深さに
なった。
て上記ドーピングマスク15を除去した。次いで図6の
(1)に示すように、酸化アンチモン(Sb2 O3 )を
用いた固相拡散によって、上記第2開口部14から半導
体基体11中にアンチモンを拡散させてn+ 型の埋め込
みコレクタ領域41(前記図1によって説明した第1埋
め込み拡散層20に相当)を形成した。このとき、第1
開口部13からも半導体基体11中にアンチモンが拡散
される。この固相拡散条件としては、例えば、雰囲気の
温度を1200℃、拡散時間を1時間に設定した。そし
て上記固相拡散時には、第1,第2開口部13,14に
露出している半導体基体11が50nm程酸化されて、
100nmの厚さの酸化膜22,23が形成された。ま
た、V−PNPTrの埋め込み分離領域にイオン注入し
たリンが拡散してn型の埋め込み分離領域42(図1に
よって説明した第2埋め込み拡散層21に相当)を形成
した。この固相拡散では、半導体基体11の深い部分に
不純物が拡散されるため、半導体基体11の表面近傍の
不純物濃度は低く抑えられる。
ングによって、上記絶縁膜11を除去した。このとき、
固相拡散の時に形成された酸化膜22,23も同時に除
去した。その結果、図6の(2)に示すように、酸化膜
(22,23)を除去した部分の半導体基体11に50
nm程度の深さを有する凹状部24,25(2点鎖線で
示す部分)が形成された。次いで既存のエピタキシャル
成長技術によって、半導体基体11上にn型エピタキシ
ャル層43(図1によって説明したエピタキシャル層2
6に相当)を形成した。このn型エピタキシャル層43
は、例えば、1Ωcm〜5Ωcmの範囲内の抵抗を有
し、例えば0.7μm〜2.0μmの範囲内の所望の厚
さに形成した。このエピタキシャル成長では、上記凹状
部24はn型エピタキシャル層43の表面にも転写され
るため、n型エピタキシャル層43の表面に凹状部44
が形成された。なお、凹状部24も同様にn型エピタキ
シャル層43の表面に転写された。
キシャル層43の表面に酸化シリコン膜45を形成した
後、化学的気相成長(以下、CVDという、CVDはCh
emical Vapour Depositionの略)法によって、窒化シリ
コン膜46を例えば100nmの厚さに形成する。上記
各成膜では、上記凹状部44上に同様の凹状の段差が形
成され、この段差部が新たなアライメントマーク47と
なる。
て、リソグラフィー技術によって、各アクティブ領域上
を覆うレジストパターン48を形成した。次いで上記レ
ジストパターン48を用いて、上記窒化シリコン膜46
と上記酸化シリコン膜45とをパターニングした。
した。そして図7の(1)に示すように、いわゆるリセ
スLOCOS法によって、上記n型エピタキシャル層4
3に熱酸化膜からなる素子分離領域49(前記図3によ
って説明した酸化膜27に相当)を例えば800nmの
厚さに形成した。次いでイオン注入法によって、V−N
PNTrが形成される領域の一部分に、埋め込みコレク
タ拡散層41に接続するn+ シンカー領域50を形成し
た。このイオン注入条件としては、例えば、不純物にリ
ン(P+ )を用い、打ち込みエネルギーを70keV、
ドーズ量を5×1015個/cm2 に設定した。その後1
000℃で30分間の熱拡散処理を行った。
素子分離領域49のいわゆるバーズヘッド(図示省略)
を除去して平坦化を行った。続いてリソグラフィー技術
によって、V−PNPTrが形成される領域上と素子分
離領域49の一部分上とに開口部51,52を設けたレ
ジストマスク53を形成した。そして上記レジストマス
ク53をイオン注入マスクに用いたイオン注入法によっ
て、上記n型エピタキシャル層43中に不純物を注入し
た。上記イオン注入条件としては、例えば不純物にホウ
素(B+ )を用い、打ち込みエネルギーを180keV
〜600keVの範囲内で設定し、ドーズ量を1×10
14個/cm2 〜1×1015個/cm2 の範囲内で設定し
た。
−PNPTrが形成される領域のn型エピタキシャル層
43中にp+ 型のコレクタ領域54をn型の埋め込み分
離領域42に達する状態に形成し、かつ素子分離領域4
9の下部のn型エピタキシャル層43中にp+ 型の素子
分離拡散層55を半導体基体11に達する状態に形成し
た。
Trのベース領域56となる領域に、例えばリン
(P+ )を選択的に注入した。このイオン注入条件とし
ては、例えば不純物にリン(P+ )を用い、打ち込みエ
ネルギーを150keV〜300keVの範囲内で設定
し、ドーズ量を1×1013個/cm2 〜1×1014個/
cm 2 の範囲内で設定した。さらにイオン注入法によっ
て、V−PNPTrのベース取り出し領域57となる領
域に、n型の不純物を選択的に注入した。このイオン注
入条件としては、例えばn型の不純物にヒ素(As+ )
を用い、打ち込みエネルギーを30keV〜70keV
の範囲内で設定し、ドーズ量を1×1015個/cm2 〜
1×1016個/cm2 の範囲内で設定した。
コン膜58を例えば100nmの厚さに形成した。そし
てV−NPNTrのベース領域が形成される領域上、V
−PNPTrのエミッタ取り出し電極が形成される領域
上およびコレクタ取り出し電極が形成される領域上の上
記酸化シリコン膜58に開口部59,60,61を形成
した。
ン膜58側の全面にポリシリコン膜62を例えば150
nmの厚さに形成する。その後イオン注入法によって、
上記ポリシリコン膜62にp型の不純物を注入した。上
記イオン注入条件としては、p型の不純物として例えば
二フッ化ホウ素(BF2 + )を用い、打ち込みエネルギ
ーを30keV〜70keVの範囲内で設定し、ドーズ
量を1×1015個/cm2 〜1×1016個/cm2 の範
囲内で設定した。
によって、上記ポリシリコン膜62をパターニングし
て、図8の(1)に示すように、V−NPNTrのベー
ス取り出し電極63,V−PNPTrのエミッタ取り出
し電極64およびコレクタ取り出し電極65を形成し
た。上記エッチングでは、例えばエッチングガスにトリ
クロロトリフルオロエタン(C2 Cl3 F3 )を用い
た。
(62)側の全面に酸化シリコン膜66を例えば300
nmの厚さに形成した。次いでリソグラフィー技術とエ
ッチングとによって、V−NPNTrのエミッタ領域と
なる領域上の上記ベース取り出し電極63と酸化シリコ
ン膜66とにエミッタ開口部67を形成し、n型エピタ
キシャル層43の表面を露出させた。
注入法によって、上記エミッタ開口部67よりp型不純
物をn型エピタキシャル層43に注入することによりV
−NPNTrの真性ベース領域68を形成した。上記イ
オン注入条件としては、p型不純物に二フッ化ホウ素
(BF2 + )を用い、打ち込みエネルギーを30keV
〜70keVの範囲内で設定し、ドーズ量を1×1013
個/cm2 〜1×1014個/cm2 の範囲内で設定し
た。
コン膜を例えば600nmの厚さに形成した後、例えば
900℃、10分間のアニーリングを行った。そして上
記酸化シリコン膜を全面エッチバックして、上記エミッ
タ開口部67の側壁にサイドウォール絶縁膜69を形成
した。このサイドウォール絶縁膜69はエミッタ取り出
し電極とベース取り出し電極とを分離するものとなる。
また上記アニーリングによりベース取り出し電極63中
のホウ素がn型エピタキシャル層43中に拡散してV−
NPNTrのp+ 型のグラフトベース領域70を形成す
るとともに、エミッタ取り出し電極64およびコレクタ
取り出し電極65中のホウ素がn型エピタキシャル層4
3中に拡散してV−PNPTrのp+ 型のエミッタ領域
71およびp+ 型のコレクタ取り出し領域72を形成し
た。
て全面にポリシリコン膜を例えば150nmの厚さに形
成した。その後イオン注入法によって、ポリシリコン膜
の全面のn型の不純物を注入した。上記イオン注入条件
としては、例えば、n型の不純物にヒ素(As+ )を用
い、打ち込みエネルギーを30keV〜70keVの範
囲内で設定し、ドーズ量を1×1015個/cm2 〜1×
1016個/cm2 の範囲内で設定した。続いてアニーリ
ング〔例えばRTA(Rapid Thermal Annealing )〕を
行って、上記ポリシリコン膜中の不純物をn型エピタキ
シャル層43に形成した真性ベース領域68の上層に拡
散してV−NPNTrのエミッタ領域73を形成した。
上記アニーリングは、例えば、1000℃〜1100℃
の範囲内で、5秒〜30秒間の範囲内で行った。
術とによってポリシリコン膜をパターニングして、エミ
ッタ取り出し電極74を形成した。このエッチングで
は、エッチングガスに例えばトリクロロトリフルオロエ
タン(C2 Cl3 F3 )と六フッ化イオウ(SF6 )と
を用いた。その後、上記酸化シリコン膜66にコンタク
トホール75〜77を形成するとともに上記酸化シリコ
ン膜66と酸化シリコン膜58とにコンタクトホール7
8,79の形成した後、金属電極80〜85の形成を行
って、相補型バイポーラトランジスタ1を完成させた。
るダブルポリシリコン構造とし、V−PNPTrをいわ
ゆるシングルポリシリコン構造としたが、この構造に限
定されるものではない。
造方法では、n型エピタキシャル層43の薄層化を妨げ
る要因となっているV−PNPTrのp+ 型のコレクタ
領域54の上方拡散を抑制するために、p+ 型のコレク
タ領域54の形成工程を一般に熱処理条件が最も厳しい
とされる工程よりもできる限り後ろの工程で行うように
している。
体11に用いた上記説明した製造方法では、まず、この
半導体基体11にV−PNPTrのn型の埋め込み分離
領域42をV−NPNTrのn+ 型の埋め込みコレクタ
領域41の後に形成し、またV−PNPTrのp+ 型の
コレクタ領域54を素子分離領域49の後に形成した。
しかも、特に深い位置に形成する必要があるn型の埋め
込み分離領域42は、半導体基体11の奥深くに投影飛
程を設定することができる高エネルギーイオン注入によ
って、n型不純物を注入して形成した。
特にp+ 型のコレクタ領域54のn型エピタキシャル層
43側への上方拡散を抑制した。その結果、n型エピタ
キシャル層43の層厚を予め過剰な厚さに設定しておく
必要がなくなった。したがって、上記製造方法により製
造された相補型のバイポーラトランジスタ1において
は、V−NPNTrのコレクタ層となるn型エピタキシ
ャル層43が必要最小限の厚さとなった。そのため、V
−NPNTrにおいては、カーク効果が抑制され、動作
の高速化が図れた。
縮小により、チャネルストップ拡散層となるp+ 型の素
子分離拡散層55を上下2段に分けて形成する必要もな
くなるため、ここでイオン注入工程が1回削減された。
PTrのp+ 型のコレクタ領域54を、V−NPNTr
のp+ 型の素子分離拡散層55を形成するためのイオン
注入工程で同時に形成し、またV−NPNTrのp+ 型
のグラフトベース領域70とV−PNPTrのコレクタ
取り出し領域72とを共通の拡散工程により同時に形成
すれば、通常のバイポーラトランジスタの製造プロセス
と比較しても、相補型構成を採ることによる工程数の増
大を最小限に抑えることができる。
ラトランジスタに適用した実施例を、図10,図11の
製造工程図によって説明する。なお、図では、上記図5
〜図9によって説明したのと同様の構成部品には同一の
符号を付す。
11に例えばp型のシリコン基板を用い、例えば熱酸化
法によって、半導体基体11上に酸化シリコン(SiO
2 )からなる絶縁膜12を例えば330nmの厚さに形
成した。次いでリソグラフィー技術とドライエッチング
技術とによって、露光で用いるアライメントマークとな
る部分とV−NPNTrのコレクタ領域となる領域上と
に第1開口部13と第2開口部14とを形成した。さら
に半導体基体11をエッチングして、半導体基体11に
深さが50nm程度の第1凹状部31と第2凹状部32
とを形成した。この第1開口部13および凹状部31が
アライメントマーク16となる。
によって決定され、本図では一つの開口パターンしか示
していないが、通常は例えば複数の正方形の開口パター
ンを等間隔に形成したものからなる。なお、このアライ
メントマーク16は、上記パターン形状に限定されるこ
とはなく、露光装置の種類に合わせた形状のパターンで
形成されることはいうまでもない。
様のプロセスによって、図10の(2)に示すように、
上記絶縁膜12を覆う状態にして上記半導体基体11上
にドーピングマスク15を例えばレジストで形成した。
次いでV−PNPTrの埋め込み分離領域が形成される
領域上の上記ドーピングマスク15に第3開口部17を
形成した。次いで上記ドーピングマスク15を用いたイ
オン注入法によって、上記第3開口部17から上記絶縁
膜12を通して上記半導体基体11中にリン(P+ )を
注入した。このときのイオン注入条件は前記図5の
(2)で説明したのと同様である。
て上記ドーピングマスク15を除去した。次いで図11
の(1)に示すように、絶縁膜12をマスクとしたイオ
ン注入法によって、上記第2開口部14から半導体基体
11中のn+ 型の埋め込みコレクタ領域となる領域にヒ
素(As+ )を注入した。このとき、第1開口部13か
らも半導体基体11にもヒ素(As+ )が注入された。
このイオン注入条件としては、例えば、上記ヒ素(As
+ )の打ち込みエネルギーを30keV〜70keVの
範囲の所定の値に設定し、ドーズ量を1×1015個/c
m2 〜5×1015個/cm2 の範囲の所定の値に設定し
た。。
0℃〜1100℃の温度範囲内でかつ0.5時間〜3時
間の範囲内でアニーリングを行った。それによって、先
にイオン注入したヒ素(As+ )を拡散してV−NPN
Trのn+ 型の埋め込みコレクタ領域41を形成した。
同時に上記熱処理によって、V−PNPTrのn+ 型の
埋め込み分離領域にイオン注入したリン(P+ )を拡散
して、n型の埋め込み分離領域42を形成した。上記イ
オン注入では、半導体基体11の深い部分に不純物が注
入されるため、上記半導体基体11の表面近傍における
不純物濃度は低く抑えられる。
ングによって、上記絶縁膜11を除去した。そして図1
2に示すように、既存のエピタキシャル成長技術によっ
て、半導体基体11上にn型エピタキシャル層43(図
2によって説明したエピタキシャル層26に相当)を形
成する。このn型エピタキシャル層43は、前記図6の
(2)で説明したのと同様の条件によって形成した。こ
のエピタキシャル成長では、上記第1凹状部31(2点
鎖線で示す部分)はn型エピタキシャル層43の表面に
も転写されるため、n型エピタキシャル層43の表面に
は凹状部44が形成された。なお、上記第2凹状部32
(2点鎖線で示す部分)もn型エピタキシャル層43の
表面に転写された。
キシャル層43の表面に酸化シリコン膜45を形成した
後、CVD法によって、窒化シリコン膜46を例えば1
00nmの厚さに形成した。上記各成膜では、凹状部4
4上に同様の凹状の段差が形成され、この段差部がアラ
イメントマーク47となる。
て、リソグラフィー技術によって、各アクティブ領域上
を覆う状態に設けたレジストパターン48を形成した。
次いで上記レジストパターン48を用いて、上記窒化シ
リコン膜46と上記酸化シリコン膜45とをパターニン
グした。
によって、上記レジストパターン48を除去した。その
後、ここでは図示はしないが前記図7以降によって説明
した工程を行って、相補型のバイポーラトランジスタ1
を完成させた。
+ 型の埋め込みコレクタ拡散層41を形成したが、例え
ば前記図6の(1)によって説明したのと同様にして、
酸化アンチモン(Sb2 O3 )を用いた固相拡散によっ
て形成することも可能である。この場合の固相拡散条件
としては、例えば、雰囲気の温度を1200℃、拡散時
間を1時間に設定した。
例では、絶縁膜12に、アライメントマーク16となる
第1開口部13とn+ 型の埋め込みコレクタ拡散層41
を形成するための不純物の導入部となる第2開口部14
とを同時に形成することから、アライメントマーク16
を形成するための工程は他の工程と兼ねることになる。
そのため、工程数は削減される。さらに第1開口部13
下の半導体基体11を掘り下げてアライメントマーク1
6とすることから、絶縁膜12を除去した後も、アライ
メントマーク16は残る。
41を形成するための不純物のドーピングをイオン注入
法により行うことから、絶縁膜12をイオン注入マスク
として用いることが可能になる。そのため、マスクを形
成する工程が削減される。
41を形成するための不純物のドーピングを固相拡散に
よって行う方法では、固相拡散時の熱処理によってn型
の埋め込み分離拡散層42となる不純物が拡散される。
そのため、n型の埋め込み分離拡散層42となる不純物
を拡散させる熱処理工程が削減される。
形成した絶縁膜にアライメントマークとなる第1開口部
と不純物の導入部となる第2開口部とを同時に形成する
発明によれば、単独でアライメントマークを形成する工
程は必要はない。そのため、工程数を削減することがで
きる。
て形成する発明によれば、固相拡散時の熱処理によって
第2埋め込み拡散層となる不純物が拡散される。そのた
め、第2埋め込み拡散層を形成するための不純物を拡散
させる熱処理工程を削減することができる。
さらに半導体基体を掘り下げてアライメントマークとす
る発明によれば、絶縁膜を除去した後も、アライメント
マークを残すことが可能となる。
によって形成する発明によれば、絶縁膜をマスクとして
用いることが可能になるので、マスクを形成する工程を
削減することができる。
とが形成された半導体基体の表面にエピタキシャル層を
形成し、次いで選択熱酸化法によってこのエピタキシャ
ル層に酸化膜を形成した後、このエピタキシャル層中に
投影飛程を有するイオン注入法によって、該エピタキシ
ャル層中に不純物拡散層を形成する発明によれば、不純
物拡散層を形成する前に不純物が大きく拡散するような
高温の熱処理が終了しているので、不純物の上方拡散を
考慮してエピタキシャル層を厚く形成する必要がない。
そのため、エピタキシャル層を従来よりも薄く形成でき
る。
によって、エピタキシャル層に素子分離拡散層を形成す
る発明によれば、二つの拡散層を1回のイオン注入で形
成するため、工程数を削減することができる。
る。
る。
る。
程図(その1)である。
程図(その2)である。
程図(その3)である。
程図(その4)である。
程図(その5)である。
(その1)である。
(その2)である。
(その3)である。
構成断面図である。
図である。
Claims (9)
- 【請求項1】 半導体基体上に絶縁膜を形成した後、ア
ライメントマークが形成される領域上の該絶縁膜に第1
開口部を形成すると同時に、第1埋め込み拡散層が形成
される領域上の該絶縁膜に第2開口部を形成する第1工
程と、 前記半導体基体上に前記絶縁膜を覆うドーピングマスク
を形成した後、続いて前記第1開口部をアライメントマ
ークとして、該アライメントマークをアライメントの基
準に用いたリソグラフィー技術によって、第2埋め込み
拡散層が形成される領域上の該ドーピングマスクに第3
開口部を形成する第2工程と、 第2埋め込み拡散層を形成するための不純物を前記第3
開口部から該絶縁膜を通して該半導体基体中にドーピン
グする第3工程と、 前記ドーピングマスクを除去した後、前記第2開口部か
ら前記半導体基体に不純物をドーピングして第1埋め込
み拡散層を形成する第4工程とを備えたことを特徴とす
る半導体装置の製造方法。 - 【請求項2】 請求項1記載の半導体装置の製造方法に
おいて、 前記第2埋め込み拡散層を形成するための不純物のドー
ピングはイオン注入法により行い、 前記イオン注入における前記不純物となるイオンの投影
飛程を前記半導体基体の表面または該表面から0.4μ
m以内の深さに設定することを特徴とする半導体装置の
製造方法。 - 【請求項3】 請求項1記載の半導体装置の製造方法に
おいて、 前記第1埋め込み拡散層を形成するための不純物のドー
ピングは固相拡散によって行うことを特徴とする半導体
装置の製造方法。 - 【請求項4】 請求項1記載の半導体装置の製造方法に
おいて、 前記第1埋め込み拡散層を形成するための不純物のドー
ピングは固相拡散によって行うことを特徴とする半導体
装置の製造方法。 - 【請求項5】 半導体基体上に絶縁膜を形成した後、ア
ライメントマークが形成される領域上の該絶縁膜に第1
開口部を形成すると同時に第1埋め込み拡散層が形成さ
れる領域上の該絶縁膜に第2開口部を形成し、さらに該
第1開口部下の該半導体基体の上層部分を除去して凹状
部を形成する第1工程と、 前記半導体基体上に前記絶縁膜を覆うドーピングマスク
を形成した後、続いて前記第1開口部をアライメントマ
ークとして、該アライメントマークをアライメントの基
準に用いたリソグラフィー技術によって、第2埋め込み
拡散層が形成される領域上の該ドーピングマスクに第3
開口部を形成する第2工程と、 第2埋め込み拡散層を形成するための不純物を前記第3
開口部から該絶縁膜を通して該半導体基体中にドーピン
グする第3工程と、 前記ドーピングマスクを除去した後、前記第2開口部か
ら前記半導体基体に不純物をドーピングして第1埋め込
み拡散層を形成する第4工程とを備えたことを特徴とす
る半導体装置の製造方法。 - 【請求項6】 請求項5記載の半導体装置の製造方法に
おいて、 前記第1埋め込み拡散層を形成するための不純物のドー
ピングはイオン注入法により行い、 前記イオン注入における前記不純物となるイオンの投影
飛程を前記絶縁膜がドーピングマスクとして機能する深
さに設定することを特徴とする半導体装置の製造方法。 - 【請求項7】 請求項5記載の半導体装置の製造方法に
おいて、 前記第1埋め込み拡散層を形成するための不純物のドー
ピングは固相拡散によって行うことを特徴とする半導体
装置の製造方法。 - 【請求項8】 半導体基体上に絶縁膜を形成した後、ア
ライメントマークが形成される領域上の該絶縁膜に第1
開口部を形成すると同時に第1埋め込み拡散層が形成さ
れる領域上の該絶縁膜に第2開口部を形成し、さらに該
第1開口部下の該半導体基体の上層部分を除去して凹状
部を形成する工程と、 前記半導体基体上に前記絶縁膜を覆うドーピングマスク
を形成した後、続いて前記第1開口部をアライメントマ
ークとして、該アライメントマークをアライメントの基
準に用いたリソグラフィー技術によって、第2埋め込み
拡散層が形成される領域上の該ドーピングマスクに第3
開口部を形成する工程と、 第2埋め込み拡散層を形成するための不純物を前記第3
開口部から該絶縁膜を通して該半導体基体中にドーピン
グする工程と、 前記ドーピングマスクを除去した後、前記第2開口部か
ら前記半導体基体に不純物をドーピングして第1埋め込
み拡散層を形成する工程と前記絶縁膜を除去する工程と
を行うことにより、 表面にアライメントマークとなる段差パターンが設けら
れかつ上層部に第1埋め込み拡散層と第2埋め込み拡散
層とが形成された半導体基体を得た後、 前記 半導体基体の表面に、該半導体基体とは逆導電型の
エピタキシャル層を形成する第1工程と、 選択熱酸化法によって、前記エピタキシャル層に酸化膜
を形成する第2工程と、 前記第2埋め込み拡散層上の前記エピタキシャル層中に
投影飛程を有するイオン注入法によって、該エピタキシ
ャル層中に不純物拡散層を形成する第3工程とを備えた
ことを特徴とする半導体装置の製造方法。 - 【請求項9】 請求項8記載の半導体装置の製造方法に
おいて、 前記不純物拡散層を形成するイオン注入法によって、前
記エピタキシャル層に素子分離拡散層を形成することを
特徴とする半導体装置の製造方法。
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