JPH0964192A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0964192A JPH0964192A JP7216871A JP21687195A JPH0964192A JP H0964192 A JPH0964192 A JP H0964192A JP 7216871 A JP7216871 A JP 7216871A JP 21687195 A JP21687195 A JP 21687195A JP H0964192 A JPH0964192 A JP H0964192A
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Abstract
(57)【要約】
【課題】 ＮＰＮ，ＰＮＰの各トランジスタを同一基体
に形成するにはエピタキシャル層を厚膜化する必要によ
り、ＮＰＮトランジスタの特性劣化を招いていた。また
アライメントマークのみの形成工程が必要なため工程増
となっていた。 【解決手段】 半導体基体11上に形成した絶縁膜12に第
１開口部13（アライメントマーク16）と第２開口部14と
を形成し、次に半導体基体11上にドーピングマスク15を
形成した後、それにアライメントマーク16を基準にして
第３開口部17を形成する。そして不純物18を第３開口部
17より半導体基体11中に導入した後、ドーピングマスク
15を除去し、その後固相拡散によって第２開口部14より
半導体基体11に不純物19を導入して第１埋め込み拡散層
20を形成し、同時に不純物18を拡散して第２埋め込み拡
散層21を形成する。次にエピタキシャル層を形成した
後、その中にイオン注入法により不純物拡散層を形成す
る（図示省略）。
に形成するにはエピタキシャル層を厚膜化する必要によ
り、ＮＰＮトランジスタの特性劣化を招いていた。また
アライメントマークのみの形成工程が必要なため工程増
となっていた。 【解決手段】 半導体基体11上に形成した絶縁膜12に第
１開口部13（アライメントマーク16）と第２開口部14と
を形成し、次に半導体基体11上にドーピングマスク15を
形成した後、それにアライメントマーク16を基準にして
第３開口部17を形成する。そして不純物18を第３開口部
17より半導体基体11中に導入した後、ドーピングマスク
15を除去し、その後固相拡散によって第２開口部14より
半導体基体11に不純物19を導入して第１埋め込み拡散層
20を形成し、同時に不純物18を拡散して第２埋め込み拡
散層21を形成する。次にエピタキシャル層を形成した
後、その中にイオン注入法により不純物拡散層を形成す
る（図示省略）。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にはアライメントマークと埋め込み拡散
層の形成に関するものである。
方法に関し、特にはアライメントマークと埋め込み拡散
層の形成に関するものである。
【０００２】
【従来の技術】ＮＰＮトランジスタとＰＮＰトランジス
タとを組み合わせた相補型バイポーラトランジスタは、
従来から例えばプッシュプル回路の構成素子としてオー
ディオ機器の高出力増幅段に用いられてきた。近年、Ｕ
ＨＦテレビジョンチューナの映像中間周波数用増幅／検
波回路、あるいは高速通信用や光通信用の信号処理回路
に代表される高周波用ＬＳＩにおいては、いわゆるシス
テム・オン・チップ化が進められており、相補型バイポ
ーラトランジスタ回路についてもより高速で集積度の高
いものをより少ない工程で製造する方法が求められてい
る。
タとを組み合わせた相補型バイポーラトランジスタは、
従来から例えばプッシュプル回路の構成素子としてオー
ディオ機器の高出力増幅段に用いられてきた。近年、Ｕ
ＨＦテレビジョンチューナの映像中間周波数用増幅／検
波回路、あるいは高速通信用や光通信用の信号処理回路
に代表される高周波用ＬＳＩにおいては、いわゆるシス
テム・オン・チップ化が進められており、相補型バイポ
ーラトランジスタ回路についてもより高速で集積度の高
いものをより少ない工程で製造する方法が求められてい
る。
【０００３】従来の代表的な相補型バイポーラトランジ
スタを図１３の概略構成断面図によって説明する。
スタを図１３の概略構成断面図によって説明する。
【０００４】図に示すように、この相補型バイポーラト
ランジスタ１０１は、エミッタ／ベース／コレクタ間の
接合が基板の深さ方向、すなわち縦方向に形成された縦
型ＮＰＮトランジスタ（以下、Ｖ−ＮＰＮＴｒと略記す
る）１０２と縦型ＰＮＰトランジスタ（以下、Ｖ−ＰＮ
ＰＴｒと略記する）１０３とが同一の例えばｐ型基板１
１１上に形成されたものである。
ランジスタ１０１は、エミッタ／ベース／コレクタ間の
接合が基板の深さ方向、すなわち縦方向に形成された縦
型ＮＰＮトランジスタ（以下、Ｖ−ＮＰＮＴｒと略記す
る）１０２と縦型ＰＮＰトランジスタ（以下、Ｖ−ＰＮ
ＰＴｒと略記する）１０３とが同一の例えばｐ型基板１
１１上に形成されたものである。
【０００５】Ｖ−ＮＰＮＴｒ１０２では、ｐ型基板１１
１とその上に形成したｎ型エピタキシャル層１１２との
境界近傍の領域にｎ+ 型の埋め込みコレクタ領域１１３
が形成されている。上記ｎ型エピタキシャル層１１２
は、その上層部が選択酸化分離〔いわゆるＬＯＣＯＳ
（Local Oxidation of Silicon）〕法で形成された素子
分離領域１１４により複数のいわゆる島状の素子形成領
域に分離されている。この素子形成領域の表層部には、
ｐ型のベース領域１１５、上記ｎ+ 型の埋め込みコレク
タ領域１１３に接続するｎ+ 型のコレクタ取り出し領域
１１６が形成されている。
１とその上に形成したｎ型エピタキシャル層１１２との
境界近傍の領域にｎ+ 型の埋め込みコレクタ領域１１３
が形成されている。上記ｎ型エピタキシャル層１１２
は、その上層部が選択酸化分離〔いわゆるＬＯＣＯＳ
（Local Oxidation of Silicon）〕法で形成された素子
分離領域１１４により複数のいわゆる島状の素子形成領
域に分離されている。この素子形成領域の表層部には、
ｐ型のベース領域１１５、上記ｎ+ 型の埋め込みコレク
タ領域１１３に接続するｎ+ 型のコレクタ取り出し領域
１１６が形成されている。
【０００６】上記素子形成領域の上面には、酸化シリコ
ン（ＳｉＯ2 ）からなる層間絶縁膜１１７を介して多結
晶シリコン層からなる３種類の取り出し電極が接続され
ている。すなわち、上記ベース領域１１５に臨む部分に
は、エミッタ取り出し電極１１８とベース取り出し電極
１１９とが接続され、これらの電極からの不純物拡散に
よってそれぞれｎ+ 型のエミッタ領域１２０とｐ+ 型の
ベース取り出し領域１２１とが上記ベース領域１１５内
に形成されている。また上記ｎ+ 型のコレクタ取り出し
領域１１６に臨む部分にはコレクタ取り出し電極１２１
が接続され、このコレクタ取り出し電極１２１からの不
純物拡散によってｎ+ 型のコレクタ取り出し領域１２２
が形成されている。
ン（ＳｉＯ2 ）からなる層間絶縁膜１１７を介して多結
晶シリコン層からなる３種類の取り出し電極が接続され
ている。すなわち、上記ベース領域１１５に臨む部分に
は、エミッタ取り出し電極１１８とベース取り出し電極
１１９とが接続され、これらの電極からの不純物拡散に
よってそれぞれｎ+ 型のエミッタ領域１２０とｐ+ 型の
ベース取り出し領域１２１とが上記ベース領域１１５内
に形成されている。また上記ｎ+ 型のコレクタ取り出し
領域１１６に臨む部分にはコレクタ取り出し電極１２１
が接続され、このコレクタ取り出し電極１２１からの不
純物拡散によってｎ+ 型のコレクタ取り出し領域１２２
が形成されている。
【０００７】上記エミッタ取り出し電極１１８，ベース
取り出し電極１１９，コレクタ取り出し電極１２１に
は、それぞれアルミニウム系金属を主材料とした多層膜
からなるエミッタ電極１２３，ベース電極１２４，コレ
クタ電極１２５が層間絶縁膜１２６に形成された開口部
を通じて接続されている。
取り出し電極１１９，コレクタ取り出し電極１２１に
は、それぞれアルミニウム系金属を主材料とした多層膜
からなるエミッタ電極１２３，ベース電極１２４，コレ
クタ電極１２５が層間絶縁膜１２６に形成された開口部
を通じて接続されている。
【０００８】一方、Ｖ−ＰＮＰＴｒ１０３では、ｐ型基
板１１１とその上に形成したｎ型エピタキシャル層１１
２との境界近傍の領域に、このＶ−ＰＮＰＴｒ１０３を
ｐ型基板１１１から電気的に分離するためのｎ+ 型の埋
め込み分離領域１３１と、ｐ + 型の埋め込みコレクタ領
域１３２とが積層した状態に形成されている。またｐ +
型の埋め込みコレクタ領域１３２の上側には上記ｎ型エ
ピタキシャル層１１２にイオン注入を施すことにより形
成したｐ型ウエル１３３が設けられている。このｐ型ウ
エル１３３は、上層部がＬＯＣＯＳ法で形成された素子
分離領域１１４により複数のいわゆる島状の素子形成領
域に分離されている。この素子形成領域の表層部には、
ｎ型のベース領域１３４、上記ｐ+ 型の埋め込みコレク
タ領域１３２に接続するｐ+ 型のコレクタ取り出し領域
１３５が形成されている。
板１１１とその上に形成したｎ型エピタキシャル層１１
２との境界近傍の領域に、このＶ−ＰＮＰＴｒ１０３を
ｐ型基板１１１から電気的に分離するためのｎ+ 型の埋
め込み分離領域１３１と、ｐ + 型の埋め込みコレクタ領
域１３２とが積層した状態に形成されている。またｐ +
型の埋め込みコレクタ領域１３２の上側には上記ｎ型エ
ピタキシャル層１１２にイオン注入を施すことにより形
成したｐ型ウエル１３３が設けられている。このｐ型ウ
エル１３３は、上層部がＬＯＣＯＳ法で形成された素子
分離領域１１４により複数のいわゆる島状の素子形成領
域に分離されている。この素子形成領域の表層部には、
ｎ型のベース領域１３４、上記ｐ+ 型の埋め込みコレク
タ領域１３２に接続するｐ+ 型のコレクタ取り出し領域
１３５が形成されている。
【０００９】上記素子形成領域の上面には、酸化シリコ
ン（ＳｉＯ2 ）からなる層間絶縁膜１１７を介して多結
晶シリコン層からなる３種類の取り出し電極が接続され
ている。すなわち、上記ベース領域１３４に臨む部分に
は、エミッタ取り出し電極１３６とベース取り出し電極
１３７とが接続され、これらの電極からの不純物拡散に
よってそれぞれｐ+ 型のエミッタ領域１３８とｎ+ 型の
ベース取り出し領域１３９とが上記ベース領域１３４内
に形成されている。また上記コレクタ取り出し領域１３
５に臨む部分にはコレクタ取り出し電極１４０が接続さ
れ、このコレクタ取り出し電極１４０からの不純物拡散
によってｐ+ 型のコレクタ取り出し領域１４１が形成さ
れている。
ン（ＳｉＯ2 ）からなる層間絶縁膜１１７を介して多結
晶シリコン層からなる３種類の取り出し電極が接続され
ている。すなわち、上記ベース領域１３４に臨む部分に
は、エミッタ取り出し電極１３６とベース取り出し電極
１３７とが接続され、これらの電極からの不純物拡散に
よってそれぞれｐ+ 型のエミッタ領域１３８とｎ+ 型の
ベース取り出し領域１３９とが上記ベース領域１３４内
に形成されている。また上記コレクタ取り出し領域１３
５に臨む部分にはコレクタ取り出し電極１４０が接続さ
れ、このコレクタ取り出し電極１４０からの不純物拡散
によってｐ+ 型のコレクタ取り出し領域１４１が形成さ
れている。
【００１０】上記エミッタ取り出し電極１３６，ベース
取り出し電極１３７，コレクタ取り出し電極１４０に
は、それぞれアルミニウム系金属を主材料とした多層膜
からなるエミッタ電極１４１，ベース電極１４２，コレ
クタ電極１４３が層間絶縁膜１２７に形成された開口部
を通じて接続されている。
取り出し電極１３７，コレクタ取り出し電極１４０に
は、それぞれアルミニウム系金属を主材料とした多層膜
からなるエミッタ電極１４１，ベース電極１４２，コレ
クタ電極１４３が層間絶縁膜１２７に形成された開口部
を通じて接続されている。
【００１１】上記Ｖ−ＮＰＮＴｒ１０２とＶ−ＰＮＰＴ
ｒ１０３との間、および図示されない他の素子間とに
は、素子分離領域１１４の下側にｐ+ 型の素子分離拡散
層（チャネルストップ拡散層）１５１が形成されてい
る。この素子分離拡散層１５１は、下層側の拡散層１５
２と上層側の拡散層１５３とを上下２段に積み重ねた、
いわゆる向かい合わせ分離となっている。
ｒ１０３との間、および図示されない他の素子間とに
は、素子分離領域１１４の下側にｐ+ 型の素子分離拡散
層（チャネルストップ拡散層）１５１が形成されてい
る。この素子分離拡散層１５１は、下層側の拡散層１５
２と上層側の拡散層１５３とを上下２段に積み重ねた、
いわゆる向かい合わせ分離となっている。
【００１２】
【発明が解決しようとする課題】しかしながら、上記相
補型バイポーラトランジスタの製造プロセスにおいて
は、図１４に示すように、ｐ型基板１１１にｎ+ 型の埋
め込みコレクタ領域（１１３）を形成するための不純物
２１１およびｎ+ 型の埋め込み分離領域（１３１）を形
成するための不純物２１２を順に選択的にイオン注入し
なければならない。そのためには、先ず位置合わせ用の
アライメントマーク１６１をｐ型基板１１１の表面に形
成しなければならない。したがって、アライメントマー
ク１６１を形成するための工程のみを単独に行う必要が
あった。
補型バイポーラトランジスタの製造プロセスにおいて
は、図１４に示すように、ｐ型基板１１１にｎ+ 型の埋
め込みコレクタ領域（１１３）を形成するための不純物
２１１およびｎ+ 型の埋め込み分離領域（１３１）を形
成するための不純物２１２を順に選択的にイオン注入し
なければならない。そのためには、先ず位置合わせ用の
アライメントマーク１６１をｐ型基板１１１の表面に形
成しなければならない。したがって、アライメントマー
ク１６１を形成するための工程のみを単独に行う必要が
あった。
【００１３】また、Ｖ−ＰＮＰＴｒのｐ+ 型の埋め込み
コレクタ領域とｐ型基板とを電気的に分離するためのｎ
+ 型の埋め込み分離領域を形成する必要から、通常のバ
イポーラトランジスタの製造プロセスに比較して工程が
長く複雑になる。さらに上記ｎ+ 型の埋め込み分離領域
はできるかぎり厚くかつｐ型基板中の深い位置に形成さ
れることが必要であり、一般にはｎ型不純物を気相拡散
させることによりｐ型基板中に最初に形成する。しかし
ながら、このｎ+ 型の埋め込み分離領域は、相補型バイ
ポーラトランジスタの製造プロセス中、高温長時間の熱
処理工程である選択酸化法による素子分離領域の形成工
程を経る間に、ｎ型エピタキシャル層の内部へ向かって
上方拡散を起こす。そのため、ｎ型エピタキシャル層は
十分な厚さ（通常は３μｍ程度の厚さ）に形成しなけれ
ばならない。
コレクタ領域とｐ型基板とを電気的に分離するためのｎ
+ 型の埋め込み分離領域を形成する必要から、通常のバ
イポーラトランジスタの製造プロセスに比較して工程が
長く複雑になる。さらに上記ｎ+ 型の埋め込み分離領域
はできるかぎり厚くかつｐ型基板中の深い位置に形成さ
れることが必要であり、一般にはｎ型不純物を気相拡散
させることによりｐ型基板中に最初に形成する。しかし
ながら、このｎ+ 型の埋め込み分離領域は、相補型バイ
ポーラトランジスタの製造プロセス中、高温長時間の熱
処理工程である選択酸化法による素子分離領域の形成工
程を経る間に、ｎ型エピタキシャル層の内部へ向かって
上方拡散を起こす。そのため、ｎ型エピタキシャル層は
十分な厚さ（通常は３μｍ程度の厚さ）に形成しなけれ
ばならない。
【００１４】また、従来のＶ−ＰＮＰＴｒの不純物プロ
ファイルを図１５によって説明する。図では、縦軸に不
純物濃度（対数表示）を示し、横軸に基板表面からの深
さを示す。上記不純物プロファイルによれば、Ｖ−ＰＮ
ＰＴｒのｐ+ 型の埋め込みコレクタ領域の存在も、ｎ型
エピタキシャル層を厚膜化させる原因となっていること
がわかる。
ファイルを図１５によって説明する。図では、縦軸に不
純物濃度（対数表示）を示し、横軸に基板表面からの深
さを示す。上記不純物プロファイルによれば、Ｖ−ＰＮ
ＰＴｒのｐ+ 型の埋め込みコレクタ領域の存在も、ｎ型
エピタキシャル層を厚膜化させる原因となっていること
がわかる。
【００１５】上記ｐ+ 型の埋め込みコレクタ領域は、一
般にｎ型エピタキシャル層よりも先に形成されるが、こ
のｎ型エピタキシャル層には、相補型バイポーラトラン
ジスタの製造プロセス中２番目に厳しい高温長時間の熱
処理工程であるＬＯＣＯＳ工程によって素子分離領域が
形成される。そのため、このＬＯＣＯＳ工程を経るうち
に、上記ｐ+ 型の埋め込みコレクタ領域が上方拡散を起
こす。したがって、この上方拡散に備えてｎ型エピタキ
シャル層は厚く形成しておく必要がある。
般にｎ型エピタキシャル層よりも先に形成されるが、こ
のｎ型エピタキシャル層には、相補型バイポーラトラン
ジスタの製造プロセス中２番目に厳しい高温長時間の熱
処理工程であるＬＯＣＯＳ工程によって素子分離領域が
形成される。そのため、このＬＯＣＯＳ工程を経るうち
に、上記ｐ+ 型の埋め込みコレクタ領域が上方拡散を起
こす。したがって、この上方拡散に備えてｎ型エピタキ
シャル層は厚く形成しておく必要がある。
【００１６】このように、Ｖ−ＰＮＰＴｒの特性向上の
観点からは、ｎ型エピタキシャル層を厚く形成する必要
があるが、このことは、Ｖ−ＮＰＮＴｒのコレクタ層の
拡大になる。そのため、結果的にいわゆるベース・ワイ
ドニング効果（あるいは、カーク効果）が生じ易くな
り、Ｖ−ＮＰＮＴｒのカットオフ周波数が低下して動作
速度が低下することになる。
観点からは、ｎ型エピタキシャル層を厚く形成する必要
があるが、このことは、Ｖ−ＮＰＮＴｒのコレクタ層の
拡大になる。そのため、結果的にいわゆるベース・ワイ
ドニング効果（あるいは、カーク効果）が生じ易くな
り、Ｖ−ＮＰＮＴｒのカットオフ周波数が低下して動作
速度が低下することになる。
【００１７】さらに、上記相補型バイポーラトランジス
タの製造プロセスでは、素子分離拡散層の形成に２回の
イオン注入工程が費やされている。これは、上述の理由
によりｎ型エピタキシャル層を厚く形成せざるを得ない
ため、素子分離領域と素子分離拡散層を形成する１層分
の拡散層だけではＶ−ＮＰＮＴｒとＶ−ＰＮＰＴｒとの
間の分離が不可能となるからである。
タの製造プロセスでは、素子分離拡散層の形成に２回の
イオン注入工程が費やされている。これは、上述の理由
によりｎ型エピタキシャル層を厚く形成せざるを得ない
ため、素子分離領域と素子分離拡散層を形成する１層分
の拡散層だけではＶ−ＮＰＮＴｒとＶ−ＰＮＰＴｒとの
間の分離が不可能となるからである。
【００１８】ここで、素子分離拡散層の下層側の拡散層
はＶ−ＰＮＰＴｒのｐ+ 型の埋め込みコレクタ領域と共
通のイオン注入工程によって、また素子分離拡散層の上
層側の拡散層はＶ−ＰＮＰＴｒのｐ+ 型のコレクタ取り
出し領域と共通のイオン注入工程によりそれぞれ形成さ
れている。しかし、Ｖ−ＰＮＰＴｒのｐ+ 型のコレクタ
取り出し領域の形成は、ｎ型エピタキシャル層が薄くて
よい通常のバイポーラトランジスタの製造プロセスでは
必要はない。つまり、ｐ+ 型の埋め込みコレクタ領域と
コレクタ取り出し電極との間の接続は、コレクタ取り出
し電極からの不純物拡散により形成されるｐ+ 型のコレ
クタ取り出し領域のみで十分だからである。
はＶ−ＰＮＰＴｒのｐ+ 型の埋め込みコレクタ領域と共
通のイオン注入工程によって、また素子分離拡散層の上
層側の拡散層はＶ−ＰＮＰＴｒのｐ+ 型のコレクタ取り
出し領域と共通のイオン注入工程によりそれぞれ形成さ
れている。しかし、Ｖ−ＰＮＰＴｒのｐ+ 型のコレクタ
取り出し領域の形成は、ｎ型エピタキシャル層が薄くて
よい通常のバイポーラトランジスタの製造プロセスでは
必要はない。つまり、ｐ+ 型の埋め込みコレクタ領域と
コレクタ取り出し電極との間の接続は、コレクタ取り出
し電極からの不純物拡散により形成されるｐ+ 型のコレ
クタ取り出し領域のみで十分だからである。
【００１９】半導体産業にあっては、コストダウンが産
業自体の存続を決するほど重要課題となっており、工程
数の増加はできる限り削減しなければならない。
業自体の存続を決するほど重要課題となっており、工程
数の増加はできる限り削減しなければならない。
【００２０】そこで、本発明は、上記課題を解決して、
ｎ型エピタキシャル層の厚膜化を抑え、かつ工程数を削
減を可能とする半導体装置の製造方法を提供することを
目的とする。
ｎ型エピタキシャル層の厚膜化を抑え、かつ工程数を削
減を可能とする半導体装置の製造方法を提供することを
目的とする。
【００２１】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされた半導体装置の製造方法である。す
なわち、第１の製造方法は、第１工程で、半導体基体上
に絶縁膜を形成した後、アライメントマークが形成され
る領域上の絶縁膜に第１開口部を形成すると同時に第１
埋め込み拡散層が形成される領域上の絶縁膜に第２開口
部を形成する。次いで第２工程で、絶縁膜を覆う状態に
して半導体基体上にドーピングマスクを形成した後、続
いて第１開口部をアライメントマークとして、このアラ
イメントマークをアライメントの基準に用いたリソグラ
フィー技術によって、第２埋め込み拡散層が形成される
領域上のドーピングマスクに第３開口部を形成する。そ
して第３工程で、第２埋め込み拡散層を形成するための
不純物を第３開口部から該絶縁膜を通して該半導体基体
中にドーピングする。その後第４工程で、ドーピングマ
スクを除去した後、第２開口部から半導体基体に不純物
をドーピングして第１埋め込み拡散層を形成する。また
第１埋め込み拡散層を形成するための不純物のドーピン
グは固相拡散によって行うのがよい。
成するためになされた半導体装置の製造方法である。す
なわち、第１の製造方法は、第１工程で、半導体基体上
に絶縁膜を形成した後、アライメントマークが形成され
る領域上の絶縁膜に第１開口部を形成すると同時に第１
埋め込み拡散層が形成される領域上の絶縁膜に第２開口
部を形成する。次いで第２工程で、絶縁膜を覆う状態に
して半導体基体上にドーピングマスクを形成した後、続
いて第１開口部をアライメントマークとして、このアラ
イメントマークをアライメントの基準に用いたリソグラ
フィー技術によって、第２埋め込み拡散層が形成される
領域上のドーピングマスクに第３開口部を形成する。そ
して第３工程で、第２埋め込み拡散層を形成するための
不純物を第３開口部から該絶縁膜を通して該半導体基体
中にドーピングする。その後第４工程で、ドーピングマ
スクを除去した後、第２開口部から半導体基体に不純物
をドーピングして第１埋め込み拡散層を形成する。また
第１埋め込み拡散層を形成するための不純物のドーピン
グは固相拡散によって行うのがよい。
【００２２】上記第１の製造方法では、絶縁膜に、アラ
イメントマークとなる第１開口部と第１埋め込み拡散層
を形成するための不純物の導入部となる第２開口部とを
同時に形成することから、単独でアライメントマークを
形成するための工程が必要ない。そのため、工程数が削
減される。また第１埋め込み拡散層を形成するための不
純物のドーピングは固相拡散によって行う方法では、固
相拡散時に熱処理によって第２埋め込み拡散層となる不
純物が拡散される。そのため、第２埋め込み拡散層とな
る不純物を拡散させる熱処理工程が削減される。
イメントマークとなる第１開口部と第１埋め込み拡散層
を形成するための不純物の導入部となる第２開口部とを
同時に形成することから、単独でアライメントマークを
形成するための工程が必要ない。そのため、工程数が削
減される。また第１埋め込み拡散層を形成するための不
純物のドーピングは固相拡散によって行う方法では、固
相拡散時に熱処理によって第２埋め込み拡散層となる不
純物が拡散される。そのため、第２埋め込み拡散層とな
る不純物を拡散させる熱処理工程が削減される。
【００２３】次に第２の製造方法は、第１工程で、半導
体基体上に絶縁膜を形成した後、アライメントマークが
形成される領域上の該絶縁膜に第１開口部を形成すると
同時に第１埋め込み拡散層が形成される領域上の該絶縁
膜に第２開口部を形成し、さらに該第１開口部下の該半
導体基体の上層部分を除去して凹状部を形成する。次い
で第２工程で、絶縁膜を覆う状態にして半導体基体上に
ドーピングマスクを形成した後、続いて第１開口部をア
ライメントマークとして、このアライメントマークをア
ライメントの基準に用いたリソグラフィー技術によっ
て、第２埋め込み拡散層が形成される領域上の該ドーピ
ングマスクに第３開口部を形成する。続いて第３工程
で、第２埋め込み拡散層を形成するための不純物を第３
開口部から絶縁膜を通して該半導体基体中にドーピング
する。その後第４工程で、ドーピングマスクを除去した
後、第２開口部から半導体基体に不純物をドーピングし
て第１埋め込み拡散層を形成する。また上記第１埋め込
み拡散層を形成するための不純物のドーピングはイオン
注入法または固相拡散によって行う。
体基体上に絶縁膜を形成した後、アライメントマークが
形成される領域上の該絶縁膜に第１開口部を形成すると
同時に第１埋め込み拡散層が形成される領域上の該絶縁
膜に第２開口部を形成し、さらに該第１開口部下の該半
導体基体の上層部分を除去して凹状部を形成する。次い
で第２工程で、絶縁膜を覆う状態にして半導体基体上に
ドーピングマスクを形成した後、続いて第１開口部をア
ライメントマークとして、このアライメントマークをア
ライメントの基準に用いたリソグラフィー技術によっ
て、第２埋め込み拡散層が形成される領域上の該ドーピ
ングマスクに第３開口部を形成する。続いて第３工程
で、第２埋め込み拡散層を形成するための不純物を第３
開口部から絶縁膜を通して該半導体基体中にドーピング
する。その後第４工程で、ドーピングマスクを除去した
後、第２開口部から半導体基体に不純物をドーピングし
て第１埋め込み拡散層を形成する。また上記第１埋め込
み拡散層を形成するための不純物のドーピングはイオン
注入法または固相拡散によって行う。
【００２４】上記第２の製造方法では、絶縁膜に、アラ
イメントマークとなる第１開口部と第１埋め込み拡散層
を形成するための不純物の導入部となる第２開口部とを
同時に形成することから、アライメントマークを形成す
るための工程は他の工程と兼ねることになる。そのた
め、工程数は削減される。さらに第１開口部下の半導体
基体を掘り下げてアライメントマークとすることから、
絶縁膜を除去した後も、アライメントマークは残る。ま
た上記第１埋め込み拡散層を形成するための不純物のド
ーピングをイオン注入法により行う方法では、絶縁膜を
マスクとして用いることが可能なので、マスクを形成す
る工程が削減される。また第１埋め込み拡散層を形成す
るための不純物のドーピングを固相拡散によって行う方
法では、固相拡散時に熱処理によって第２埋め込み拡散
層となる不純物が拡散される。そのため、第２埋め込み
拡散層となる不純物を拡散させる熱処理工程が削減され
る。
イメントマークとなる第１開口部と第１埋め込み拡散層
を形成するための不純物の導入部となる第２開口部とを
同時に形成することから、アライメントマークを形成す
るための工程は他の工程と兼ねることになる。そのた
め、工程数は削減される。さらに第１開口部下の半導体
基体を掘り下げてアライメントマークとすることから、
絶縁膜を除去した後も、アライメントマークは残る。ま
た上記第１埋め込み拡散層を形成するための不純物のド
ーピングをイオン注入法により行う方法では、絶縁膜を
マスクとして用いることが可能なので、マスクを形成す
る工程が削減される。また第１埋め込み拡散層を形成す
るための不純物のドーピングを固相拡散によって行う方
法では、固相拡散時に熱処理によって第２埋め込み拡散
層となる不純物が拡散される。そのため、第２埋め込み
拡散層となる不純物を拡散させる熱処理工程が削減され
る。
【００２５】次に第３の製造方法は、第１工程で、表面
にアライメントマークとなる段差パターンが設けられか
つ上層部に第１埋め込み拡散層と第２埋め込み拡散層と
が形成された半導体基体の表面に、該半導体基体とは逆
導電型のエピタキシャル層を形成する。次いで第２工程
で、選択熱酸化法によってエピタキシャル層に酸化膜を
形成する。その後第３工程で、第２埋め込み拡散層上の
エピタキシャル層中に投影飛程を有するイオン注入法に
よって、該エピタキシャル層中に不純物拡散層を形成す
る。上記不純物拡散層を形成するイオン注入法によっ
て、エピタキシャル層に素子分離拡散層を形成してもよ
い。
にアライメントマークとなる段差パターンが設けられか
つ上層部に第１埋め込み拡散層と第２埋め込み拡散層と
が形成された半導体基体の表面に、該半導体基体とは逆
導電型のエピタキシャル層を形成する。次いで第２工程
で、選択熱酸化法によってエピタキシャル層に酸化膜を
形成する。その後第３工程で、第２埋め込み拡散層上の
エピタキシャル層中に投影飛程を有するイオン注入法に
よって、該エピタキシャル層中に不純物拡散層を形成す
る。上記不純物拡散層を形成するイオン注入法によっ
て、エピタキシャル層に素子分離拡散層を形成してもよ
い。
【００２６】上記第３の製造方法では、第１埋め込み拡
散層と第２埋め込み拡散層とが形成された半導体基体の
表面にエピタキシャル層を形成し、次いで選択熱酸化法
によってこのエピタキシャル層に酸化膜を形成した後、
このエピタキシャル層中に投影飛程を有するイオン注入
法によって、該エピタキシャル層中に不純物拡散層を形
成することから、この不純物拡散層を形成する前に不純
物が大きく拡散するような高温の熱処理が行われるの
で、不純物の拡散を考慮してエピタキシャル層を厚く形
成する必要はない。また不純物拡散層を形成するイオン
注入法によって、エピタキシャル層に素子分離拡散層を
形成することから、工程数が削減される。
散層と第２埋め込み拡散層とが形成された半導体基体の
表面にエピタキシャル層を形成し、次いで選択熱酸化法
によってこのエピタキシャル層に酸化膜を形成した後、
このエピタキシャル層中に投影飛程を有するイオン注入
法によって、該エピタキシャル層中に不純物拡散層を形
成することから、この不純物拡散層を形成する前に不純
物が大きく拡散するような高温の熱処理が行われるの
で、不純物の拡散を考慮してエピタキシャル層を厚く形
成する必要はない。また不純物拡散層を形成するイオン
注入法によって、エピタキシャル層に素子分離拡散層を
形成することから、工程数が削減される。
【００２７】
【発明の実施の形態】本発明の第１の実施形態の一例を
図１の製造工程図によって説明する。
図１の製造工程図によって説明する。
【００２８】図１の（１）に示す第１工程では、半導体
基体１１上に絶縁膜１２を形成する。この絶縁膜１２
は、例えば酸化シリコン膜からなる。その後、例えば、
リソグラフィー技術とエッチング技術とによって、アラ
イメントマークが形成される領域上の上記絶縁膜１２に
第１開口部１３を形成すると同時に第１埋め込み拡散層
が形成される領域上の絶縁膜１２に第２開口部１４を形
成する。
基体１１上に絶縁膜１２を形成する。この絶縁膜１２
は、例えば酸化シリコン膜からなる。その後、例えば、
リソグラフィー技術とエッチング技術とによって、アラ
イメントマークが形成される領域上の上記絶縁膜１２に
第１開口部１３を形成すると同時に第１埋め込み拡散層
が形成される領域上の絶縁膜１２に第２開口部１４を形
成する。
【００２９】次いで図１の（２）に示す第２工程を行
う。この工程では、上記絶縁膜１２を覆う状態にして半
導体基体１１上に、ドーピングマスク１５を形成する。
このドーピングマスク１５は、例えばレジストからな
る。続いて上記第１開口部１３をアライメントマーク１
６として、このアライメントマーク１６をアライメント
の基準に用いたリソグラフィー技術によって、第２埋め
込み拡散層が形成される領域上の上記ドーピングマスク
１５に第３開口部１７を形成する。
う。この工程では、上記絶縁膜１２を覆う状態にして半
導体基体１１上に、ドーピングマスク１５を形成する。
このドーピングマスク１５は、例えばレジストからな
る。続いて上記第１開口部１３をアライメントマーク１
６として、このアライメントマーク１６をアライメント
の基準に用いたリソグラフィー技術によって、第２埋め
込み拡散層が形成される領域上の上記ドーピングマスク
１５に第３開口部１７を形成する。
【００３０】続いて図１の（３）に示す第３工程を行
う。この工程では、第２埋め込み拡散層を形成するため
の不純物１８を上記第３開口部１７から絶縁膜１２を通
して半導体基体１１中にドーピングする。上記ドーピン
グは例えばイオン注入法により行い、このイオン注入に
おけるイオンの投影飛程は半導体基体１１の表面または
その表面から０．４μｍ以内の深さに設定される。
う。この工程では、第２埋め込み拡散層を形成するため
の不純物１８を上記第３開口部１７から絶縁膜１２を通
して半導体基体１１中にドーピングする。上記ドーピン
グは例えばイオン注入法により行い、このイオン注入に
おけるイオンの投影飛程は半導体基体１１の表面または
その表面から０．４μｍ以内の深さに設定される。
【００３１】その後、第４工程を行う。この工程では、
例えばアッシングおよび洗浄処理によって、上記ドーピ
ングマスク１５を除去する。その後図１の（４）に示す
ように、第２開口部１４から半導体基体１１に不純物１
９を、例えば固相拡散によってドーピングして第１埋め
込み拡散層２０を形成する。同時に、不純物（１８）も
拡散されて第２埋め込み拡散層２１が形成される。
例えばアッシングおよび洗浄処理によって、上記ドーピ
ングマスク１５を除去する。その後図１の（４）に示す
ように、第２開口部１４から半導体基体１１に不純物１
９を、例えば固相拡散によってドーピングして第１埋め
込み拡散層２０を形成する。同時に、不純物（１８）も
拡散されて第２埋め込み拡散層２１が形成される。
【００３２】上記第１の実施形態では、絶縁膜１２に、
アライメントマーク１６となる第１開口部１３と第１埋
め込み拡散層２０を形成するための不純物の導入部とな
る第２開口部１４とを同時に形成することから、単独で
アライメントマークを形成するための工程が必要ない。
そのため、工程数が削減される。また第１埋め込み拡散
層２０を形成するためのドーピングを固相拡散によって
行う方法では、固相拡散時の熱処理によって不純物１８
も拡散されて第２埋め込み拡散層２１が形成される。そ
のため、この不純物１８を拡散させる熱処理工程が削減
される。
アライメントマーク１６となる第１開口部１３と第１埋
め込み拡散層２０を形成するための不純物の導入部とな
る第２開口部１４とを同時に形成することから、単独で
アライメントマークを形成するための工程が必要ない。
そのため、工程数が削減される。また第１埋め込み拡散
層２０を形成するためのドーピングを固相拡散によって
行う方法では、固相拡散時の熱処理によって不純物１８
も拡散されて第２埋め込み拡散層２１が形成される。そ
のため、この不純物１８を拡散させる熱処理工程が削減
される。
【００３３】また上記固相拡散では、図２の（１）に示
すように、第１開口部１３および第２開口部１４の各底
面に露出している半導体基体１１に酸化膜２２，２３が
形成される。そのため図２の（２）に示すように、上記
絶縁膜１２（２点鎖線で示す部分）を除去した際には上
記酸化膜２２，２３（２点鎖線で示す部分）も除去され
るので、半導体基体１１の表面に凹状部２４，２５が形
成される。そして凹状部２４がアライメントマーク１６
になる。
すように、第１開口部１３および第２開口部１４の各底
面に露出している半導体基体１１に酸化膜２２，２３が
形成される。そのため図２の（２）に示すように、上記
絶縁膜１２（２点鎖線で示す部分）を除去した際には上
記酸化膜２２，２３（２点鎖線で示す部分）も除去され
るので、半導体基体１１の表面に凹状部２４，２５が形
成される。そして凹状部２４がアライメントマーク１６
になる。
【００３４】次に本発明の第２の実施形態の一例を図３
の製造工程図によって説明する。なお、図では、上記図
１によって説明したのと同様の構成部品には同一の符号
を付す。
の製造工程図によって説明する。なお、図では、上記図
１によって説明したのと同様の構成部品には同一の符号
を付す。
【００３５】図３の（１）に示す第１工程では、半導体
基体１１上に絶縁膜１２を形成する。この絶縁膜１２
は、例えば酸化シリコン膜からなる。その後、例えば、
リソグラフィー技術とエッチング技術とによって、アラ
イメントマークが形成される領域上の上記絶縁膜１２に
第１開口部１３を形成すると同時に第１埋め込み拡散層
が形成される領域上の絶縁膜１２に第２開口部１４を形
成する。さらにエッチングを進めて上記第１開口部１
３，第２開口部１４の底部における半導体基体１１の表
層を除去して段差パターンとなる第１凹状部３１と第２
凹状部３２とを形成する。
基体１１上に絶縁膜１２を形成する。この絶縁膜１２
は、例えば酸化シリコン膜からなる。その後、例えば、
リソグラフィー技術とエッチング技術とによって、アラ
イメントマークが形成される領域上の上記絶縁膜１２に
第１開口部１３を形成すると同時に第１埋め込み拡散層
が形成される領域上の絶縁膜１２に第２開口部１４を形
成する。さらにエッチングを進めて上記第１開口部１
３，第２開口部１４の底部における半導体基体１１の表
層を除去して段差パターンとなる第１凹状部３１と第２
凹状部３２とを形成する。
【００３６】次いで図３の（２）に示す第２工程を行
う。この工程では、上記絶縁膜１２を覆う状態にして半
導体基体１１上に、ドーピングマスク１５を形成する。
このドーピングマスク１５は、例えばレジストからな
る。続いて上記第１開口部１３をアライメントマーク１
６として、このアライメントマーク１６をアライメント
の基準に用いたリソグラフィー技術によって、第２埋め
込み拡散層が形成される領域上の上記ドーピングマスク
１５に第３開口部１７を形成する。
う。この工程では、上記絶縁膜１２を覆う状態にして半
導体基体１１上に、ドーピングマスク１５を形成する。
このドーピングマスク１５は、例えばレジストからな
る。続いて上記第１開口部１３をアライメントマーク１
６として、このアライメントマーク１６をアライメント
の基準に用いたリソグラフィー技術によって、第２埋め
込み拡散層が形成される領域上の上記ドーピングマスク
１５に第３開口部１７を形成する。
【００３７】続いて図３の（３）に示す第３工程を行
う。この工程では、第２埋め込み拡散層を形成するため
の不純物１８を上記第３開口部１７から絶縁膜１２を通
して半導体基体１１中にドーピングする。上記ドーピン
グは例えばイオン注入法により行い、このイオン注入に
おけるイオン（不純物１８）の投影飛程は半導体基体１
１の表面またはその表面から０．４μｍ以内の深さに設
定される。
う。この工程では、第２埋め込み拡散層を形成するため
の不純物１８を上記第３開口部１７から絶縁膜１２を通
して半導体基体１１中にドーピングする。上記ドーピン
グは例えばイオン注入法により行い、このイオン注入に
おけるイオン（不純物１８）の投影飛程は半導体基体１
１の表面またはその表面から０．４μｍ以内の深さに設
定される。
【００３８】その後、第４工程を行う。この工程では、
例えばアッシングおよび洗浄処理によって、上記ドーピ
ングマスク１５を除去する。その後図３の（４）に示す
ように、第２開口部１４から半導体基体１１に不純物１
９をドーピングする。その後アニーリングを行って、上
記不純物１８，１９を拡散して第１埋め込み拡散層２
０，第２埋め込み拡散層２１を形成する。上記ドーピン
グは、例えばイオン注入法によって行う。このイオン注
入におけるイオン（不純物１９）の投影飛程は絶縁膜１
２がイオン注入マスクとなる深さに設定される。または
上記ドーピングは固相拡散によって行う。固相拡散の場
合は、上記図１で説明したのと同様になる。
例えばアッシングおよび洗浄処理によって、上記ドーピ
ングマスク１５を除去する。その後図３の（４）に示す
ように、第２開口部１４から半導体基体１１に不純物１
９をドーピングする。その後アニーリングを行って、上
記不純物１８，１９を拡散して第１埋め込み拡散層２
０，第２埋め込み拡散層２１を形成する。上記ドーピン
グは、例えばイオン注入法によって行う。このイオン注
入におけるイオン（不純物１９）の投影飛程は絶縁膜１
２がイオン注入マスクとなる深さに設定される。または
上記ドーピングは固相拡散によって行う。固相拡散の場
合は、上記図１で説明したのと同様になる。
【００３９】上記第２の実施形態では、絶縁膜１２に、
アライメントマーク１６となる第１開口部１３と第１埋
め込み拡散層２０を形成するため不純物の導入部となる
第２開口部１４とを同時に形成することから、単独でア
ライメントマークを形成するための工程が必要ない。そ
のため、工程数が削減される。さらにアライメントマー
ク１６となる第１開口部１３よりさらに半導体基体１１
を掘り下げてアライメントマーク１６とすることから、
絶縁膜１２を除去した後も、アライメントマーク１６を
残すことが可能となる。そのため、第１埋め込み拡散層
２０の形成をイオン注入によって行うことが可能とな
る。
アライメントマーク１６となる第１開口部１３と第１埋
め込み拡散層２０を形成するため不純物の導入部となる
第２開口部１４とを同時に形成することから、単独でア
ライメントマークを形成するための工程が必要ない。そ
のため、工程数が削減される。さらにアライメントマー
ク１６となる第１開口部１３よりさらに半導体基体１１
を掘り下げてアライメントマーク１６とすることから、
絶縁膜１２を除去した後も、アライメントマーク１６を
残すことが可能となる。そのため、第１埋め込み拡散層
２０の形成をイオン注入によって行うことが可能とな
る。
【００４０】そして第１埋め込み拡散層２０を形成する
ための不純物のドーピングをイオン注入法によって行う
方法では、絶縁膜１２がイオン注入マスクとなるため、
イオン注入のためのマスク工程が削減される。
ための不純物のドーピングをイオン注入法によって行う
方法では、絶縁膜１２がイオン注入マスクとなるため、
イオン注入のためのマスク工程が削減される。
【００４１】また第１埋め込み拡散層２０を形成するた
めの不純物のドーピングを固相拡散によって行った場合
には、固相拡散時に熱処理によって第２埋め込み拡散層
２１となる不純物１８が拡散される。そのため、この不
純物１８を拡散させる熱処理工程が削減される。
めの不純物のドーピングを固相拡散によって行った場合
には、固相拡散時に熱処理によって第２埋め込み拡散層
２１となる不純物１８が拡散される。そのため、この不
純物１８を拡散させる熱処理工程が削減される。
【００４２】次に本発明の第３の実施形態の一例を図４
の製造工程図によって説明する。なお、上記図１によっ
て説明したのと同様の構成部品には同一の符号を付す。
の製造工程図によって説明する。なお、上記図１によっ
て説明したのと同様の構成部品には同一の符号を付す。
【００４３】図４の（１）に示すように、第１工程で
は、半導体基体１１には、その表面に段差パターン（凹
状部）からなるアライメントマーク１６が設けられかつ
この半導体基体１１の上層部に第１埋め込み拡散層２０
と第２埋め込み拡散層２１とが形成されている。このよ
うな半導体基体１１の表面に、エピタキシャル成長法に
よって、例えばこの半導体基体１１とは逆導電型のエピ
タキシャル層２６を形成する。
は、半導体基体１１には、その表面に段差パターン（凹
状部）からなるアライメントマーク１６が設けられかつ
この半導体基体１１の上層部に第１埋め込み拡散層２０
と第２埋め込み拡散層２１とが形成されている。このよ
うな半導体基体１１の表面に、エピタキシャル成長法に
よって、例えばこの半導体基体１１とは逆導電型のエピ
タキシャル層２６を形成する。
【００４４】次いで図４の（２）に示す第２工程では、
選択熱酸化法（例えば、ＬＯＣＯＳ法）によって、上記
エピタキシャル層２６の所定位置に素子分離となる、例
えば複数の島状の酸化膜２７を形成する。
選択熱酸化法（例えば、ＬＯＣＯＳ法）によって、上記
エピタキシャル層２６の所定位置に素子分離となる、例
えば複数の島状の酸化膜２７を形成する。
【００４５】そして図４の（３）に示す第３工程では、
第２埋め込み拡散層２１上の上記エピタキシャル層２６
中に投影飛程を有するイオン注入法によってエピタキシ
ャル層２６中に不純物を注入し、その後の熱処理によっ
て不純物拡散層２８を形成する。上記イオン注入法で
は、不純物拡散層２８を形成すると同時に、上記酸化膜
２７の下部のエピタキシャル層２６に素子分離拡散層
（チャネルストップ拡散層）２９を形成してもよい。
第２埋め込み拡散層２１上の上記エピタキシャル層２６
中に投影飛程を有するイオン注入法によってエピタキシ
ャル層２６中に不純物を注入し、その後の熱処理によっ
て不純物拡散層２８を形成する。上記イオン注入法で
は、不純物拡散層２８を形成すると同時に、上記酸化膜
２７の下部のエピタキシャル層２６に素子分離拡散層
（チャネルストップ拡散層）２９を形成してもよい。
【００４６】上記第３の実施形態では、第１埋め込み拡
散層２０と第２埋め込み拡散層２１とが形成された半導
体基体１１の表面にエピタキシャル層２６を形成し、次
いで選択熱酸化法によってこのエピタキシャル層２６に
酸化膜２７を形成した後、このエピタキシャル層２６中
に投影飛程を有するイオン注入法によって不純物拡散層
２８を形成することから、この不純物拡散層２８を形成
する前に不純物が大きく拡散するような高温の熱処理が
終了しているので、不純物の拡散（特には上方拡散）を
考慮してエピタキシャル層２６を厚く形成する必要はな
い。したがって、エピタキシャル層を従来よりも１／２
〜１／３程度薄く形成することが可能になる。
散層２０と第２埋め込み拡散層２１とが形成された半導
体基体１１の表面にエピタキシャル層２６を形成し、次
いで選択熱酸化法によってこのエピタキシャル層２６に
酸化膜２７を形成した後、このエピタキシャル層２６中
に投影飛程を有するイオン注入法によって不純物拡散層
２８を形成することから、この不純物拡散層２８を形成
する前に不純物が大きく拡散するような高温の熱処理が
終了しているので、不純物の拡散（特には上方拡散）を
考慮してエピタキシャル層２６を厚く形成する必要はな
い。したがって、エピタキシャル層を従来よりも１／２
〜１／３程度薄く形成することが可能になる。
【００４７】また不純物拡散層２８を形成するイオン注
入法によって、エピタキシャル層２６に素子分離拡散層
２９を形成することから、二つの拡散層を１回のイオン
注入で形成することになる。そのため、工程数が削減さ
れる。
入法によって、エピタキシャル層２６に素子分離拡散層
２９を形成することから、二つの拡散層を１回のイオン
注入で形成することになる。そのため、工程数が削減さ
れる。
【００４８】次に上記第１，第３の実施形態を、縦型Ｎ
ＰＮトランジスタ（以下、Ｖ−ＮＰＮＴｒと記す）と縦
型ＰＮＰトランジスタ（以下、Ｖ−ＰＮＰＴｒと記す）
とからなる相補型バイポーラトランジスタに適用した実
施例を、図５〜図９の製造工程図によって説明する。な
お、図では、上記図１で説明したのと同様の構成部品に
は同一の符号を付す。
ＰＮトランジスタ（以下、Ｖ−ＮＰＮＴｒと記す）と縦
型ＰＮＰトランジスタ（以下、Ｖ−ＰＮＰＴｒと記す）
とからなる相補型バイポーラトランジスタに適用した実
施例を、図５〜図９の製造工程図によって説明する。な
お、図では、上記図１で説明したのと同様の構成部品に
は同一の符号を付す。
【００４９】図５の（１）に示すように、半導体基体１
１にｐ型のシリコン基板を用い、例えば熱酸化法によっ
て、半導体基体１１上に酸化シリコン（ＳｉＯ2 ）から
なる絶縁膜１２を例えば３３０ｎｍの厚さに形成した。
次いでリソグラフィー技術（例えば、レジスト塗布、露
光、現像、ベーキング等の処理、以降リソグラフィー技
術は基本的に上記処理を行うものとする）とドライエッ
チング技術とによって、露光で用いるアライメントマー
クになる部分とＶ−ＮＰＮＴｒのコレクタ領域となる領
域上とに第１開口部１３と第２開口部１４とを形成し
た。この第１開口部１３がアライメントマーク１６とな
る。
１にｐ型のシリコン基板を用い、例えば熱酸化法によっ
て、半導体基体１１上に酸化シリコン（ＳｉＯ2 ）から
なる絶縁膜１２を例えば３３０ｎｍの厚さに形成した。
次いでリソグラフィー技術（例えば、レジスト塗布、露
光、現像、ベーキング等の処理、以降リソグラフィー技
術は基本的に上記処理を行うものとする）とドライエッ
チング技術とによって、露光で用いるアライメントマー
クになる部分とＶ−ＮＰＮＴｒのコレクタ領域となる領
域上とに第１開口部１３と第２開口部１４とを形成し
た。この第１開口部１３がアライメントマーク１６とな
る。
【００５０】上記アライメントマーク１６は、露光装置
によって決定され、本図では一つの開口パターンしか示
していないが、通常は例えば複数の正方形の開口パター
ンを等間隔に形成したものからなる。なお、このアライ
メントマーク１６は、上記パターン形状に限定されるこ
とはなく、露光装置の種類に合わせた形状のパターンで
形成されることはいうまでもない。
によって決定され、本図では一つの開口パターンしか示
していないが、通常は例えば複数の正方形の開口パター
ンを等間隔に形成したものからなる。なお、このアライ
メントマーク１６は、上記パターン形状に限定されるこ
とはなく、露光装置の種類に合わせた形状のパターンで
形成されることはいうまでもない。
【００５１】続いて図５の（２）に示すように、例えば
回転塗布法によって、上記絶縁膜１２を覆う状態にして
上記半導体基体１１上にドーピングマスク１５を例えば
レジストで形成した。次いで上記アライメントマーク１
６をアライメントの基準に用いて露光を行った後、さら
に現像、ベーキング等の処理を行って、Ｖ−ＰＮＰＴｒ
の埋め込み分離領域が形成される領域上の上記ドーピン
グマスク１５に第３開口部１７を形成した。次いで上記
ドーピングマスク１５を用いたイオン注入法によって、
上記第３開口部１７から上記絶縁膜１２を通して上記半
導体基体１１中に不純物１８を注入した。このときのイ
オン注入条件を、例えば、不純物１８にリン（Ｐ+ ）を
用い、打ち込みエネルギーを３００ｋｅＶ〜７００ｋｅ
Ｖの範囲内の所定値に設定し、ドーズ量を１×１０13個
／ｃｍ2 〜７×１０13個／ｃｍ2 の範囲内の所定値に設
定した。これによってイオンの投影飛程は、半導体基体
１１の表面またはその表面から０．４μｍ以内の深さに
なった。
回転塗布法によって、上記絶縁膜１２を覆う状態にして
上記半導体基体１１上にドーピングマスク１５を例えば
レジストで形成した。次いで上記アライメントマーク１
６をアライメントの基準に用いて露光を行った後、さら
に現像、ベーキング等の処理を行って、Ｖ−ＰＮＰＴｒ
の埋め込み分離領域が形成される領域上の上記ドーピン
グマスク１５に第３開口部１７を形成した。次いで上記
ドーピングマスク１５を用いたイオン注入法によって、
上記第３開口部１７から上記絶縁膜１２を通して上記半
導体基体１１中に不純物１８を注入した。このときのイ
オン注入条件を、例えば、不純物１８にリン（Ｐ+ ）を
用い、打ち込みエネルギーを３００ｋｅＶ〜７００ｋｅ
Ｖの範囲内の所定値に設定し、ドーズ量を１×１０13個
／ｃｍ2 〜７×１０13個／ｃｍ2 の範囲内の所定値に設
定した。これによってイオンの投影飛程は、半導体基体
１１の表面またはその表面から０．４μｍ以内の深さに
なった。
【００５２】その後、アッシングおよび洗浄処理によっ
て上記ドーピングマスク１５を除去した。次いで図６の
（１）に示すように、酸化アンチモン（Ｓｂ2 Ｏ3 ）を
用いた固相拡散によって、上記第２開口部１４から半導
体基体１１中にアンチモンを拡散させてｎ+ 型の埋め込
みコレクタ領域４１（前記図１によって説明した第１埋
め込み拡散層２０に相当）を形成した。このとき、第１
開口部１３からも半導体基体１１中にアンチモンが拡散
される。この固相拡散条件としては、例えば、雰囲気の
温度を１２００℃、拡散時間を１時間に設定した。そし
て上記固相拡散時には、第１，第２開口部１３，１４に
露出している半導体基体１１が５０ｎｍ程酸化されて、
１００ｎｍの厚さの酸化膜２２，２３が形成された。ま
た、Ｖ−ＰＮＰＴｒの埋め込み分離領域にイオン注入し
たリンが拡散してｎ型の埋め込み分離領域４２（図１に
よって説明した第２埋め込み拡散層２１に相当）を形成
した。この固相拡散では、半導体基体１１の深い部分に
不純物が拡散されるため、半導体基体１１の表面近傍の
不純物濃度は低く抑えられる。
て上記ドーピングマスク１５を除去した。次いで図６の
（１）に示すように、酸化アンチモン（Ｓｂ2 Ｏ3 ）を
用いた固相拡散によって、上記第２開口部１４から半導
体基体１１中にアンチモンを拡散させてｎ+ 型の埋め込
みコレクタ領域４１（前記図１によって説明した第１埋
め込み拡散層２０に相当）を形成した。このとき、第１
開口部１３からも半導体基体１１中にアンチモンが拡散
される。この固相拡散条件としては、例えば、雰囲気の
温度を１２００℃、拡散時間を１時間に設定した。そし
て上記固相拡散時には、第１，第２開口部１３，１４に
露出している半導体基体１１が５０ｎｍ程酸化されて、
１００ｎｍの厚さの酸化膜２２，２３が形成された。ま
た、Ｖ−ＰＮＰＴｒの埋め込み分離領域にイオン注入し
たリンが拡散してｎ型の埋め込み分離領域４２（図１に
よって説明した第２埋め込み拡散層２１に相当）を形成
した。この固相拡散では、半導体基体１１の深い部分に
不純物が拡散されるため、半導体基体１１の表面近傍の
不純物濃度は低く抑えられる。
【００５３】その後フッ酸（ＨＦ）系のウェットエッチ
ングによって、上記絶縁膜１１を除去した。このとき、
固相拡散の時に形成された酸化膜２２，２３も同時に除
去した。その結果、図６の（２）に示すように、酸化膜
（２２，２３）を除去した部分の半導体基体１１に５０
ｎｍ程度の深さを有する凹状部２４，２５（２点鎖線で
示す部分）が形成された。次いで既存のエピタキシャル
成長技術によって、半導体基体１１上にｎ型エピタキシ
ャル層４３（図１によって説明したエピタキシャル層２
６に相当）を形成した。このｎ型エピタキシャル層４３
は、例えば、１Ωｃｍ〜５Ωｃｍの範囲内の抵抗を有
し、例えば０．７μｍ〜２．０μｍの範囲内の所望の厚
さに形成した。このエピタキシャル成長では、上記凹状
部２４はｎ型エピタキシャル層４３の表面にも転写され
るため、ｎ型エピタキシャル層４３の表面に凹状部４４
が形成された。なお、凹状部２４も同様にｎ型エピタキ
シャル層４３の表面に転写された。
ングによって、上記絶縁膜１１を除去した。このとき、
固相拡散の時に形成された酸化膜２２，２３も同時に除
去した。その結果、図６の（２）に示すように、酸化膜
（２２，２３）を除去した部分の半導体基体１１に５０
ｎｍ程度の深さを有する凹状部２４，２５（２点鎖線で
示す部分）が形成された。次いで既存のエピタキシャル
成長技術によって、半導体基体１１上にｎ型エピタキシ
ャル層４３（図１によって説明したエピタキシャル層２
６に相当）を形成した。このｎ型エピタキシャル層４３
は、例えば、１Ωｃｍ〜５Ωｃｍの範囲内の抵抗を有
し、例えば０．７μｍ〜２．０μｍの範囲内の所望の厚
さに形成した。このエピタキシャル成長では、上記凹状
部２４はｎ型エピタキシャル層４３の表面にも転写され
るため、ｎ型エピタキシャル層４３の表面に凹状部４４
が形成された。なお、凹状部２４も同様にｎ型エピタキ
シャル層４３の表面に転写された。
【００５４】その後、熱酸化法によって上記ｎ型エピタ
キシャル層４３の表面に酸化シリコン膜４５を形成した
後、化学的気相成長（以下、ＣＶＤという、ＣＶＤはCh
emical Vapour Depositionの略）法によって、窒化シリ
コン膜４６を例えば１００ｎｍの厚さに形成する。上記
各成膜では、上記凹状部４４上に同様の凹状の段差が形
成され、この段差部が新たなアライメントマーク４７と
なる。
キシャル層４３の表面に酸化シリコン膜４５を形成した
後、化学的気相成長（以下、ＣＶＤという、ＣＶＤはCh
emical Vapour Depositionの略）法によって、窒化シリ
コン膜４６を例えば１００ｎｍの厚さに形成する。上記
各成膜では、上記凹状部４４上に同様の凹状の段差が形
成され、この段差部が新たなアライメントマーク４７と
なる。
【００５５】そして上記アライメントマーク４７を用い
て、リソグラフィー技術によって、各アクティブ領域上
を覆うレジストパターン４８を形成した。次いで上記レ
ジストパターン４８を用いて、上記窒化シリコン膜４６
と上記酸化シリコン膜４５とをパターニングした。
て、リソグラフィー技術によって、各アクティブ領域上
を覆うレジストパターン４８を形成した。次いで上記レ
ジストパターン４８を用いて、上記窒化シリコン膜４６
と上記酸化シリコン膜４５とをパターニングした。
【００５６】その後、上記レジストパターン４８を除去
した。そして図７の（１）に示すように、いわゆるリセ
スＬＯＣＯＳ法によって、上記ｎ型エピタキシャル層４
３に熱酸化膜からなる素子分離領域４９（前記図３によ
って説明した酸化膜２７に相当）を例えば８００ｎｍの
厚さに形成した。次いでイオン注入法によって、Ｖ−Ｎ
ＰＮＴｒが形成される領域の一部分に、埋め込みコレク
タ拡散層４１に接続するｎ+ シンカー領域５０を形成し
た。このイオン注入条件としては、例えば、不純物にリ
ン（Ｐ+ ）を用い、打ち込みエネルギーを７０ｋｅＶ、
ドーズ量を５×１０15個／ｃｍ2 に設定した。その後１
０００℃で３０分間の熱拡散処理を行った。
した。そして図７の（１）に示すように、いわゆるリセ
スＬＯＣＯＳ法によって、上記ｎ型エピタキシャル層４
３に熱酸化膜からなる素子分離領域４９（前記図３によ
って説明した酸化膜２７に相当）を例えば８００ｎｍの
厚さに形成した。次いでイオン注入法によって、Ｖ−Ｎ
ＰＮＴｒが形成される領域の一部分に、埋め込みコレク
タ拡散層４１に接続するｎ+ シンカー領域５０を形成し
た。このイオン注入条件としては、例えば、不純物にリ
ン（Ｐ+ ）を用い、打ち込みエネルギーを７０ｋｅＶ、
ドーズ量を５×１０15個／ｃｍ2 に設定した。その後１
０００℃で３０分間の熱拡散処理を行った。
【００５７】次いで、既存の平坦化技術によって、上記
素子分離領域４９のいわゆるバーズヘッド（図示省略）
を除去して平坦化を行った。続いてリソグラフィー技術
によって、Ｖ−ＰＮＰＴｒが形成される領域上と素子分
離領域４９の一部分上とに開口部５１，５２を設けたレ
ジストマスク５３を形成した。そして上記レジストマス
ク５３をイオン注入マスクに用いたイオン注入法によっ
て、上記ｎ型エピタキシャル層４３中に不純物を注入し
た。上記イオン注入条件としては、例えば不純物にホウ
素（Ｂ+ ）を用い、打ち込みエネルギーを１８０ｋｅＶ
〜６００ｋｅＶの範囲内で設定し、ドーズ量を１×１０
14個／ｃｍ2 〜１×１０15個／ｃｍ2 の範囲内で設定し
た。
素子分離領域４９のいわゆるバーズヘッド（図示省略）
を除去して平坦化を行った。続いてリソグラフィー技術
によって、Ｖ−ＰＮＰＴｒが形成される領域上と素子分
離領域４９の一部分上とに開口部５１，５２を設けたレ
ジストマスク５３を形成した。そして上記レジストマス
ク５３をイオン注入マスクに用いたイオン注入法によっ
て、上記ｎ型エピタキシャル層４３中に不純物を注入し
た。上記イオン注入条件としては、例えば不純物にホウ
素（Ｂ+ ）を用い、打ち込みエネルギーを１８０ｋｅＶ
〜６００ｋｅＶの範囲内で設定し、ドーズ量を１×１０
14個／ｃｍ2 〜１×１０15個／ｃｍ2 の範囲内で設定し
た。
【００５８】その結果、図７の（２）に示すように、Ｖ
−ＰＮＰＴｒが形成される領域のｎ型エピタキシャル層
４３中にｐ+ 型のコレクタ領域５４をｎ型の埋め込み分
離領域４２に達する状態に形成し、かつ素子分離領域４
９の下部のｎ型エピタキシャル層４３中にｐ+ 型の素子
分離拡散層５５を半導体基体１１に達する状態に形成し
た。
−ＰＮＰＴｒが形成される領域のｎ型エピタキシャル層
４３中にｐ+ 型のコレクタ領域５４をｎ型の埋め込み分
離領域４２に達する状態に形成し、かつ素子分離領域４
９の下部のｎ型エピタキシャル層４３中にｐ+ 型の素子
分離拡散層５５を半導体基体１１に達する状態に形成し
た。
【００５９】次いでイオン注入法によって、Ｖ−ＰＮＰ
Ｔｒのベース領域５６となる領域に、例えばリン
（Ｐ+ ）を選択的に注入した。このイオン注入条件とし
ては、例えば不純物にリン（Ｐ+ ）を用い、打ち込みエ
ネルギーを１５０ｋｅＶ〜３００ｋｅＶの範囲内で設定
し、ドーズ量を１×１０13個／ｃｍ2 〜１×１０14個／
ｃｍ 2 の範囲内で設定した。さらにイオン注入法によっ
て、Ｖ−ＰＮＰＴｒのベース取り出し領域５７となる領
域に、ｎ型の不純物を選択的に注入した。このイオン注
入条件としては、例えばｎ型の不純物にヒ素（Ａｓ+ ）
を用い、打ち込みエネルギーを３０ｋｅＶ〜７０ｋｅＶ
の範囲内で設定し、ドーズ量を１×１０15個／ｃｍ2 〜
１×１０16個／ｃｍ2 の範囲内で設定した。
Ｔｒのベース領域５６となる領域に、例えばリン
（Ｐ+ ）を選択的に注入した。このイオン注入条件とし
ては、例えば不純物にリン（Ｐ+ ）を用い、打ち込みエ
ネルギーを１５０ｋｅＶ〜３００ｋｅＶの範囲内で設定
し、ドーズ量を１×１０13個／ｃｍ2 〜１×１０14個／
ｃｍ 2 の範囲内で設定した。さらにイオン注入法によっ
て、Ｖ−ＰＮＰＴｒのベース取り出し領域５７となる領
域に、ｎ型の不純物を選択的に注入した。このイオン注
入条件としては、例えばｎ型の不純物にヒ素（Ａｓ+ ）
を用い、打ち込みエネルギーを３０ｋｅＶ〜７０ｋｅＶ
の範囲内で設定し、ドーズ量を１×１０15個／ｃｍ2 〜
１×１０16個／ｃｍ2 の範囲内で設定した。
【００６０】その後ＣＶＤ法によって、全面に酸化シリ
コン膜５８を例えば１００ｎｍの厚さに形成した。そし
てＶ−ＮＰＮＴｒのベース領域が形成される領域上、Ｖ
−ＰＮＰＴｒのエミッタ取り出し電極が形成される領域
上およびコレクタ取り出し電極が形成される領域上の上
記酸化シリコン膜５８に開口部５９，６０，６１を形成
した。
コン膜５８を例えば１００ｎｍの厚さに形成した。そし
てＶ−ＮＰＮＴｒのベース領域が形成される領域上、Ｖ
−ＰＮＰＴｒのエミッタ取り出し電極が形成される領域
上およびコレクタ取り出し電極が形成される領域上の上
記酸化シリコン膜５８に開口部５９，６０，６１を形成
した。
【００６１】さらにＣＶＤ法によって、上記酸化シリコ
ン膜５８側の全面にポリシリコン膜６２を例えば１５０
ｎｍの厚さに形成する。その後イオン注入法によって、
上記ポリシリコン膜６２にｐ型の不純物を注入した。上
記イオン注入条件としては、ｐ型の不純物として例えば
二フッ化ホウ素（ＢＦ2 + ）を用い、打ち込みエネルギ
ーを３０ｋｅＶ〜７０ｋｅＶの範囲内で設定し、ドーズ
量を１×１０15個／ｃｍ2 〜１×１０16個／ｃｍ2 の範
囲内で設定した。
ン膜５８側の全面にポリシリコン膜６２を例えば１５０
ｎｍの厚さに形成する。その後イオン注入法によって、
上記ポリシリコン膜６２にｐ型の不純物を注入した。上
記イオン注入条件としては、ｐ型の不純物として例えば
二フッ化ホウ素（ＢＦ2 + ）を用い、打ち込みエネルギ
ーを３０ｋｅＶ〜７０ｋｅＶの範囲内で設定し、ドーズ
量を１×１０15個／ｃｍ2 〜１×１０16個／ｃｍ2 の範
囲内で設定した。
【００６２】次いでリソグラフィー技術とエッチングと
によって、上記ポリシリコン膜６２をパターニングし
て、図８の（１）に示すように、Ｖ−ＮＰＮＴｒのベー
ス取り出し電極６３，Ｖ−ＰＮＰＴｒのエミッタ取り出
し電極６４およびコレクタ取り出し電極６５を形成し
た。上記エッチングでは、例えばエッチングガスにトリ
クロロトリフルオロエタン（Ｃ2 Ｃｌ3 Ｆ3 ）を用い
た。
によって、上記ポリシリコン膜６２をパターニングし
て、図８の（１）に示すように、Ｖ−ＮＰＮＴｒのベー
ス取り出し電極６３，Ｖ−ＰＮＰＴｒのエミッタ取り出
し電極６４およびコレクタ取り出し電極６５を形成し
た。上記エッチングでは、例えばエッチングガスにトリ
クロロトリフルオロエタン（Ｃ2 Ｃｌ3 Ｆ3 ）を用い
た。
【００６３】その後ＣＶＤ法によって、ポリシリコン膜
（６２）側の全面に酸化シリコン膜６６を例えば３００
ｎｍの厚さに形成した。次いでリソグラフィー技術とエ
ッチングとによって、Ｖ−ＮＰＮＴｒのエミッタ領域と
なる領域上の上記ベース取り出し電極６３と酸化シリコ
ン膜６６とにエミッタ開口部６７を形成し、ｎ型エピタ
キシャル層４３の表面を露出させた。
（６２）側の全面に酸化シリコン膜６６を例えば３００
ｎｍの厚さに形成した。次いでリソグラフィー技術とエ
ッチングとによって、Ｖ−ＮＰＮＴｒのエミッタ領域と
なる領域上の上記ベース取り出し電極６３と酸化シリコ
ン膜６６とにエミッタ開口部６７を形成し、ｎ型エピタ
キシャル層４３の表面を露出させた。
【００６４】次いで図８の（２）に示すように、イオン
注入法によって、上記エミッタ開口部６７よりｐ型不純
物をｎ型エピタキシャル層４３に注入することによりＶ
−ＮＰＮＴｒの真性ベース領域６８を形成した。上記イ
オン注入条件としては、ｐ型不純物に二フッ化ホウ素
（ＢＦ2 + ）を用い、打ち込みエネルギーを３０ｋｅＶ
〜７０ｋｅＶの範囲内で設定し、ドーズ量を１×１０13
個／ｃｍ2 〜１×１０14個／ｃｍ2 の範囲内で設定し
た。
注入法によって、上記エミッタ開口部６７よりｐ型不純
物をｎ型エピタキシャル層４３に注入することによりＶ
−ＮＰＮＴｒの真性ベース領域６８を形成した。上記イ
オン注入条件としては、ｐ型不純物に二フッ化ホウ素
（ＢＦ2 + ）を用い、打ち込みエネルギーを３０ｋｅＶ
〜７０ｋｅＶの範囲内で設定し、ドーズ量を１×１０13
個／ｃｍ2 〜１×１０14個／ｃｍ2 の範囲内で設定し
た。
【００６５】その後ＣＶＤ法によって、全面に酸化シリ
コン膜を例えば６００ｎｍの厚さに形成した後、例えば
９００℃、１０分間のアニーリングを行った。そして上
記酸化シリコン膜を全面エッチバックして、上記エミッ
タ開口部６７の側壁にサイドウォール絶縁膜６９を形成
した。このサイドウォール絶縁膜６９はエミッタ取り出
し電極とベース取り出し電極とを分離するものとなる。
また上記アニーリングによりベース取り出し電極６３中
のホウ素がｎ型エピタキシャル層４３中に拡散してＶ−
ＮＰＮＴｒのｐ+ 型のグラフトベース領域７０を形成す
るとともに、エミッタ取り出し電極６４およびコレクタ
取り出し電極６５中のホウ素がｎ型エピタキシャル層４
３中に拡散してＶ−ＰＮＰＴｒのｐ+ 型のエミッタ領域
７１およびｐ+ 型のコレクタ取り出し領域７２を形成し
た。
コン膜を例えば６００ｎｍの厚さに形成した後、例えば
９００℃、１０分間のアニーリングを行った。そして上
記酸化シリコン膜を全面エッチバックして、上記エミッ
タ開口部６７の側壁にサイドウォール絶縁膜６９を形成
した。このサイドウォール絶縁膜６９はエミッタ取り出
し電極とベース取り出し電極とを分離するものとなる。
また上記アニーリングによりベース取り出し電極６３中
のホウ素がｎ型エピタキシャル層４３中に拡散してＶ−
ＮＰＮＴｒのｐ+ 型のグラフトベース領域７０を形成す
るとともに、エミッタ取り出し電極６４およびコレクタ
取り出し電極６５中のホウ素がｎ型エピタキシャル層４
３中に拡散してＶ−ＰＮＰＴｒのｐ+ 型のエミッタ領域
７１およびｐ+ 型のコレクタ取り出し領域７２を形成し
た。
【００６６】続いて図９に示すように、ＣＶＤ法によっ
て全面にポリシリコン膜を例えば１５０ｎｍの厚さに形
成した。その後イオン注入法によって、ポリシリコン膜
の全面のｎ型の不純物を注入した。上記イオン注入条件
としては、例えば、ｎ型の不純物にヒ素（Ａｓ+ ）を用
い、打ち込みエネルギーを３０ｋｅＶ〜７０ｋｅＶの範
囲内で設定し、ドーズ量を１×１０15個／ｃｍ2 〜１×
１０16個／ｃｍ2 の範囲内で設定した。続いてアニーリ
ング〔例えばＲＴＡ（Rapid Thermal Annealing ）〕を
行って、上記ポリシリコン膜中の不純物をｎ型エピタキ
シャル層４３に形成した真性ベース領域６８の上層に拡
散してＶ−ＮＰＮＴｒのエミッタ領域７３を形成した。
上記アニーリングは、例えば、１０００℃〜１１００℃
の範囲内で、５秒〜３０秒間の範囲内で行った。
て全面にポリシリコン膜を例えば１５０ｎｍの厚さに形
成した。その後イオン注入法によって、ポリシリコン膜
の全面のｎ型の不純物を注入した。上記イオン注入条件
としては、例えば、ｎ型の不純物にヒ素（Ａｓ+ ）を用
い、打ち込みエネルギーを３０ｋｅＶ〜７０ｋｅＶの範
囲内で設定し、ドーズ量を１×１０15個／ｃｍ2 〜１×
１０16個／ｃｍ2 の範囲内で設定した。続いてアニーリ
ング〔例えばＲＴＡ（Rapid Thermal Annealing ）〕を
行って、上記ポリシリコン膜中の不純物をｎ型エピタキ
シャル層４３に形成した真性ベース領域６８の上層に拡
散してＶ−ＮＰＮＴｒのエミッタ領域７３を形成した。
上記アニーリングは、例えば、１０００℃〜１１００℃
の範囲内で、５秒〜３０秒間の範囲内で行った。
【００６７】次いでリソグラフィー技術とエッチング技
術とによってポリシリコン膜をパターニングして、エミ
ッタ取り出し電極７４を形成した。このエッチングで
は、エッチングガスに例えばトリクロロトリフルオロエ
タン（Ｃ2 Ｃｌ3 Ｆ3 ）と六フッ化イオウ（ＳＦ6 ）と
を用いた。その後、上記酸化シリコン膜６６にコンタク
トホール７５〜７７を形成するとともに上記酸化シリコ
ン膜６６と酸化シリコン膜５８とにコンタクトホール７
８，７９の形成した後、金属電極８０〜８５の形成を行
って、相補型バイポーラトランジスタ１を完成させた。
術とによってポリシリコン膜をパターニングして、エミ
ッタ取り出し電極７４を形成した。このエッチングで
は、エッチングガスに例えばトリクロロトリフルオロエ
タン（Ｃ2 Ｃｌ3 Ｆ3 ）と六フッ化イオウ（ＳＦ6 ）と
を用いた。その後、上記酸化シリコン膜６６にコンタク
トホール７５〜７７を形成するとともに上記酸化シリコ
ン膜６６と酸化シリコン膜５８とにコンタクトホール７
８，７９の形成した後、金属電極８０〜８５の形成を行
って、相補型バイポーラトランジスタ１を完成させた。
【００６８】上記実施例では、Ｖ−ＮＰＮＴｒをいわゆ
るダブルポリシリコン構造とし、Ｖ−ＰＮＰＴｒをいわ
ゆるシングルポリシリコン構造としたが、この構造に限
定されるものではない。
るダブルポリシリコン構造とし、Ｖ−ＰＮＰＴｒをいわ
ゆるシングルポリシリコン構造としたが、この構造に限
定されるものではない。
【００６９】上記相補型バイポーラトランジスタ１の製
造方法では、ｎ型エピタキシャル層４３の薄層化を妨げ
る要因となっているＶ−ＰＮＰＴｒのｐ+ 型のコレクタ
領域５４の上方拡散を抑制するために、ｐ+ 型のコレク
タ領域５４の形成工程を一般に熱処理条件が最も厳しい
とされる工程よりもできる限り後ろの工程で行うように
している。
造方法では、ｎ型エピタキシャル層４３の薄層化を妨げ
る要因となっているＶ−ＰＮＰＴｒのｐ+ 型のコレクタ
領域５４の上方拡散を抑制するために、ｐ+ 型のコレク
タ領域５４の形成工程を一般に熱処理条件が最も厳しい
とされる工程よりもできる限り後ろの工程で行うように
している。
【００７０】すなわち、ｐ型のシリコン基板を半導体基
体１１に用いた上記説明した製造方法では、まず、この
半導体基体１１にＶ−ＰＮＰＴｒのｎ型の埋め込み分離
領域４２をＶ−ＮＰＮＴｒのｎ+ 型の埋め込みコレクタ
領域４１の後に形成し、またＶ−ＰＮＰＴｒのｐ+ 型の
コレクタ領域５４を素子分離領域４９の後に形成した。
しかも、特に深い位置に形成する必要があるｎ型の埋め
込み分離領域４２は、半導体基体１１の奥深くに投影飛
程を設定することができる高エネルギーイオン注入によ
って、ｎ型不純物を注入して形成した。
体１１に用いた上記説明した製造方法では、まず、この
半導体基体１１にＶ−ＰＮＰＴｒのｎ型の埋め込み分離
領域４２をＶ−ＮＰＮＴｒのｎ+ 型の埋め込みコレクタ
領域４１の後に形成し、またＶ−ＰＮＰＴｒのｐ+ 型の
コレクタ領域５４を素子分離領域４９の後に形成した。
しかも、特に深い位置に形成する必要があるｎ型の埋め
込み分離領域４２は、半導体基体１１の奥深くに投影飛
程を設定することができる高エネルギーイオン注入によ
って、ｎ型不純物を注入して形成した。
【００７１】このようなプロセスを行うことによって、
特にｐ+ 型のコレクタ領域５４のｎ型エピタキシャル層
４３側への上方拡散を抑制した。その結果、ｎ型エピタ
キシャル層４３の層厚を予め過剰な厚さに設定しておく
必要がなくなった。したがって、上記製造方法により製
造された相補型のバイポーラトランジスタ１において
は、Ｖ−ＮＰＮＴｒのコレクタ層となるｎ型エピタキシ
ャル層４３が必要最小限の厚さとなった。そのため、Ｖ
−ＮＰＮＴｒにおいては、カーク効果が抑制され、動作
の高速化が図れた。
特にｐ+ 型のコレクタ領域５４のｎ型エピタキシャル層
４３側への上方拡散を抑制した。その結果、ｎ型エピタ
キシャル層４３の層厚を予め過剰な厚さに設定しておく
必要がなくなった。したがって、上記製造方法により製
造された相補型のバイポーラトランジスタ１において
は、Ｖ−ＮＰＮＴｒのコレクタ層となるｎ型エピタキシ
ャル層４３が必要最小限の厚さとなった。そのため、Ｖ
−ＮＰＮＴｒにおいては、カーク効果が抑制され、動作
の高速化が図れた。
【００７２】また、ｎ型エピタキシャル層４３の層厚の
縮小により、チャネルストップ拡散層となるｐ+ 型の素
子分離拡散層５５を上下２段に分けて形成する必要もな
くなるため、ここでイオン注入工程が１回削減された。
縮小により、チャネルストップ拡散層となるｐ+ 型の素
子分離拡散層５５を上下２段に分けて形成する必要もな
くなるため、ここでイオン注入工程が１回削減された。
【００７３】そして上記説明したように、上記Ｖ−ＰＮ
ＰＴｒのｐ+ 型のコレクタ領域５４を、Ｖ−ＮＰＮＴｒ
のｐ+ 型の素子分離拡散層５５を形成するためのイオン
注入工程で同時に形成し、またＶ−ＮＰＮＴｒのｐ+ 型
のグラフトベース領域７０とＶ−ＰＮＰＴｒのコレクタ
取り出し領域７２とを共通の拡散工程により同時に形成
すれば、通常のバイポーラトランジスタの製造プロセス
と比較しても、相補型構成を採ることによる工程数の増
大を最小限に抑えることができる。
ＰＴｒのｐ+ 型のコレクタ領域５４を、Ｖ−ＮＰＮＴｒ
のｐ+ 型の素子分離拡散層５５を形成するためのイオン
注入工程で同時に形成し、またＶ−ＮＰＮＴｒのｐ+ 型
のグラフトベース領域７０とＶ−ＰＮＰＴｒのコレクタ
取り出し領域７２とを共通の拡散工程により同時に形成
すれば、通常のバイポーラトランジスタの製造プロセス
と比較しても、相補型構成を採ることによる工程数の増
大を最小限に抑えることができる。
【００７４】次に上記第２の実施形態を相補型バイポー
ラトランジスタに適用した実施例を、図１０，図１１の
製造工程図によって説明する。なお、図では、上記図５
〜図９によって説明したのと同様の構成部品には同一の
符号を付す。
ラトランジスタに適用した実施例を、図１０，図１１の
製造工程図によって説明する。なお、図では、上記図５
〜図９によって説明したのと同様の構成部品には同一の
符号を付す。
【００７５】図１０の（１）に示すように、半導体基体
１１に例えばｐ型のシリコン基板を用い、例えば熱酸化
法によって、半導体基体１１上に酸化シリコン（ＳｉＯ
2 ）からなる絶縁膜１２を例えば３３０ｎｍの厚さに形
成した。次いでリソグラフィー技術とドライエッチング
技術とによって、露光で用いるアライメントマークとな
る部分とＶ−ＮＰＮＴｒのコレクタ領域となる領域上と
に第１開口部１３と第２開口部１４とを形成した。さら
に半導体基体１１をエッチングして、半導体基体１１に
深さが５０ｎｍ程度の第１凹状部３１と第２凹状部３２
とを形成した。この第１開口部１３および凹状部３１が
アライメントマーク１６となる。
１１に例えばｐ型のシリコン基板を用い、例えば熱酸化
法によって、半導体基体１１上に酸化シリコン（ＳｉＯ
2 ）からなる絶縁膜１２を例えば３３０ｎｍの厚さに形
成した。次いでリソグラフィー技術とドライエッチング
技術とによって、露光で用いるアライメントマークとな
る部分とＶ−ＮＰＮＴｒのコレクタ領域となる領域上と
に第１開口部１３と第２開口部１４とを形成した。さら
に半導体基体１１をエッチングして、半導体基体１１に
深さが５０ｎｍ程度の第１凹状部３１と第２凹状部３２
とを形成した。この第１開口部１３および凹状部３１が
アライメントマーク１６となる。
【００７６】上記アライメントマーク１６は、露光装置
によって決定され、本図では一つの開口パターンしか示
していないが、通常は例えば複数の正方形の開口パター
ンを等間隔に形成したものからなる。なお、このアライ
メントマーク１６は、上記パターン形状に限定されるこ
とはなく、露光装置の種類に合わせた形状のパターンで
形成されることはいうまでもない。
によって決定され、本図では一つの開口パターンしか示
していないが、通常は例えば複数の正方形の開口パター
ンを等間隔に形成したものからなる。なお、このアライ
メントマーク１６は、上記パターン形状に限定されるこ
とはなく、露光装置の種類に合わせた形状のパターンで
形成されることはいうまでもない。
【００７７】続いて前記図５の（２）で説明したのと同
様のプロセスによって、図１０の（２）に示すように、
上記絶縁膜１２を覆う状態にして上記半導体基体１１上
にドーピングマスク１５を例えばレジストで形成した。
次いでＶ−ＰＮＰＴｒの埋め込み分離領域が形成される
領域上の上記ドーピングマスク１５に第３開口部１７を
形成した。次いで上記ドーピングマスク１５を用いたイ
オン注入法によって、上記第３開口部１７から上記絶縁
膜１２を通して上記半導体基体１１中にリン（Ｐ+ ）を
注入した。このときのイオン注入条件は前記図５の
（２）で説明したのと同様である。
様のプロセスによって、図１０の（２）に示すように、
上記絶縁膜１２を覆う状態にして上記半導体基体１１上
にドーピングマスク１５を例えばレジストで形成した。
次いでＶ−ＰＮＰＴｒの埋め込み分離領域が形成される
領域上の上記ドーピングマスク１５に第３開口部１７を
形成した。次いで上記ドーピングマスク１５を用いたイ
オン注入法によって、上記第３開口部１７から上記絶縁
膜１２を通して上記半導体基体１１中にリン（Ｐ+ ）を
注入した。このときのイオン注入条件は前記図５の
（２）で説明したのと同様である。
【００７８】その後、アッシングおよび洗浄処理によっ
て上記ドーピングマスク１５を除去した。次いで図１１
の（１）に示すように、絶縁膜１２をマスクとしたイオ
ン注入法によって、上記第２開口部１４から半導体基体
１１中のｎ+ 型の埋め込みコレクタ領域となる領域にヒ
素（Ａｓ+ ）を注入した。このとき、第１開口部１３か
らも半導体基体１１にもヒ素（Ａｓ+ ）が注入された。
このイオン注入条件としては、例えば、上記ヒ素（Ａｓ
+ ）の打ち込みエネルギーを３０ｋｅＶ〜７０ｋｅＶの
範囲の所定の値に設定し、ドーズ量を１×１０15個／ｃ
ｍ2 〜５×１０15個／ｃｍ2 の範囲の所定の値に設定し
た。。
て上記ドーピングマスク１５を除去した。次いで図１１
の（１）に示すように、絶縁膜１２をマスクとしたイオ
ン注入法によって、上記第２開口部１４から半導体基体
１１中のｎ+ 型の埋め込みコレクタ領域となる領域にヒ
素（Ａｓ+ ）を注入した。このとき、第１開口部１３か
らも半導体基体１１にもヒ素（Ａｓ+ ）が注入された。
このイオン注入条件としては、例えば、上記ヒ素（Ａｓ
+ ）の打ち込みエネルギーを３０ｋｅＶ〜７０ｋｅＶの
範囲の所定の値に設定し、ドーズ量を１×１０15個／ｃ
ｍ2 〜５×１０15個／ｃｍ2 の範囲の所定の値に設定し
た。。
【００７９】そして図１１の（２）に示すように、９５
０℃〜１１００℃の温度範囲内でかつ０．５時間〜３時
間の範囲内でアニーリングを行った。それによって、先
にイオン注入したヒ素（Ａｓ+ ）を拡散してＶ−ＮＰＮ
Ｔｒのｎ+ 型の埋め込みコレクタ領域４１を形成した。
同時に上記熱処理によって、Ｖ−ＰＮＰＴｒのｎ+ 型の
埋め込み分離領域にイオン注入したリン（Ｐ+ ）を拡散
して、ｎ型の埋め込み分離領域４２を形成した。上記イ
オン注入では、半導体基体１１の深い部分に不純物が注
入されるため、上記半導体基体１１の表面近傍における
不純物濃度は低く抑えられる。
０℃〜１１００℃の温度範囲内でかつ０．５時間〜３時
間の範囲内でアニーリングを行った。それによって、先
にイオン注入したヒ素（Ａｓ+ ）を拡散してＶ−ＮＰＮ
Ｔｒのｎ+ 型の埋め込みコレクタ領域４１を形成した。
同時に上記熱処理によって、Ｖ−ＰＮＰＴｒのｎ+ 型の
埋め込み分離領域にイオン注入したリン（Ｐ+ ）を拡散
して、ｎ型の埋め込み分離領域４２を形成した。上記イ
オン注入では、半導体基体１１の深い部分に不純物が注
入されるため、上記半導体基体１１の表面近傍における
不純物濃度は低く抑えられる。
【００８０】次いでフッ酸（ＨＦ）系のウェットエッチ
ングによって、上記絶縁膜１１を除去した。そして図１
２に示すように、既存のエピタキシャル成長技術によっ
て、半導体基体１１上にｎ型エピタキシャル層４３（図
２によって説明したエピタキシャル層２６に相当）を形
成する。このｎ型エピタキシャル層４３は、前記図６の
（２）で説明したのと同様の条件によって形成した。こ
のエピタキシャル成長では、上記第１凹状部３１（２点
鎖線で示す部分）はｎ型エピタキシャル層４３の表面に
も転写されるため、ｎ型エピタキシャル層４３の表面に
は凹状部４４が形成された。なお、上記第２凹状部３２
（２点鎖線で示す部分）もｎ型エピタキシャル層４３の
表面に転写された。
ングによって、上記絶縁膜１１を除去した。そして図１
２に示すように、既存のエピタキシャル成長技術によっ
て、半導体基体１１上にｎ型エピタキシャル層４３（図
２によって説明したエピタキシャル層２６に相当）を形
成する。このｎ型エピタキシャル層４３は、前記図６の
（２）で説明したのと同様の条件によって形成した。こ
のエピタキシャル成長では、上記第１凹状部３１（２点
鎖線で示す部分）はｎ型エピタキシャル層４３の表面に
も転写されるため、ｎ型エピタキシャル層４３の表面に
は凹状部４４が形成された。なお、上記第２凹状部３２
（２点鎖線で示す部分）もｎ型エピタキシャル層４３の
表面に転写された。
【００８１】その後、熱酸化法によって上記ｎ型エピタ
キシャル層４３の表面に酸化シリコン膜４５を形成した
後、ＣＶＤ法によって、窒化シリコン膜４６を例えば１
００ｎｍの厚さに形成した。上記各成膜では、凹状部４
４上に同様の凹状の段差が形成され、この段差部がアラ
イメントマーク４７となる。
キシャル層４３の表面に酸化シリコン膜４５を形成した
後、ＣＶＤ法によって、窒化シリコン膜４６を例えば１
００ｎｍの厚さに形成した。上記各成膜では、凹状部４
４上に同様の凹状の段差が形成され、この段差部がアラ
イメントマーク４７となる。
【００８２】そして上記アライメントマーク４７を用い
て、リソグラフィー技術によって、各アクティブ領域上
を覆う状態に設けたレジストパターン４８を形成した。
次いで上記レジストパターン４８を用いて、上記窒化シ
リコン膜４６と上記酸化シリコン膜４５とをパターニン
グした。
て、リソグラフィー技術によって、各アクティブ領域上
を覆う状態に設けたレジストパターン４８を形成した。
次いで上記レジストパターン４８を用いて、上記窒化シ
リコン膜４６と上記酸化シリコン膜４５とをパターニン
グした。
【００８３】次いで、例えばアッシングおよび洗浄処理
によって、上記レジストパターン４８を除去した。その
後、ここでは図示はしないが前記図７以降によって説明
した工程を行って、相補型のバイポーラトランジスタ１
を完成させた。
によって、上記レジストパターン４８を除去した。その
後、ここでは図示はしないが前記図７以降によって説明
した工程を行って、相補型のバイポーラトランジスタ１
を完成させた。
【００８４】上記説明では、イオン注入法によって、ｎ
+ 型の埋め込みコレクタ拡散層４１を形成したが、例え
ば前記図６の（１）によって説明したのと同様にして、
酸化アンチモン（Ｓｂ2 Ｏ3 ）を用いた固相拡散によっ
て形成することも可能である。この場合の固相拡散条件
としては、例えば、雰囲気の温度を１２００℃、拡散時
間を１時間に設定した。
+ 型の埋め込みコレクタ拡散層４１を形成したが、例え
ば前記図６の（１）によって説明したのと同様にして、
酸化アンチモン（Ｓｂ2 Ｏ3 ）を用いた固相拡散によっ
て形成することも可能である。この場合の固相拡散条件
としては、例えば、雰囲気の温度を１２００℃、拡散時
間を１時間に設定した。
【００８５】上記図１０〜図１２によって説明した実施
例では、絶縁膜１２に、アライメントマーク１６となる
第１開口部１３とｎ+ 型の埋め込みコレクタ拡散層４１
を形成するための不純物の導入部となる第２開口部１４
とを同時に形成することから、アライメントマーク１６
を形成するための工程は他の工程と兼ねることになる。
そのため、工程数は削減される。さらに第１開口部１３
下の半導体基体１１を掘り下げてアライメントマーク１
６とすることから、絶縁膜１２を除去した後も、アライ
メントマーク１６は残る。
例では、絶縁膜１２に、アライメントマーク１６となる
第１開口部１３とｎ+ 型の埋め込みコレクタ拡散層４１
を形成するための不純物の導入部となる第２開口部１４
とを同時に形成することから、アライメントマーク１６
を形成するための工程は他の工程と兼ねることになる。
そのため、工程数は削減される。さらに第１開口部１３
下の半導体基体１１を掘り下げてアライメントマーク１
６とすることから、絶縁膜１２を除去した後も、アライ
メントマーク１６は残る。
【００８６】また上記ｎ+ 型の埋め込みコレクタ拡散層
４１を形成するための不純物のドーピングをイオン注入
法により行うことから、絶縁膜１２をイオン注入マスク
として用いることが可能になる。そのため、マスクを形
成する工程が削減される。
４１を形成するための不純物のドーピングをイオン注入
法により行うことから、絶縁膜１２をイオン注入マスク
として用いることが可能になる。そのため、マスクを形
成する工程が削減される。
【００８７】また上記ｎ+ 型の埋め込みコレクタ拡散層
４１を形成するための不純物のドーピングを固相拡散に
よって行う方法では、固相拡散時の熱処理によってｎ型
の埋め込み分離拡散層４２となる不純物が拡散される。
そのため、ｎ型の埋め込み分離拡散層４２となる不純物
を拡散させる熱処理工程が削減される。
４１を形成するための不純物のドーピングを固相拡散に
よって行う方法では、固相拡散時の熱処理によってｎ型
の埋め込み分離拡散層４２となる不純物が拡散される。
そのため、ｎ型の埋め込み分離拡散層４２となる不純物
を拡散させる熱処理工程が削減される。
【００８８】
【発明の効果】以上、説明したように、半導体基体上に
形成した絶縁膜にアライメントマークとなる第１開口部
と不純物の導入部となる第２開口部とを同時に形成する
発明によれば、単独でアライメントマークを形成する工
程は必要はない。そのため、工程数を削減することがで
きる。
形成した絶縁膜にアライメントマークとなる第１開口部
と不純物の導入部となる第２開口部とを同時に形成する
発明によれば、単独でアライメントマークを形成する工
程は必要はない。そのため、工程数を削減することがで
きる。
【００８９】また第１埋め込み拡散層を固相拡散によっ
て形成する発明によれば、固相拡散時の熱処理によって
第２埋め込み拡散層となる不純物が拡散される。そのた
め、第２埋め込み拡散層を形成するための不純物を拡散
させる熱処理工程を削減することができる。
て形成する発明によれば、固相拡散時の熱処理によって
第２埋め込み拡散層となる不純物が拡散される。そのた
め、第２埋め込み拡散層を形成するための不純物を拡散
させる熱処理工程を削減することができる。
【００９０】アライメントマークとなる第１開口部より
さらに半導体基体を掘り下げてアライメントマークとす
る発明によれば、絶縁膜を除去した後も、アライメント
マークを残すことが可能となる。そのため、第１埋め込
み拡散層の形成をイオン注入によって行うことが可能と
なる。
さらに半導体基体を掘り下げてアライメントマークとす
る発明によれば、絶縁膜を除去した後も、アライメント
マークを残すことが可能となる。そのため、第１埋め込
み拡散層の形成をイオン注入によって行うことが可能と
なる。
【００９１】そして第１埋め込み拡散層をイオン注入法
によって形成する発明によれば、絶縁膜をマスクとして
用いることが可能になるので、マスクを形成する工程を
削減することができる。
によって形成する発明によれば、絶縁膜をマスクとして
用いることが可能になるので、マスクを形成する工程を
削減することができる。
【００９２】第１埋め込み拡散層と第２埋め込み拡散層
とが形成された半導体基体の表面にエピタキシャル層を
形成し、次いで選択熱酸化法によってこのエピタキシャ
ル層に酸化膜を形成した後、このエピタキシャル層中に
投影飛程を有するイオン注入法によって、該エピタキシ
ャル層中に不純物拡散層を形成する発明によれば、不純
物拡散層を形成する前に不純物が大きく拡散するような
高温の熱処理が終了しているので、不純物の上方拡散を
考慮してエピタキシャル層を厚く形成する必要がない。
そのため、エピタキシャル層を従来よりも薄く形成でき
る。
とが形成された半導体基体の表面にエピタキシャル層を
形成し、次いで選択熱酸化法によってこのエピタキシャ
ル層に酸化膜を形成した後、このエピタキシャル層中に
投影飛程を有するイオン注入法によって、該エピタキシ
ャル層中に不純物拡散層を形成する発明によれば、不純
物拡散層を形成する前に不純物が大きく拡散するような
高温の熱処理が終了しているので、不純物の上方拡散を
考慮してエピタキシャル層を厚く形成する必要がない。
そのため、エピタキシャル層を従来よりも薄く形成でき
る。
【００９３】また不純物拡散層を形成するイオン注入法
によって、エピタキシャル層に素子分離拡散層を形成す
る発明によれば、二つの拡散層を１回のイオン注入で形
成するため、工程数を削減することができる。
によって、エピタキシャル層に素子分離拡散層を形成す
る発明によれば、二つの拡散層を１回のイオン注入で形
成するため、工程数を削減することができる。
【図１】第１の実施形態の一例に係わる製造工程図であ
る。
る。
【図２】固相拡散法を用いた例の製造工程図である。
【図３】第２の実施形態の一例に係わる製造工程図であ
る。
る。
【図４】第３の実施形態の一例に係わる製造工程図であ
る。
る。
【図５】第１，第３の実施形態に係わる実施例の製造工
程図（その１）である。
程図（その１）である。
【図６】第１，第３の実施形態に係わる実施例の製造工
程図（その２）である。
程図（その２）である。
【図７】第１，第３の実施形態に係わる実施例の製造工
程図（その３）である。
程図（その３）である。
【図８】第１，第３の実施形態に係わる実施例の製造工
程図（その４）である。
程図（その４）である。
【図９】第１，第３の実施形態に係わる実施例の製造工
程図（その５）である。
程図（その５）である。
【図１０】第２の実施形態に係わる実施例の製造工程図
（その１）である。
（その１）である。
【図１１】第２の実施形態に係わる実施例の製造工程図
（その２）である。
（その２）である。
【図１２】第２の実施形態に係わる実施例の製造工程図
（その３）である。
（その３）である。
【図１３】従来の相補型バイポーラトランジスタの概略
構成断面図である。
構成断面図である。
【図１４】課題の説明図である。
【図１５】従来のＶ−ＰＮＰＴｒの不純物プロファイル
図である。
図である。
１１ 半導体基体 １２ 絶縁膜 １３ 第１開口部 １４ 第２開口部 １５ ドーピングマスク １６ アライメントマーク １７ 第３開口部 １８ 不純物 １９ 不純物 ２０ 第１埋め込み拡散層 ２１ 第２埋め込み拡散層 ３１ 第１凹状部 ２６ エピタキシャル層 ２７ 酸化膜 ２８ 不純物拡散層 ２９ 素子分離拡散層
Claims (9)
- 【請求項１】 半導体基体上に絶縁膜を形成した後、ア
ライメントマークが形成される領域上の該絶縁膜に第１
開口部を形成すると同時に、第１埋め込み拡散層が形成
される領域上の該絶縁膜に第２開口部を形成する第１工
程と、 前記半導体基体上に前記絶縁膜を覆うドーピングマスク
を形成した後、続いて前記第１開口部をアライメントマ
ークとして、該アライメントマークをアライメントの基
準に用いたリソグラフィー技術によって、第２埋め込み
拡散層が形成される領域上の該ドーピングマスクに第３
開口部を形成する第２工程と、 第２埋め込み拡散層を形成するための不純物を前記第３
開口部から該絶縁膜を通して該半導体基体中にドーピン
グする第３工程と、 前記ドーピングマスクを除去した後、前記第２開口部か
ら前記半導体基体に不純物をドーピングして第１埋め込
み拡散層を形成する第４工程とを備えたことを特徴とす
る半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記第２埋め込み拡散層を形成するための不純物のドー
ピングはイオン注入法により行い、 前記イオン注入における前記不純物となるイオンの投影
飛程を前記半導体基体の表面または該表面から０．４μ
ｍ以内の深さに設定することを特徴とする半導体装置の
製造方法。 - 【請求項３】 請求項１記載の半導体装置の製造方法に
おいて、 前記第１埋め込み拡散層を形成するための不純物のドー
ピングは固相拡散によって行うことを特徴とする半導体
装置の製造方法。 - 【請求項４】 請求項１記載の半導体装置の製造方法に
おいて、 前記第１埋め込み拡散層を形成するための不純物のドー
ピングは固相拡散によって行うことを特徴とする半導体
装置の製造方法。 - 【請求項５】 半導体基体上に絶縁膜を形成した後、ア
ライメントマークが形成される領域上の該絶縁膜に第１
開口部を形成すると同時に第１埋め込み拡散層が形成さ
れる領域上の該絶縁膜に第２開口部を形成し、さらに該
第１開口部下の該半導体基体の上層部分を除去して凹状
部を形成する第１工程と、 前記半導体基体上に前記絶縁膜を覆うドーピングマスク
を形成した後、続いて前記第１開口部をアライメントマ
ークとして、該アライメントマークをアライメントの基
準に用いたリソグラフィー技術によって、第２埋め込み
拡散層が形成される領域上の該ドーピングマスクに第３
開口部を形成する第２工程と、 第２埋め込み拡散層を形成するための不純物を前記第３
開口部から該絶縁膜を通して該半導体基体中にドーピン
グする第３工程と、 前記ドーピングマスクを除去した後、前記第２開口部か
ら前記半導体基体に不純物をドーピングして第１埋め込
み拡散層を形成する第４工程とを備えたことを特徴とす
る半導体装置の製造方法。 - 【請求項６】 請求項５記載の半導体装置の製造方法に
おいて、 前記第１埋め込み拡散層を形成するための不純物のドー
ピングはイオン注入法により行い、 前記イオン注入における前記不純物となるイオンの投影
飛程を前記絶縁膜がドーピングマスクとして機能する深
さに設定することを特徴とする半導体装置の製造方法。 - 【請求項７】 請求項５記載の半導体装置の製造方法に
おいて、 前記第１埋め込み拡散層を形成するための不純物のドー
ピングは固相拡散によって行うことを特徴とする半導体
装置の製造方法。 - 【請求項８】 表面にアライメントマークとなる段差パ
ターンが設けられかつ上層部に第１埋め込み拡散層と第
２埋め込み拡散層とが形成された半導体基体の表面に、
該半導体基体とは逆導電型のエピタキシャル層を形成す
る第１工程と、 選択熱酸化法によって、前記エピタキシャル層に酸化膜
を形成する第２工程と、 前記第２埋め込み拡散層上の前記エピタキシャル層中に
投影飛程を有するイオン注入法によって、該エピタキシ
ャル層中に不純物拡散層を形成する第３工程とを備えた
ことを特徴とする半導体装置の製造方法。 - 【請求項９】 請求項８記載の半導体装置の製造方法に
おいて、 前記不純物拡散層を形成するイオン注入法によって、前
記エピタキシャル層に素子分離拡散層を形成することを
特徴とする半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21687195A JP3528350B2 (ja) | 1995-08-25 | 1995-08-25 | 半導体装置の製造方法 |
| US08/700,081 US5830799A (en) | 1995-08-25 | 1996-08-20 | Method for forming embedded diffusion layers using an alignment mark |
| DE69625007T DE69625007T2 (de) | 1995-08-25 | 1996-08-23 | Halbleiterelement-Herstellungsverfahren |
| EP96401812A EP0762492B1 (en) | 1995-08-25 | 1996-08-23 | Semiconductor device manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21687195A JP3528350B2 (ja) | 1995-08-25 | 1995-08-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0964192A true JPH0964192A (ja) | 1997-03-07 |
| JP3528350B2 JP3528350B2 (ja) | 2004-05-17 |
Family
ID=16695228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21687195A Expired - Fee Related JP3528350B2 (ja) | 1995-08-25 | 1995-08-25 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| US (1) | US5830799A (ja) |
| EP (1) | EP0762492B1 (ja) |
| JP (1) | JP3528350B2 (ja) |
| DE (1) | DE69625007T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007115967A (ja) * | 2005-10-21 | 2007-05-10 | Seiko Epson Corp | 半導体装置の製造方法 |
| JP2007115885A (ja) * | 2005-10-20 | 2007-05-10 | Seiko Epson Corp | 半導体装置の製造方法 |
| KR100762764B1 (ko) * | 2005-03-10 | 2007-10-09 | 가부시키가이샤 리코 | 반도체 장치 및 그 반도체 장치의 제조 방법 |
| JP2008166783A (ja) * | 2006-12-27 | 2008-07-17 | Dongbu Hitek Co Ltd | イメージセンサー製造方法 |
| CN112201579A (zh) * | 2020-08-26 | 2021-01-08 | 株洲中车时代半导体有限公司 | 一种半导体芯片对准标记的制作方法及半导体芯片 |
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| JPH11224935A (ja) * | 1997-12-02 | 1999-08-17 | Mitsubishi Electric Corp | 半導体集積回路の基板及び半導体集積回路の製造方法 |
| JP3653963B2 (ja) * | 1997-12-25 | 2005-06-02 | ソニー株式会社 | 半導体装置およびその製造方法 |
| US6656815B2 (en) | 2001-04-04 | 2003-12-02 | International Business Machines Corporation | Process for implanting a deep subcollector with self-aligned photo registration marks |
| US6596604B1 (en) * | 2002-07-22 | 2003-07-22 | Atmel Corporation | Method of preventing shift of alignment marks during rapid thermal processing |
| JP2014216377A (ja) * | 2013-04-23 | 2014-11-17 | イビデン株式会社 | 電子部品とその製造方法及び多層プリント配線板の製造方法 |
| CN112542413B (zh) * | 2020-12-03 | 2021-09-28 | 中国电子科技集团公司第五十五研究所 | 一种异质衬底半导体薄膜器件对准方法 |
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| GB1520925A (en) * | 1975-10-06 | 1978-08-09 | Mullard Ltd | Semiconductor device manufacture |
| US4412376A (en) * | 1979-03-30 | 1983-11-01 | Ibm Corporation | Fabrication method for vertical PNP structure with Schottky barrier diode emitter utilizing ion implantation |
| JPS5891256A (ja) * | 1981-11-24 | 1983-05-31 | 新日本製鐵株式会社 | ねじ鉄筋の継手 |
| US4435896A (en) * | 1981-12-07 | 1984-03-13 | Bell Telephone Laboratories, Incorporated | Method for fabricating complementary field effect transistor devices |
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| US4573257A (en) * | 1984-09-14 | 1986-03-04 | Motorola, Inc. | Method of forming self-aligned implanted channel-stop and buried layer utilizing non-single crystal alignment key |
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-
1995
- 1995-08-25 JP JP21687195A patent/JP3528350B2/ja not_active Expired - Fee Related
-
1996
- 1996-08-20 US US08/700,081 patent/US5830799A/en not_active Expired - Lifetime
- 1996-08-23 EP EP96401812A patent/EP0762492B1/en not_active Expired - Lifetime
- 1996-08-23 DE DE69625007T patent/DE69625007T2/de not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| DE69625007D1 (de) | 2003-01-09 |
| JP3528350B2 (ja) | 2004-05-17 |
| EP0762492B1 (en) | 2002-11-27 |
| EP0762492A1 (en) | 1997-03-12 |
| DE69625007T2 (de) | 2003-07-24 |
| US5830799A (en) | 1998-11-03 |
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