JPH1174282A - バイポーラトランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 表面の平坦度が高くて半導体集積回路装置の
製造が容易であり、特性も優れているバイポーラトラン
ジスタ及びその製造方法を提供する。 【解決手段】 多結晶Ｓｉ膜７１をエミッタ形成領域と
グラフトベース形成領域との境界部で分離し、これらの
領域の多結晶Ｓｉ膜７１ａ、７１ｂに夫々Ａｓ及びＢＦ
₂ を導入して、エミッタ電極及びゲート電極を形成す
る。このため、互いに重なっていないエミッタ電極及び
ゲート電極を形成することができて表面の平坦度が高
い。しかも、エミッタ形成領域上の多結晶Ｓｉ膜７１を
除去しないので、結晶状態の良好なエミッタ７８を形成
することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本願の発明は、エミッタ電極
及びベース電極の少なくとも一部である半導体含有膜と
エミッタ及びグラフトベースとが夫々同一導電型である
バイポーラトランジスタ及びその製造方法に関するもの
である。

【０００２】

【従来の技術】図８は、本願の発明の第１従来例として
のｎｐｎバイポーラトランジスタを示している。このバ
イポーラトランジスタでは、Ｐ型のＳｉ基板１１の表面
部にコレクタの一部であるＮ⁺ 型の埋め込み層１２が設
けられており、Ｓｉ基板１１とこのＳｉ基板１１上のＮ
型のエピタキシャルＳｉ層１３とでＳｉ基体１４が構成
されている。

【０００３】エピタキシャルＳｉ層１３の表面にはＳｉ
Ｏ₂ 膜１５が選択的に設けられて素子分離領域が規定さ
れており、エピタキシャルＳｉ層１３の表面から埋め込
み層１２までＮ⁺ 型のコレクタ引き出し層１６が広がっ
ている。エピタキシャルＳｉ層１３の表面であってコレ
クタ引き出し層１６とは異なる領域には、Ｐ型の真性ベ
ース１７及びＰ⁺ 型のグラフトベース１８が設けられて
いる。

【０００４】エピタキシャルＳｉ層１３上にはＳｉＯ₂
膜２１等の絶縁膜が設けられており、ＳｉＯ₂ 膜２１の
うちで真性ベース１７上の部分にはコンタクト孔２２が
設けられている。コンタクト孔２２を介して多結晶Ｓｉ
膜２３がエピタキシャルＳｉ層１３の表面に接触してお
り、この接触部にＮ⁺ 型のエミッタ２４が設けられてい
る。

【０００５】ＳｉＯ₂ 膜２１のうちでグラフトベース１
８上の部分及びコレクタ引き出し層１６上の部分にも夫
々コンタクト孔２５、２６が設けられており、多結晶Ｓ
ｉ膜２３上にＡｌ配線２７ａが設けられると共にコンタ
クト孔２５、２６を介してＡｌ配線２７ｂ、２７ｃが夫
々グラフトベース１８及びコレクタ引き出し層１６に接
触している。

【０００６】図９、１０は、本願の発明の第２従来例と
してのｎｐｎバイポーラトランジスタ及びその製造方法
を示している。このバイポーラトランジスタを製造する
ためには、図１０（ａ）に示す様に、Ｐ型のＳｉ基板３
１の表面部にコレクタの一部であるＮ⁺ 型の埋め込み層
３２を形成し、Ｓｉ基板３１とこのＳｉ基板３１上のＮ
型のエピタキシャルＳｉ層３３とでＳｉ基体３４を構成
する。

【０００７】その後、エピタキシャルＳｉ層３３の表面
にＳｉＯ₂ 膜３５を選択的に形成して素子分離領域を規
定し、エピタキシャルＳｉ層３３の表面から埋め込み層
３２まで広がるＮ⁺ 型のコレクタ引き出し層３６を形成
する。そして、エピタキシャルＳｉ層３３上にＳｉＯ₂
膜３７等の絶縁膜を形成し、エミッタ形成領域及びベー
ス形成領域のＳｉＯ₂ 膜３７を除去する。

【０００８】その後、多結晶Ｓｉ膜３８を堆積させ、こ
の多結晶Ｓｉ膜３８にＰ型の不純物を導入する。そし
て、多結晶Ｓｉ膜３８上にＳｉＯ₂ 膜４１等の絶縁膜を
堆積させ、これらのＳｉＯ₂ 膜４１及び多結晶Ｓｉ膜３
８をベース電極のパターンに加工する。更に、ＳｉＯ₂
膜４１等をマスクにしたエピタキシャルＳｉ層３３への
不純物の導入でＰ型の真性ベース４２及びＰ型のリンク
ベース４３を形成する。

【０００９】次に、図１０（ｂ）に示す様に、熱処理で
多結晶Ｓｉ膜３８からエピタキシャルＳｉ層３３へ不純
物を拡散させて、Ｐ⁺ 型のグラフトベース４４を形成す
る。そして、ＳｉＯ₂ 膜４５等の絶縁膜を全面に堆積さ
せ、ＳｉＯ₂ 膜４５の全面をエッチバックして、このＳ
ｉＯ₂ 膜４５から成る側壁スペーサを多結晶Ｓｉ膜３８
及びＳｉＯ₂ 膜４１の側面に形成すると共にエミッタ形
成領域に対するコンタクト孔４６を形成する。

【００１０】次に、図９に示す様に、コンタクト孔４６
を介してエピタキシャルＳｉ層３３に接触する多結晶Ｓ
ｉ膜４７を堆積させ且つエミッタ電極のパターンに加工
してから、この多結晶Ｓｉ膜４７にＮ型の不純物をイオ
ン注入する。

【００１１】その後、熱処理で多結晶Ｓｉ膜４７からエ
ピタキシャルＳｉ層３３へ不純物を拡散させて、Ｎ⁺ 型
のエミッタ４８を形成する。そして、多結晶Ｓｉ膜３８
及びコレクタ引き出し層３６に夫々達するコンタクト孔
５１、５２を形成し、多結晶Ｓｉ膜４７上にＡｌ配線５
３ａを形成すると共にコンタクト孔５１、５２を介して
夫々多結晶Ｓｉ膜３８及びコレクタ引き出し層３６に接
触するＡｌ配線５３ｂ、５３ｃを形成して、このバイポ
ーラトランジスタを完成させる。

【００１２】

【発明が解決しようとする課題】しかし、図８に示した
第１従来例のバイポーラトランジスタでは、グラフトベ
ース１８とエミッタ２４とを互いに自己整合的に形成す
ることができないので、真性ベース１７の寄生抵抗及び
寄生容量を小さくすることが困難で、高周波特性を向上
させることが困難である。

【００１３】これに対して、図９、１０に示した第２従
来例のバイポーラトランジスタでは、ＳｉＯ₂ 膜４５か
ら成る側壁スペーサで分離された多結晶Ｓｉ膜３８、４
７からの不純物の拡散でグラフトベース４４及びエミッ
タ４８を形成しているので、これらのグラフトベース４
４及びエミッタ４８を互いに自己整合的に形成すること
ができて、優れた高周波特性を有することができる。

【００１４】しかし、図９、１０に示した第２従来例の
バイポーラトランジスタでは、ベース電極としての多結
晶Ｓｉ膜３８とエミッタ電極としての多結晶Ｓｉ膜４７
とが互いに異なる層であるので、製造工程が複雑であ
る。しかも、図９からも明らかな様に、多結晶Ｓｉ膜３
８、４７が互いに重なっており、バイポーラトランジス
タの表面の平坦度が低くて、このバイポーラトランジス
タを含む半導体集積回路装置の製造が容易ではない。

【００１５】また、図１０（ａ）に示した様に、多結晶
Ｓｉ膜３８をベース電極のパターンに加工する際にエピ
タキシャルＳｉ層３３もエッチングされて段差５４が形
成され、図１０（ｂ）に示した様に、ＳｉＯ₂ 膜４５か
ら成る側壁スペーサを形成する際にエピタキシャルＳｉ
層３３が更にエッチングされて更に大きな段差５５が形
成される。この段差５５は真性ベース４２とグラフトベ
ース４４との間に位置するので、ベース寄生抵抗が高く
て、優れた特性を有することができない。

【００１６】また、図１０（ａ）に示した様に、多結晶
Ｓｉ膜３８をベース電極のパターンに加工する際にエピ
タキシャルＳｉ層３３もエッチングされてこのエピタキ
シャルＳｉ層３３に損傷５６が生じ、図１０（ｂ）に示
した様に、ＳｉＯ₂ 膜４５から成る側壁スペーサを形成
する際にエピタキシャルＳｉ層３３が更にエッチングさ
れて更に大きな損傷５７が生じる。このため、損傷５７
によっても、優れた特性を有することができない。

【００１７】従って、本願の発明は、表面の平坦度が高
くて半導体集積回路装置の製造が容易であり、特性も優
れているバイポーラトランジスタ及びその製造方法を提
供することを目的としている。

【００１８】

【課題を解決するための手段】請求項１に係るバイポー
ラトランジスタでは、エミッタ電極及びベース電極の少
なくとも一部である半導体含有膜とエミッタ及びグラフ
トベースとが夫々同一導電型であるにも拘らず、エミッ
タ電極とベース電極とが同じ層から成っているので、エ
ミッタ電極とベース電極とが互いに重なっていなくて、
バイポーラトランジスタの表面の平坦度が高い。

【００１９】請求項２に係るバイポーラトランジスタの
製造方法では、半導体基体上に形成した導電膜をエミッ
タ形成領域とグラフトベース形成領域との境界部で分離
し、これらの領域の導電膜における半導体含有膜に夫々
第１及び第２逆導電型の不純物を導入するので、これら
の半導体含有膜からの不純物の拡散でエミッタ及びグラ
フトベースを形成するにも拘らず、同じ層から成るエミ
ッタ電極及びベース電極を形成することができる。

【００２０】このため、互いに重なっていないエミッタ
電極及びベース電極を形成することができて、表面の平
坦度が高いバイポーラトランジスタを製造することがで
きる。しかも、エミッタ形成領域上の導電膜を除去しな
いので、エミッタ形成領域の半導体基体が導電膜の除去
に伴う損傷を受けなくて、結晶状態の良好なエミッタを
形成することができる。

【００２１】請求項３に係るバイポーラトランジスタの
製造方法では、エミッタ形成領域とグラフトベース形成
領域との境界部における導電膜の除去のみによって、導
電膜をエミッタ電極になる部分とベース電極になる部分
とに分離するので、工程が非常に簡単である。

【００２２】しかも、半導体基体が掘られることによる
段差がエミッタ形成領域とグラフトベース形成領域との
境界部に形成されにくくて、ベース寄生抵抗を低減させ
ることができる。また、除去部分の幅の加工ばらつきの
みによってベース寄生抵抗のばらつきが決められて、ベ
ース寄生抵抗のばらつきを低減させることができる。

【００２３】請求項４に係るバイポーラトランジスタの
製造方法では、絶縁膜から成る側壁スペーサが露出する
まで導電膜の表面を平坦化することによって、導電膜を
エミッタ電極になる部分とベース電極になる部分とに分
離する。

【００２４】このため、この分離に際して、半導体基体
に達するまでは導電膜が除去されず、半導体基体が掘ら
れることによる段差がエミッタ形成領域とグラフトベー
ス形成領域との境界部に形成されなくて、ベース寄生抵
抗を低減させることができる。しかも、絶縁膜の厚さの
ばらつきのみによってベース寄生抵抗のばらつきが決め
られて、ベース寄生抵抗のばらつきを低減させることが
できる。

【００２５】請求項５に係るバイポーラトランジスタの
製造方法では、研磨によって導電膜の表面を平坦化する
ので、表面の平坦度が更に高いバイポーラトランジスタ
を製造することができる。

【００２６】請求項６に係るバイポーラトランジスタの
製造方法では、塗布膜と導電膜とのエッチバックによっ
て導電膜の表面を平坦化するので、表面の平坦度が更に
高いバイポーラトランジスタを簡単な工程で製造するこ
とができる。

【００２７】

【発明の実施の形態】以下、本願の発明の第１及び第２
実施形態を、図１〜７を参照しながら説明する。図１〜
３が、第１実施形態としてのｎｐｎバイポーラトランジ
スタ及びその製造方法を示している。このバイポーラト
ランジスタを製造するためには、図２（ａ）に示す様
に、Ｐ型のＳｉ基板６１の表面に熱酸化でＳｉＯ₂ 膜
（図示せず）を形成し、フォトリソグラフィ及びエッチ
ングで埋め込み層の形成領域におけるＳｉＯ₂ 膜を除去
する。

【００２８】その後、アンチモンガラス膜を全面に堆積
させ、ＳｉＯ₂ 膜の除去部を介してアンチモンガラス膜
からＳｂを拡散させて、コレクタの一部であるＮ⁺ 型の
埋め込み層６２をＳｉ基板６１の表面部に形成する。そ
して、アンチモンガラス膜及びＳｉＯ₂ 膜をエッチング
で除去してから、厚さ１μｍで比抵抗１Ω・ｃｍのＮ型
のエピタキシャルＳｉ層６３を形成して、Ｓｉ基板６１
とエピタキシャルＳｉ層６３とでＳｉ基体６４を構成す
る。

【００２９】次に、図２（ｂ）に示す様に、エピタキシ
ャルＳｉ層６３の表面に熱酸化でＳｉＯ₂ 膜６５を形成
し、厚さ１００ｎｍのＳｉ₃ Ｎ₄ 膜（図示せず）をＣＶ
Ｄ法でＳｉＯ₂ 膜６５上に堆積させる。そして、フォト
レジスト（図示せず）をマスクにして、Ｓｉ₃ Ｎ₄ 膜及
びＳｉＯ₂ 膜６５を素子分離領域のパターンに加工し、
更に、エピタキシャルＳｉ層６３を深さ４００ｎｍまで
エッチングする。

【００３０】その後、Ｓｉ₃ Ｎ₄ 膜をマスクにした選択
酸化でエピタキシャルＳｉ層６３の表面にＳｉＯ₂ 膜６
６を形成して素子分離領域を規定してから、Ｓｉ₃ Ｎ₄
膜を除去する。そして、フォトレジスト（図示せず）を
マスクにして５０ｋｅＶの加速エネルギー及び５×１０
¹⁵ｃｍ^-2のドーズ量でＰをイオン注入して、エピタキシ
ャルＳｉ層６３の表面から埋め込み層６２まで広がるＮ
⁺ 型のコレクタ引き出し層６７を形成する。

【００３１】次に、図２（ｃ）に示す様に、フォトレジ
スト（図示せず）をマスクにして２０ｋｅＶの加速エネ
ルギー及び３×１０¹³ｃｍ^-2のドーズ量でエミッタ形成
領域及びベース形成領域にＢをイオン注入して、Ｐ型の
真性ベース６８を形成する。そして、エミッタ形成領域
及びベース形成領域のＳｉＯ₂ 膜６５を緩衝弗酸で選択
的に除去してから、厚さ２００ｎｍの多結晶Ｓｉ膜７１
を堆積させる。

【００３２】その後、フォトレジスト（図示せず）をマ
スクにしたエッチングで、エミッタ電極になる多結晶Ｓ
ｉ膜７１ａ及びベース電極になる多結晶Ｓｉ膜７１ｂ以
外の多結晶Ｓｉ膜７１を除去する。このとき、多結晶Ｓ
ｉ膜７１ａと多結晶Ｓｉ膜７１ｂとの間隔７２は、フォ
トリソグラフィ及びエッチング技術の最小スペース、つ
まり、０．２５μｍ世代であれば０．２０〜０．２８μ
ｍ程度まで縮小することができ、多結晶Ｓｉ膜７１ａの
幅もこの値まで縮小することができる。

【００３３】なお、多結晶Ｓｉ膜７１のパターニングに
際してエピタキシャルＳｉ層６３に溝が形成されるが、
この溝によってベース寄生抵抗が高くなることを防止す
るために、多結晶Ｓｉ膜７１をマスクにして２０ｋｅＶ
の加速エネルギー及び１〜５×１０¹³ｃｍ^-2のドーズ量
でエミッタ形成領域及びベース形成領域にＢをイオン注
入して、Ｐ型のリンクベース７３を形成する。

【００３４】次に、図３（ａ）に示す様に、フォトレジ
スト７４をマスクにして５０ｋｅＶの加速エネルギー及
び５×１０¹⁵ｃｍ^-2のドーズ量で多結晶Ｓｉ膜７１ｂに
ＢＦ₂ ７５をイオン注入する。このときのフォトレジス
ト７４の外縁は、少なくとも多結晶Ｓｉ膜７１ｂとの合
わせずれとフォトリソグラフィ工程のばらつきとを考慮
した寸法ｄ₁ だけ、多結晶Ｓｉ膜７１ｂの外縁から内側
へ位置させる。

【００３５】次に、図３（ｂ）に示す様に、フォトレジ
スト７６をマスクにして４５ｋｅＶの加速エネルギー及
び１．５×１０¹⁶ｃｍ^-2のドーズ量で多結晶Ｓｉ膜７１
ａにＡｓ７７をイオン注入する。このときのフォトレジ
スト７６の外縁も、少なくとも多結晶Ｓｉ膜７１ａとの
合わせずれやフォトリソグラフィ工程のばらつきを考慮
した寸法ｄ₁ だけ、多結晶Ｓｉ膜７１ａの外縁から内側
へ位置させる。

【００３６】次に、図３（ｃ）に示す様に、フォトレジ
スト７６を除去した後に熱処理を施す。Ａｓ及びＢの両
方ともにエピタキシャルＳｉ層６３中での拡散よりも多
結晶Ｓｉ膜７１ａ、７１ｂ中での拡散の方が特に速いの
で、多結晶Ｓｉ膜７１ａ、７１ｂのうちでフォトレジス
ト７４、７６に覆われていた寸法ｄ₁ の部分にも熱処理
の初期でＡｓ及びＢが拡散し、その後、多結晶Ｓｉ膜７
１ａ、７１ｂからエピタキシャルＳｉ層６３へ夫々Ａｓ
及びＢが拡散する。

【００３７】この結果、多結晶Ｓｉ膜７１ａ、７１ｂに
対してほぼ自己整合的にＮ⁺ 型のエミッタ７８及びＰ⁺
型のグラフトベース８１が形成される。その後、図１に
示す様に、従来公知の工程で層間絶縁膜８２、コンタク
ト孔８３、８４、８５、Ｗプラグ８６及びＡｌ配線８７
ａ、８７ｂ、８７ｃを形成して、この第１実施形態のバ
イポーラトランジスタを完成させる。

【００３８】図４〜７が、第２実施形態としてのｎｐｎ
バイポーラトランジスタ及びその製造方法を示してい
る。このバイポーラトランジスタの製造に際しても、図
５（ａ）〜（ｃ）に示す様に、Ｓｉ基板９１に埋め込み
層９２を形成し、Ｓｉ基板９１とエピタキシャルＳｉ層
９３とでＳｉ基体９４を構成し、ＳｉＯ₂ 膜９５、９
６、コレクタ引き出し層９７及び真性ベース９８を形成
するまでは、上述の第１実施形態と実質的に同様の工程
を実行する。

【００３９】しかし、この第２実施形態では、図５
（ｃ）に示す様に、その後、厚さ５００ｎｍのＳｉ₃ Ｎ
₄ 膜１０１を堆積させ、フォトレジスト（図示せず）を
マスクにしたエッチングで、エミッタ形成領域以外のＳ
ｉ₃ Ｎ₄ 膜１０１を除去する。そして、厚さ３５０ｎｍ
のＢＳＧ膜１０２を堆積させ、ＢＳＧ膜１０２の全面を
エッチバックして、このＢＳＧ膜１０２から成る側壁ス
ペーサをＳｉ₃ Ｎ₄ 膜１０１の側面に形成する。

【００４０】次に、図５（ｄ）に示す様に、熱燐酸でＳ
ｉ₃ Ｎ₄ 膜１０１を除去し、更に、緩衝弗酸でエミッタ
形成領域上のＳｉＯ₂ 膜９５を除去してエミッタ形成領
域のエピタキシャルＳｉ層９３を露出させる。そして、
図６（ａ）に示す様に、厚さ３５０ｎｍの多結晶Ｓｉ膜
１０３と厚さ５００ｎｍのＳｉＯ₂ 膜１０４とを順次に
堆積させる。

【００４１】次に、図６（ｂ）に示す様に、ＢＳＧ膜１
０２が露出し、更に、平坦部の多結晶Ｓｉ膜１０３の表
面が露出するまで、ＳｉＯ₂ 膜１０４、多結晶Ｓｉ膜１
０３及びＢＳＧ膜１０２に化学的機械的研磨を施す。な
お、化学的機械的研磨を施す代わりに、多結晶Ｓｉ膜１
０３上にフォトレジストを塗布し、このフォトレジスト
と多結晶Ｓｉ膜１０３とのエッチング速度が互い等しい
条件でこれらをエッチバックしてもよい。

【００４２】次に、図６（ｃ）に示す様に、フォトレジ
スト（図示せず）をマスクにしたエッチングで、エミッ
タ電極になる多結晶Ｓｉ膜１０３ａ及びベース電極にな
る多結晶Ｓｉ膜１０３ｂ以外の多結晶Ｓｉ膜１０３を除
去する。そして、熱処理でＢＳＧ膜１０２からエピタキ
シャルＳｉ層９３へＢを拡散させて、Ｐ型のリンクベー
ス１０５を形成する。

【００４３】次に、図７（ａ）に示す様に、フォトレジ
スト１０６をマスクにして５０ｋｅＶの加速エネルギー
及び５×１０¹⁵ｃｍ^-2のドーズ量で多結晶Ｓｉ膜１０３
ｂにＢＦ₂ １０７をイオン注入する。このときのフォト
レジスト１０６の外縁は、少なくとも多結晶Ｓｉ膜１０
３ｂとの合わせずれとフォトリソグラフィ工程のばらつ
きとを考慮した寸法から、ＢＳＧ膜１０２から成る側壁
スペーサの幅を引いた寸法ｄ₂ だけ、多結晶Ｓｉ膜１０
３ｂの外縁から内側へ位置させる。

【００４４】次に、図７（ｂ）に示す様に、フォトレジ
スト１１１をマスクにして４５ｋｅＶの加速エネルギー
及び１．５×１０¹⁶ｃｍ^-2のドーズ量で多結晶Ｓｉ膜１
０３ａにＡｓ１１２をイオン注入する。このときのフォ
トレジスト１１１の外縁も、少なくとも多結晶Ｓｉ膜１
０３ａとの合わせずれとフォトリソグラフィ工程のばら
つきとを考慮した寸法から、ＢＳＧ膜１０２から成る側
壁スペーサの幅を引いた寸法ｄ₂ だけ、多結晶Ｓｉ膜１
０３ａの外縁から内側へ位置させる。

【００４５】次に、図７（ｃ）に示す様に、フォトレジ
スト１１１を除去した後に熱処理を施す。Ａｓ及びＢの
両方ともにエピタキシャルＳｉ層９３中での拡散よりも
多結晶Ｓｉ膜１０３ａ、１０３ｂ中での拡散の方が特に
速いので、多結晶Ｓｉ膜１０３ａ、１０３ｂのうちでフ
ォトレジスト１０６、１１１に覆われていた寸法ｄ₂の
部分にも熱処理の初期でＡｓ及びＢが拡散し、その後、
多結晶Ｓｉ膜１０３ａ、１０３ｂからエピタキシャルＳ
ｉ層９３へ夫々Ａｓ及びＢが拡散する。

【００４６】この結果、多結晶Ｓｉ膜１０３ａ、１０３
ｂに対してほぼ自己整合的にＮ⁺ 型のエミッタ１１３及
びＰ⁺ 型のグラフトベース１１４が形成される。その
後、図４に示す様に、従来公知の工程で層間絶縁膜１１
５、コンタクト孔１１６、１１７、１１８、Ｗプラグ１
２１及びＡｌ配線１２２ａ、１２２ｂ、１２２ｃを形成
して、この第２実施形態のバイポーラトランジスタを完
成させる。

【００４７】なお、以上の第１及び第２実施形態では多
結晶Ｓｉ膜７１、１０３でエミッタ電極及びベース電極
を形成しているが、シリサイド膜やポリサイド膜等でエ
ミッタ電極及びベース電極を形成してもよい。また、以
上の第１及び第２実施形態はｎｐｎバイポーラトランジ
スタ及びその製造方法に本願の発明を適用したものであ
るが、ｐｎｐバイポーラトランジスタ及びその製造方法
にも当然に本願の発明を適用することができる。

【００４８】

【発明の効果】請求項１に係るバイポーラトランジスタ
では、エミッタ電極及びベース電極の少なくとも一部で
ある半導体含有膜とエミッタ及びグラフトベースとが夫
々同一導電型であるにも拘らず、エミッタ電極とベース
電極とが互いに重なっていなくて、バイポーラトランジ
スタの表面の平坦度が高いので、このバイポーラトラン
ジスタを含む半導体集積回路装置の製造が容易である。

【００４９】請求項２に係るバイポーラトランジスタの
製造方法では、互いに重なっていないエミッタ電極及び
ベース電極を形成することができて、表面の平坦度が高
いバイポーラトランジスタを製造することができるの
で、このバイポーラトランジスタを含む半導体集積回路
装置を容易に製造することができる。しかも、結晶状態
の良好なエミッタを形成することができるので、特性の
優れたバイポーラトランジスタを製造することができ
る。

【００５０】請求項３に係るバイポーラトランジスタの
製造方法では、工程が非常に簡単であり、しかも、ベー
ス寄生抵抗及びそのばらつきを低減させることができる
ので、特性の優れたバイポーラトランジスタを低コスト
で製造することができる。

【００５１】請求項４に係るバイポーラトランジスタの
製造方法では、ベース寄生抵抗及びそのばらつきを低減
させることができるので、特性の優れたバイポーラトラ
ンジスタを製造することができる。

【００５２】請求項５に係るバイポーラトランジスタの
製造方法では、表面の平坦度が更に高いバイポーラトラ
ンジスタを製造することができるので、このバイポーラ
トランジスタを含む半導体集積回路装置を更に容易に製
造することができる。

【００５３】請求項６に係るバイポーラトランジスタの
製造方法では、表面の平坦度が更に高いバイポーラトラ
ンジスタを簡単な工程で製造することができるので、こ
のバイポーラトランジスタを含む半導体集積回路装置を
更に容易に且つ更に低コストで製造することができる。

【図面の簡単な説明】

【図１】本願の発明の第１実施形態としてのバイポーラ
トランジスタの側断面図である。

【図２】図１に示したバイポーラトランジスタの製造方
法の前半の工程を順次に示す側断面図である。

【図３】図１に示したバイポーラトランジスタの製造方
法の後半の工程を順次に示す側断面図である。

【図４】本願の発明の第２実施形態としてのバイポーラ
トランジスタの側断面図である。

【図５】図４に示したバイポーラトランジスタの製造方
法の初期の工程を順次に示す側断面図である。

【図６】図４に示したバイポーラトランジスタの製造方
法の中期の工程を順次に示す側断面図である。

【図７】図４に示したバイポーラトランジスタの製造方
法の終期の工程を順次に示す側断面図である。

【図８】本願の発明の第１従来例としてのバイポーラト
ランジスタの側断面図である。

【図９】本願の発明の第２従来例としてのバイポーラト
ランジスタの側断面図である。

【図１０】図９に示したバイポーラトランジスタの製造
方法を工程順に示す側断面図である。

【符号の説明】

６４…Ｓｉ基体（半導体基体）、７１、７１ａ、７１ｂ
…多結晶Ｓｉ膜（半導体含有膜、導電膜）、７５…ＢＦ
₂ （不純物）、７７…Ａｓ（不純物）、７８…エミッ
タ、８１…グラフトベース、９４…Ｓｉ基体（半導体基
体）、１０１…Ｓｉ₃ Ｎ₄ 膜（被覆膜）、１０２…ＢＳ
Ｇ膜（絶縁膜）、１０３、１０３ａ、１０３ｂ…多結晶
Ｓｉ膜（半導体含有膜、導電膜）、１０７…ＢＦ₂ （不
純物）、１１２…Ａｓ（不純物）、１１３…エミッタ、
１１４…グラフトベース

Claims (6)

【特許請求の範囲】
1. 【請求項１】 エミッタ電極のうちで少なくともエミッ
   タに接する部分が半導体含有膜でありこの半導体含有膜
   と前記エミッタとが同一導電型であり、ベース電極のう
   ちで少なくともグラフトベースに接する部分が半導体含
   有膜でありこの半導体含有膜と前記グラフトベースとが
   同一導電型であるバイポーラトランジスタにおいて、 前記エミッタ電極と前記ベース電極とが同じ層から成っ
   ていることを特徴とするバイポーラトランジスタ。
2. 【請求項２】 エミッタ電極の少なくとも一部である半
   導体含有膜からの第１導電型の不純物の拡散でエミッタ
   を形成し、ベース電極の少なくとも一部である半導体含
   有膜からの第２導電型の不純物の拡散でグラフトベース
   を形成するバイポーラトランジスタの製造方法におい
   て、 少なくとも半導体基体に接する部分が半導体含有膜であ
   る導電膜を前記半導体基体上に形成する工程と、 エミッタ形成領域とグラフトベース形成領域との境界部
   で前記導電膜を分離する工程と、 前記分離後に前記エミッタ形成領域上の前記半導体含有
   膜に前記第１導電型の不純物を導入する工程と、 前記分離後に前記グラフトベース形成領域上の前記半導
   体含有膜に前記第２導電型の不純物を導入する工程とを
   具備することを特徴とするバイポーラトランジスタの製
   造方法。
3. 【請求項３】 前記境界部の前記導電膜を除去すること
   によって前記分離を行うことを特徴とする請求項２記載
   のバイポーラトランジスタの製造方法。
4. 【請求項４】 前記エミッタ形成領域上に被覆膜を形成
   する工程と、 絶縁膜から成る側壁スペーサを前記被覆膜の側面に形成
   する工程と、 前記側壁スペーサを形成した後に前記被覆膜を除去する
   工程と、 前記被覆膜を除去した後に前記導電膜を堆積させる工程
   と、 前記側壁スペーサが露出するまで前記導電膜の表面を平
   坦化する工程とによって前記分離を行うことを特徴とす
   る請求項２記載のバイポーラトランジスタの製造方法。
5. 【請求項５】 研磨によって前記平坦化を行うことを特
   徴とする請求項４記載のバイポーラトランジスタの製造
   方法。
6. 【請求項６】 前記被覆膜上に塗布膜を平坦に塗布する
   工程と、 前記塗布膜のエッチング速度と前記導電膜のエッチング
   速度とが互いに等しい条件でこれらの塗布膜と導電膜と
   をエッチバックする工程とによって前記平坦化を行うこ
   とを特徴とする請求項４記載のバイポーラトランジスタ
   の製造方法。