JPH022625A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 半導体装置の製造方法に係り、特に信頼性の高い高速バ
イポーラトランジスタの製造方法に関し、セルフアライ
ンメント方式を用いてベース領域を縮小し、寄生容量を
減少させ、半導体装置の高速化を実現すると共に、エミ
ッタ部分における平坦度を向上させ、エミッタ電・極の
高抵抗化あるいはＩｒ線を防止し、半導体装置の信頼性
を向上させることを目的とし、 半導体基板上に形成すべきエミッタまたはコレフタに対
応する領域に第１の導電層および第１の非酸化性膜を順
次形成する工程と、前記第１の導電層側壁に第１の絶縁
膜を形成した後、前記第１の絶縁膜側壁および前記第１
の絶縁膜周縁の前記半導体基板上に第２の非酸化性膜を
形成する工程と、前記第１および第２の非酸化性膜をマ
スクとする選択酸化により半導体基板上にフィールド酸
化膜を形成する工程と、前記第２の非酸化性膜を除去し
て前記第１の絶縁膜周縁の前記半導体基板を露出した後
、前記露出した半導体基板に接続して前記第１の導電層
上部表面とほぼ同じ高さを有する第２の導電層を形成す
る工程と、前記第１の非酸化性膜をマスクに前記第２の
導電層表面を第２の絶縁膜に置換する工程と、ｍＩ記第
１の非酸化性膜を除去した後、前記第１の導電層上に電
極を形成する工程とを有するように構成する。

［産業上の利用分野］ 本発明は、半導体装置の製造方法に係り、特に信↑ｎ性
の高い高速バイポーラトランジスタの製造方法に関する
。

近年、コンピュータの高速化に伴い、信頼性が高く、し
かも高速動作を行なう半導体素子の開発か要求されてい
る。そしてそのためにリングラフィ技術を用いることな
くセルフアラインメント（ｓｅｌｆ−ａｌｉｇｎｎｅｎ
ｔ　）方式によって例えばベース領域およびエミッタ領
域を形成して素子の微細化を図り、寄生容量を減少させ
て半導体装置の高速動作を可能とする提案かなされてい
る。

［従来の技術］ 特願昭６１−２５９０１号に提案されている高速バイポ
ーラトランジスタの製造方法を第２図を用いて説明する
。

例えばＮ型シリコン基板４０上に、膜厚５００〜１００
０人のシリコン窒１ヒ膜４２および膜厚２０００〜５０
００人のシリコン酸化１摸４４を順次堆積した後、エミ
ッタ領域に対応するパターニングを行ない、幅１．０μ
■口〜１．５μｍのエミッタ領域きのためのシリコン窒
１ヒ膜４２およびシリコン酸化膜４４を形成する（第２
図（ａ））。

次いで、全面にシリコン窒化膜４６を＃Ｃ積した後、反
応性イオンエツチング（ＲＩＢ）を行ない、シリコン窒
化１１！４２およびシリコン酸化膜４４の側壁に幅５０
００人程度０シリコン窒化膜４６を形成する（第２図（
ｂ））。

次いで、シリコン窒化１１１４２．４６をマスクとして
選択酸化を行ない、シリコン基板４０上にフィールド酸
化膜４８を形成する。なおこのとき、シリコン窒化膜４
６下まで酸化が進行し、シリコン窒化膜４６端から１０
００〜３０００Ａの所まで酸化ＩＮか形成される（第２
図（Ｃ））。

次いで、シリコン窒化膜４６をエツチング除去し、福２
０００〜４０００人のシリコン基板４０を露出させる。

なおこの露出部分は、外部ベースｆｉＪ′ｉ域に対応し
ている（第２図（ｄ））。

次いで、全面に膜厚５０００Ａ程度の多結晶シリコン層
５０を堆積した後、例えばホウ素イオンＢ＋のイオン注
入を行なう（第２図（ｅ））。

次いで、シリコン酸化膜４４上のポリシリコン層５０を
エンチングし、シリコン酸化膜４４の上部表面を露出さ
せる。このエツチングは、高精度の位置合わせが要求さ
れるものではなく、左右方向に若干の位置すれがあって
も、また多結晶シリコン層５０が多少深くエツチングさ
れてもさほど問題となることはない、そしてこのエンチ
ングの際、同時に多結晶シリコン層５０のパターニング
をも行ない、ベース領域の引出し電極としての多結晶シ
リコン層５０を形成する。

続いて、シリコン酸化膜４４をエツチング除去した後、
多結晶シリコン層５０表面を酸化してシリコン酸化膜５
２を形成する。さらにシリコン窒化ＩＪ！４２を通して
シリコン基板４０にホウ素イオンＢ＋をイオン注入した
後、アニール処理を行なってシリコン基板４０表面にＰ
型内部ベース領域５１１を形成する９またこのアニール
処理によって、多結晶シリコン層５０にイオン注入され
たホウ素がシリコン基板４０表面に拡散されて、Ｐ型外
部ベース領域５６を形成する（第１図（ｆ））。

次いで、シリコン窒化膜４２をエンチング除去し、全面
にポリシリコン層５８を堆積した後、例えばヒ素イオン
Ａｓ＋のイオン注入を行なう。そしてアニール処理によ
って、シリコン基板４０のＰ型内部ベース領３１５４表
面にＮ＋型エミッタ領域６０を形成する。さらに、この
エミッタ引出しＺＭとしての多結晶シリコン層５８上に
バリアメタル層６２を介してアルミニウム（Ａｌ）層を
蒸着した後、バターニングを行ない、エミッタ電極とし
てのＡＩ配線層６４を形成する（第１図（ｇ）このよう
にして、エミッタ領域６０および内部ベース領域５４の
大きさはシリコン酸化膜４４によって決定され、外部ベ
ース領域５６の大きさはシリコン窒化膜４６によって決
定される。特に外部ベース領域５６は、こうしたセルフ
ァラインメン）・方式によってサブミクロンのオーダで
形成され、内部ベース領域５４および外部ベース領域５
６からなるベース領域の面積はそれまでの１／１０程度
に縮小される。

そのため、ベース領域が縮小されることによって寄生容
量が減少し、半導体装置の高速化が実現する。

［発明が解決しようとする課題］ しかしながら上記従来方法においては、エミッタ部分の
平坦性か損われている。すなわち、第２図（ｇ）のＰ部
分に示されるように、エミッタ領域６０上に形成される
エミッタ引出し電極としての多結晶シリコン層５８、バ
リアメタル層６２およびエミッタ引出としてのＡＩ配線
層６４が大きくかつ急俊な段差を有している。この段差
は、素子の高速化を図る目的でベース抵抗を小さくする
ためにベース引出し電極としての多結晶シリコンＮＩ５
０の膜厚を厚く形成することによって、−層大きくかつ
急俊なものになる。

通常バリアメタル層６２はスパッタリングによって形成
するため、このように段差が大きくかつ急俊な部分にお
いては特にカバレッジ不良が発生しやすい。その結果、
バリアメタル層６２に部分的な破損が生じ、この破損部
分においてはＡ１配線層６４と多結晶シリコン層５８と
の共晶合金反応が起こる。この共晶合金反応は、Ａ！配
線層６４と多結晶シリコン層５８とが接している部分が
限定的であるだけに、その限定された箇所では急激に進
行する。このため、Ａ＋配線層の抵抗が大きくなったり
、あるいはいわゆるＡＩがシリコンに食われることによ
るＡＩ配線層の断線が生じたりし、従って半導体装置の
信頼性が低下するという問題があった。

そこで本発明は、セルフアラインメント方式を用いてベ
ース領域を縮小し、寄生容量を減少させ、半導体装置の
高速化を実現すると共に、エミッタ部分における平坦度
を向上させ、エミッタ電極の高抵抗化あるいは断線を防
止し、半導体装置の信頼性を向上させることを目的とす
るものである。

前記第１の導電層側壁に第１の絶縁膜を形成］７た後、
前記第１の絶縁膜側壁および前記第１の絶縁膜周縁の前
記半導体基板上に第２の非酸化性膜を形成する工程と、
前記第１および第２の非酸化性膜をマスクとする選択酸
化により半導体基板上にフィールド酸化膜を形成する工
程と、前記第２の非酸化性膜を除去して前記第１の絶縁
膜周縁の前記半導体基板を露出した後、前記露出した半
導体基板に接続して前記第１の導電層上部表面とほぼ同
じ高さを有する第２の導電層を形成する工程と、前記第
１の非酸化性膜をマスクに前記第２の導電層表面を第２
の絶縁膜に置換する工程と、前記第１の非酸化性膜を除
去した後、前記第１の導電層上に電極を形成する工程と
を有することを特徴とする半導体装置の製造方法によっ
て達成される。

［課題を解決するための手段］ 上記課題は、半導体基板上に形成すべきエミッタまたは
コレクタに対応する領域に第１の導電層および第１の非
酸化性膜を順次形成する工程と、［牛　用］ すなわち本発明は、エミッタまたはコレクタに対応する
領域に引出し電・蔭としての第１の導電層を形成した後
、この第１の導電層の高さに合わせて、第１の導電層に
第１の絶縁膜を介して隣接する引出し電極としての第２
の導電層を形成することにより、第１の絶縁膜を介して
隣接する第１および第２の導電層の高さはほぼ同じにな
り、エミッタ部またはコレクタ部における平坦度が向上
し、？ｆＣ＆の高抵抗化あるいは断線を防止することが
できる。

［実施例コ 以下、本発明を図示の実施例により具体的に説明する。

第１図は本発明の一実施例における半導体装置の製造方
法を示す工程図である。

まず、シリコン基板２表面にＮ＋型コレクタ埋め込み層
４を形成した後、Ｎ　型エピタキシャルＮ６を成長させ
る。

続いて、このＮ　型エピタキシャル層６上に、導を層と
して例えば膜厚５０００Ａの多結晶シリコン層８と非酸
化性膜として例えば膜厚２０００へのシリコン窒化膜１
０とを順次堆積する。この非酸化性膜は、酸素雰囲気中
において酸化されず、また酸化膜をエツチングする手段
でエツチングされないものであればシリコン窒化膜に限
定されない（第１図（ａ））。

次いで、エピタキシャル層６表面に形成すべきエミッタ
引出に対応してバターニングされたレジストをマスクと
して異方性エツチングを行ない、急（ｉｔな側壁を有す
るエミッタ引出し電極としての多結晶シリコン層８およ
びこの多結晶シリコン層８上のシリコン窒化膜１０を形
成する（第１図（ｂ））。

なお、この工程において多結晶シリコン層８をエツチン
グする際に、終点検出装置を用いてエツチングの終了時
点を制御する。例えば多結晶シリコン層８を堆積する際
、エピタキシャル層６上の池の場所に形成されているシ
リコン酸化膜（図示せず）上にも同時に堆積し、またエ
ツチングするときも同時にエツチングする。そしてエツ
チングしながら表面から放出される２次電子を観測する
。

多結晶シリコン層８のエツチングが進行して前記シリコ
ン酸化膜表面が露出してくると、観測していた２次電子
に変化がおこる。この時点においてエツチングを終らせ
ると、多結晶シリコン層８のエツチングは多結晶シリコ
ン層８とエピタキシャル層６との境界において終了する
。

次いで、温度９００°Ｃのウェット酸化を行ない、多結
晶シリコン層８側壁およびエピタキシャル層６上にＩＩ
！ｇＩ厚２０００人程度のシリコン酸化膜を形成した後
、異方性エツチングによりエピタキシャル層６上のシリ
コン酸化膜を除去して、多結晶シリコン層８側壁にのみ
シリコン酸化膜１２を残存させる（第１図（Ｃ））。

次いで、化学的気相成長（ＣＶＤ）法を用い、非酸化性
膜として例えば膜厚５００人のシリコン窒化膜１４と膜
厚５０００人のリンガラス（ＰＳＧ）１６とを順次全面
に成長させる。続いてＰＳＧＩ６の異方性エツチングを
行ない、シリコン窒化ｆｉｌｏおよびシリコン酸化膜１
２により形成されている側壁にのみ、シリコン窒化ｊ摸
１４を介してＰＳＧＩ　６を残存させる９そしてこの残
存するＰＳＧＩ６をマスクとしてシリコン窒化ｍ１４を
エツチング除去し、シリコン窒化［１０およびシリコン
酸化膜１２により形成されている側壁とこの側壁に隣接
するエピタキシャル層６上の一部とにシリコン窒化Ｗ４
１４を残存させる。このとき側壁周縁のエピタキシャル
層６上に残存するシリコン窒化ＷＡ１４の幅はＰＳＧＩ
６の厚さに規定され、本実施例においては５０００人程
度０ある（第１図（ｄ））。

なお、この工程においてシリコン窒化膜１４をエツチン
グ除去する際に、多結晶シリコン層８上のシリコン窒化
）摸１０までもエツチング除去されないようにエツチン
グを制御する必要があるか、シリコン窒化膜１０の膜厚
は３０００人とエンチング除去するシリコン窒化膜１４
の５００人に比べて充分に厚いので、シリコン窒化Ｍ１
０を残存させることは容易である。

次いで、フッ酸（ＨＦ　）を用いてＰＳＧＩ６を除去す
る。続いて、シリコン窒化膜１０およびシリコン窒化Ｊ
Ｊ５！１４をマスクとして選択酸化を行ない、エピタキ
シャル層６上にＭ厚４０００人程度のフィールド酸化膜
１８を形成する。なおこのとき、エピタキシャルＮＪ６
上のシリコン窒化Ｊｌａ１４下まで酸化が進行し、シリ
コン窒化ｊ摸１４端から２０００〜３０００人の所まで
パース・ピーク（ｂｉｒｄ’ｓ　　ｂｅａｋ　）と呼ば
れる酸化膜が形成される（第２図＜ｅ））。

次いで、リン酸ボイルを用いてシリコン窒化膜１４をエ
ツチング除去するが、このときもこのシリコン窒化膜１
４より充分に厚い膜厚を有する多結晶シリコン層８上の
シリコン窒化膜１０が残存するようにエツチングを制御
する。そして幅２０００〜３０００人のエピタキシャル
層６を露出させる。なおこの露出部分は、後の工程にお
いて形成される外部ベース領域に対応している。

続いて、全面に膜厚８０００人程度０ポリシリコン層２
０を堆積した後、さらに全面にレジスｌ−を充分厚く塗
布する。そして下地の凹凸にかかわらず、レジスト表面
がほぼ平坦となるようにする。

続いて、多結晶シリコン層２０とレジストのエツチング
速度がほぼ同じエツチングガスを用いて、表面から異方
性エツチングを行なう、この異方性エツチングは、多結
晶シリコン層８上のシリコン窒化膜１０の表面が露出す
るまで行なわれる。このときもまた終点検出装置を用い
て、エツチングの終了時点を制御する。こうしてシリコ
ン窒化膜１０と同じ高さで平坦化された多結晶シリコン
層２０が形成される。

続いて、この多結晶シリコン層２０に、例えばホウ素イ
オンＢ＋のイオン注入を加速電圧２０ｋｅＶ、ドーズ１
ｌｘ１０１６の条件で行なう。このとき多結晶シリコン
層８には、その上部をシリコン窒化膜１０によってブロ
ックされているため、ホウ素イオンＢ＋はイオン注入さ
れない（第１図（ｆ））。

次いで、所定の形状にパターニングされたレジストをマ
スクとして多結晶シリコン層２０のエツチングを行ない
、ベース引出し電極としての多結晶シリコン層２０を形
成する。このとき多結晶シリコン層２０の端部は、この
上方に後の工程において形成されるＡＩ配線層の断線を
防止するために、榎やかなテーバの付いた形状にする（
第１図（ｇ））。

次いで、多結晶シリコン層２０表面を酸化して膜厚３０
００人程度０シリコン酸ｆヒ膜２２を形成する。このと
きシリコン酸化ｆｌｉ２２は、多結晶シリコン層８上の
シリコン窒化Ｍ１０の底面よりも深くまで形成し、多結
晶シリコン層８側壁のシリコン酸化膜１２と接続させる
（第１図（ｈ））。

次いで、リン酸ボイルを用いてシリコン窒化膜１０をエ
ツチング除去し、多結晶シリコン層８の１部表面を露出
させる。続いてこの多結晶シリコン層８に、例えばホウ
素イオンＢ＋およびヒ素イオンＡｓ　　のイオン注入を
行なう。これらのイオン注入条件は、それぞれホウ素イ
オンＢ＋の場合、加速電圧２０ｋｅＶ、ドーズ量ｌＸ１
０　　とし、ヒ素イオンＡｓ＋の場合、加速電圧６０ｋ
ｅＶ、ドーズ１５Ｘ１０　　　とする、このとき多結晶
シリコン層２０には、その上部をシリコン酸化［２２に
よってブロックされているため、ホウ素イオン（Ｂ＋）
およびヒ素イオン（Ａｓ＋）はイオン注入されない。

続いて、アニール処理を行なう。ここでこれまで図示し
ないでいたＮ＋型コレクタ領域２４を図示する。すなわ
ちＮ　型エピタキシャル層６表面に形成されたＮ　型コ
レクタ領域２４は、Ｎ＋型士 コレクタ埋め込み層４と接続されている。

また、アニール処理によって多結晶シリコン層２０に注
入されたホウ素Ｂが多結晶シリコン層２０中を通ってＮ
　型エピタキシャル層６表面に不純物拡散する。そして
Ｎ　型エピタキシャル１６表面にＰ型外部ベース領域２
６が形成される。同様にして、多結晶シリコン層８に注
入されたホウ素Ｂおよびヒ素Ａｓが多結晶シリコン層８
中を通ってＮ　型エピタキシャル層６表面に拡散する。

このときシリコシ中の拡散係数はホウ素Ｂの方がヒ素Ａ
ｓよりも大きいため、Ｎ　型エピタキシャル層６表面に
Ｐ型内部ベース領域２８が形成され、このＰ型内部ベー
ス領域２８表面にＮ型エミッタ領域３０が形成される。

続いて、多結晶シリコン層２０上のシリコン酸化膜２２
およびＮ＋型コレクタ領域２４上のフィールド酸化膜１
８に、それぞれベース用およびコレクタ用のコンタクト
ホールを開孔する。そして多結晶シリコン層８上、開孔
された多結晶シリコン層２０上、および開孔されたＮ＋
型コレクタ領域２４上に、例えばスパッタリングにより
形成したチタンナイトライド（ＴｉＮ）からなるバリア
メタル３２を介してエミッタＳ　極、ベース電極、およ
びコレクタ電極としてのＡＩ配線層３４．３６．３８を
それぞれ形成する（第１図（ｉ））。

なお、第１図（ｅ）〜（ｉ）においては、フィールド酸
化膜１８の底面がＮ＋型コレクタ埋め込み層４と接して
いるが、フィールド酸化膜１８とＮ＋型コレクタ埋め込
み層４との間にＮ　型エピタキシャル層６が存在しても
よい、但し、フィールド酸化膜１８の底面がＮ＋型コレ
クタ埋め込み層４に達しているほうが、フィールド酸１
ヒＷＡ１８上に印加される電圧による反転層の形成が防
止される。また、図示はしていないが、この半導体装置
はより膜厚の厚いフィールド酸化膜によって他の半導体
装置と分離されている。

このようにして、エミッタ部にエミッタ引出し電極とし
ての多結晶シリコン層８を形成した後、この多結晶シリ
コン層８の高さに合わせて、シリコン酸化膜１２を介し
て隣接するベース引出し電極としての多結晶シリコン層
２０を形成する。

そのため本実施例によれば、シリコン酸化膜１２を介し
て隣接するエミッタ引出しＺ　極としての多結晶シリコ
ン層８とベース引出し電極としての多結晶シリコン層２
０の高さはほぼ同じになり、エミッタ部における平坦度
を大きく向上させることができる。その結果、このエミ
ッタ部に形成されるバリアメタル層３２が破損すること
を防ぎ、エミッタ電極としてのＡＩ配線層３４と多結晶
シリコン層８との共晶合金反応が起こることを防止する
ことができる。従って、ＡＩ配線層３４の抵抗が大きく
なったり、ＡＩ配線層３４の断線が生じたりすることは
なくなり、半導体装置のは照性を向上させることができ
る。

また、エミッタ領域３０および内部ベース領域２８の大
きさは多結晶シリコン層８によって決定され、外部ベー
ス領域２６の大きさはシリコン窒化膜１４によって決定
される。特に外部ベース領域２６は、こうしたセルフア
ラインメント方式によってサブミクロンのオーダで形成
され、内部ベース領域２８および外部ベース領域２６か
らなるベース領域の面積は大幅に縮小される。

そのため本実施例によれば、上記特願昭６１−２５９０
１号が有しているベース領域の縮小化によって半導体装
置の高速化を実現するという効果をそのまま保持するこ
とかできる。

なお、上記実施例においては、エミッタ部の平坦化につ
いて説明したが、エミッタとコレクタとは互いに変換す
ることができるため、上記実施例においてエミッタ部と
したところをコレクタ部としても適用することができる
。

［発明の効果］ 以上の通り本発明によれば、高集積度を保ちつっ、エミ
ッタまたはコレクタに対応する領域における平坦度を向
上させ、電極の高抵抗化あるいは断線を防止し、従って
半導体装置の信顆性を向上させることかできる。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体装置の製造方法
を示す工程図、 第２図は従来の半導体装置の製造方法を示す工程図であ
る。 図において、 ２・・・・・・シリコン基板、 ４・・・・・・コレクタ埋め込み層、 ６・・・・・・エピタキシャル層、 ８・・・・・・多結晶シリコン層、 １０・・・・・・シリコン窒（ヒ膜、 １２・・・・・・シリコン酸１ヒｊ摸、１４・・・・・
・シリコン窒化膜、 １６・・・・・・ＰＳＧ、 ８・・・・・・フィールド酸化膜、 ０・・・・・・多結晶シリコン層、 ２・・・・・・シリコン酸化膜、 ４・・・・・・コレクタ領域、 ６・・・・・・外部ベース領域、 ８・・・・・・内部ベース領域、 Ｏ・・・・・・エミッタ領域、 ２・・・・・・バリアメタル、 ４．３６．３８・・・・・・ＡＩ配線層。

Claims (1)

1. 【特許請求の範囲】 半導体基板上に形成すべきエミッタまたはコレクタに対
   応する領域に第１の導電層および第１の非酸化性膜を順
   次形成する工程と、 前記第１の導電層側壁に第１の絶縁膜を形成した後、前
   記第１の絶縁膜側壁および前記第１の絶縁膜周縁の前記
   半導体基板上に第２の非酸化性膜を形成する工程と、 前記第１および第２の非酸化性膜をマスクとする選択酸
   化により半導体基板上にフィールド酸化膜を形成する工
   程と、 前記第２の非酸化性膜を除去して前記第１の絶縁膜周縁
   の前記半導体基板を露出した後、前記露出した半導体基
   板に接続して前記第１の導電層上部表面とほぼ同じ高さ
   を有する第２の導電層を形成する工程と、 前記第１の非酸化性膜をマスクに前記第２の導電層表面
   を第２の絶縁膜に置換する工程と、前記第１の非酸化性
   膜を除去した後、前記第１の導電層上に電極を形成する
   工程と を有することを特徴とする半導体装置の製造方法。