JPH03155639A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は高速・高集積の半導体装置の製造方法特にバイ
ポーラトランジスタの製造方法に関するものである。

従来の技術 従来　溝を利用した素子分離構造を持つバイポーラトラ
ンジスタの形成方法として（友　素子分離領域となる部
分をエツチングして溝を形成した徽溝内を酸化ヒ　不純
物イオン注入を行数　溝底部にチャネルストッパ領域を
形成後、溝内に多結晶シリコン膜を埋め込へ　溝の表面
に絶縁膜を形成して素子分離領域を形成した（九　活性
領域にべ−入　エミッタ領域を形成するという方法があ
もその従来技術の一例を第３図により説明すａｐ型半導
体基板１０１上へ　高濃度のｎ・型埋め込みＦＪ１０２
．　　ｎ型エピタキシャル層１０３を形成した眞特定領
域に００拡散層１０４を形成すも　その後、表面鳳　熱
酸化膜１０５．　　シリコン窒化膜１０６を形成しフォ
トリソグラフィによってシリコン窒化膜１０６を開口し
　高１　長時間の選択酸化を行−（厚い熱酸化膜１０７
を形成する（第３図（ａ））。

次く　フォトレジスト１０８をマスクにして、素子分離
領域となる部分へ　異方性エツチングを行℃＼溝部１０
９を形成する（第３図（ｂ））。その後、フォトレジス
ト１０８を除去し　酸化を行数　溝部１０９の表面に熱
酸化膜１１０を形成した後、Ｂイオンの注入を行（＼　
溝部１０９の底部のみく　チャネルストッパ領域１１１
を形成する（第３図（Ｃ））。

吹成　シリコン窒化膜１０６を除去眞　溝分離の時のス
トレス防止膜となるシリコン窒化膜１１２を堆積眞　溝
部内に多結晶シリコン膜１１３を埋め込へ　溝部の上部
に熱酸化膜１１４を形成して、素子分離領域の形成を完
成する（第３図（ｄ））。

この爽　溝部以外のシリコン窒化膜１１２を除去後、フ
ォトレジスト１１５をマスクにして、Ｂイオンの注入を
行い、ベース領域１１６を形成する（第３図（ｅ））。

その眞　フォトレジスト１１５を除去し　全面にシリコ
ン窒化膜１１７を堆積し　シリコン窒化膜１１７、熱酸
化膜１０５を開口して、エミッタ領域１１８を形成しエ
ミッタ電極１１λ　ベース電極１２代　　コレクタ電極
１２１を形成して、バイポーラトランジスタを完成する
（第３図（ｆ））。

発明が解決しようとする課題 このような従来の方法において（よ　溝分離工程終了後
に　べ一人　エミッタ領域の形成を行なうたへ　チャネ
ルストッパ領域１１１形成のＢイオン注入とベース領域
１１６形成のＢイオン注入とをそれぞれ別の工程でおこ
な匹　また　溝分離工程でのストレス防止膜であるシリ
コン窒化膜１１２と、　トランジスタ領域への金属イオ
ンの進入を防いでトランジスタの信頼性を向上させるた
めのシリコン窒化膜１１７を、それぞれ別の工程で形成
することになるた八　トランジスタを形成するのに要す
る工程の数が著しく増加することとなり、溝分離構造を
持つ半導体装置の歩留まりが低下味　コストが高くなる
という問題点があった 本発明法　かかる点に鑑みなされたもので、溝分離を持
つ半導体装置を少ないへ工程で形成できる半導体装置の
製造方法を提供することを目的とする。

課題を解決するための手段 本発明Ｇ＆　　上述の課題を解決するた八　一方導電型
半導体基板に他方導電型の埋め込み層及び、エピタキシ
ャル層を形成した後へ　そのエピタキシャル層の表面に
開口部あるいは凹部からなるベース領域パターンを有し
た絶縁膜を形成する工程と、前記絶縁膜及び前記エピタ
キシャル凰　前記埋め込み凰　前記半導体基板をエツチ
ングして前記半導体基板に到達する溝部を形成する工程
と、一方導電型の不純物イオンを注入して、前記ベース
領域パターンにベース領域を、前記溝部の底部にチャネ
ルストッパ領域を形成する工程とを備え前記ベース領域
と前記チャネルストッパ領域を同時に形成することを特
徴とする半導体装置の製造方法であも また　本発明は半導体基板に到達する溝部を形成する工
程の真　前記溝部の内壁及びベース領域の表面にシリコ
ン窒化膜を堆積する工程と、前記溝部内を半導体膜で埋
め込んだ檄　前記溝部の上部に酸化膜を形成する工程と
、前記シリコン窒化膜を開口して、エミッタ領域　エミ
ッタ電極　ベース電極、　コレクタ電極を形成する工程
とを備え前記シリコン窒化膜を除去することなく半導体
装置を形成することを特徴とする半導体装置の製造方法
であａ 作用 本発明は上述の構成により、チャネルストッパ領域の形
成と、ベース領域の形成のための不純物イオンの注入を
同一の工程で行なうたへ　従来に比べて、不純物イオン
の注入回数を減らすことができるので、半導体装置の製
造工程を少なくすることができる。

また　本発明はチャネルストッパ領域形成と、ベース領
域形成のための不純物イオンの注入を行なった後、全面
にシリコン窒化膜を堆積してから上記の方法によって溝
分離領域を形成した礁　エミッタ領域　エミッタ電極、
　ベース電楓　コレクタ電極を形成できるたべ　ストレ
ス防止用の溝部側壁のシリコン窒化膜と、金属イオンの
進入防止用のトランジスタ領域の表面のシリコン窒化膜
を同一の工程で形成できるのス　ストレスが少なくて結
晶欠陥の発生しにくく、信頼性の高い半導体装置を少な
い工程で形成できも 実施例 （実施例１） 第１図は本発明の第１の実施例における半導体装置の製
造方法を示す工程断面図である。以下、第１図を用いて
素子分離領域の製造方法を説明すも ｐ型半導体基板ｌ上に高濃度のｎ゛型埋込み層２、ｎ型
エピタキシャル層３を形成した後、特定領域にｎ゛拡散
層４を形成すも　その後、表面鳳　厚さ６００ｎｍの熱
酸化膜５を形成する（第１図（ａ））。

次く　フォトレジスト６をマスクにして、熱酸化膜５を
エツチングして、ベース領域となる部分＆二開ロ部７を
形成する（第１図（ｂ））。フォトレジスト６を除去比
　フォトレジスト８をマスクにして、素子分離領域とな
る部分に　異方性エツチングを行ζ＼　ｐ型半導体基板
１に到達する溝部９を形成する（第１図（Ｃ））。

フォトレジスト８を除去比　酸化を行（＼　溝部９の表
面　反訳　開口部７の表面に厚さ５０ｎｍの熱酸化膜ｌ
Ｏを形成したａＢイオンの注入を行〜（開口部７にベー
ス領域１１を、溝部９の底部（ζ　チャネルストッパ領
域１２を形成する（第１図（ｄ））。

次へ　溝分離の時のストレス防止風　及び、金属イオン
の進入防止膜となるシリコン窒化膜１３を全面に堆積後
、溝部内に多結晶シリコン膜１４を埋め込へ　酸化を行
な吹　溝部の上部に厚さ６００ｎｍの熱酸化膜１５を形
成して、素子分離領域の形成を完成する（第１図（ｅ）
）。

この籠　シリコン窒化膜１３．熱酸化膜ＩＯ，熱酸化膜
５を開口して、通常の工程により、エミッタ領域１（３
，エミッタ電′＋！１Ａ１７、ベース電極１＆　コレク
タ電極１９を形成して、溝分離構造を持つ半導体装置を
完成する（第１図（ｆ））。

以上のようζへ　　本実施例によれ（Ｌ　ストレスが小
さく、信頼性の高ち（高密度な半導体装置を少ない製造
工程で形成できも （実施例２） 第２図は本発明の第２の実施例における半導体装置の製
造方法を示す工程断面図であも　以下、第２図を用いて
素子分離領域の製造方法を説明すも ｐ型半導体基板３１上へ　高濃度のｎ＋型埋め込み層３
２．　　ｎ型エピタキシャル層３３を形成した後、特定
領域にｎ゛拡散層３４を形成する。その喪　表面へ厚さ
５０ｎｍの熱酸化膜３町厚さ１２０ｎｍのシリコン窒化
膜３６を形成し　フォトリソグラフィによってシリコン
窒化膜３６を開口し　高１　長時間の選択酸化を行〜＼
　厚さ６００ｒ＋ｍの熱酸化膜３７を形成する（第２図
（ａ））。この熱酸化膜３７により凹部からなるベース
領域パターンが得られも 次へ　フォトレジスト３８をマスクにして、素子分離領
域となる部分に　異方性エツチングを行１．％ｐ型半導
体基板３１に到達する溝部３９を形成する（第２図（ｂ
））。その真　フォトレジスト３８を除去ヒシリコン窒
化膜３６．熱酸化膜３５をウェットエッチによって除去
して、　ｎ型エピタキシャル層３３を露出させた抵　酸
化を付代　溝部３９の表置　及び、露出したｎ型エピタ
キシャル層の表面に厚さ５０ｎｍの熱酸化膜４０を形成
したａＢイオンの注入を行も＼　ベース領域４１と、チ
ャネルストッパ領域４２を形成する（第２図（Ｃ））。

次へ　溝分離の時のストレス防止Ａ　及び、金属イオン
の進入防止膜となるシリコン窒化膜４３を全面に堆積後
　溝部内に多結晶シリコン膜４４を埋め込へ　酸化を行
な（＼　溝部の上部に厚さ６００ｎｍの熱酸化膜４５を
形成して、素子分離領域の形成を完成する（第２図（ｄ
））。

この抵　シリコン窒化膜４＆　熱酸化膜４Ｑ、熱酸化膜
３７を開口して、通常の工程により、エミッタ領域４６
．エミッタ電極４７、ベース電極４８．コレクタ電極４
９を形成して、溝分離構造を持つ半導体装置を完成する
（第２図（ｅ））。

以上のように　本実施例によれ（′Ｌ　ストレスが小さ
くて、信頼性が高くまた表面の段差が小さく、さらにコ
レクターベース間の接合容量が小さくて高速である高密
度な半導体装置を少ない製造工程で形成できも 発明の効果 以上の説明から明らかなようく　本発明によれば　チャ
ネルストッパ領域とベース領域の形成を同一のイオン注
入で行なし＼　また　ストレス防止用の溝部側壁のシリ
コン窒化膜と、金属イオンの進入防止用のトランジスタ
領域表面のシリコン窒化膜を同一の工程で形成するたべ
　ストレスが小さくて結晶欠陥が発生しにくく、信頼性
の高賎高密度・高速な半導体装置を、少ない製造工程で
形成できも

【図面の簡単な説明】

第１図は本発明の実施例１における半導体装置の製造方
法を示す工程断面阻　第２図は本発明の実施例２におけ
る半導体装置の製造方法を示す工程断面は　第３図は従
来の半導体装置の製造方法を示す工程断面図であも

Claims (2)

【特許請求の範囲】
1. （１）一方導電型半導体基板に他方導電型の埋め込み層
   及びエピタキシャル層を形成した後に、そのエピタキシ
   ャル層の表面に開口部あるいは凹部からなるベース領域
   パターンを有した絶縁膜を形成する工程と、前記絶縁膜
   及び前記エピタキシャル層、前記埋め込み層、前記半導
   体基板をエッチングして前記半導体基板に到達する溝部
   を形成する工程と、一方導電型の不純物イオンを注入し
   て、前記ベース領域パターンにベース領域を、前記溝部
   の底部にチャネルストッパ領域を形成する工程とを備え
   、前記ベース領域と前記チャネルストッパ領域を同時に
   形成することを特徴とする半導体装置の製造方法。
2. （２）半導体基板に到達する溝部を形成する工程の後、
   前記溝部の内壁及びベース領域の表面にシリコン窒化膜
   を堆積する工程と、前記溝部内を半導体膜で埋め込んだ
   後、前記溝部の上部に酸化膜を形成する工程と、前記シ
   リコン窒化膜を開口して、エミッタ領域、エミッタ電極
   、ベース電極、コレクタ電極を形成する工程とを備え、
   前記シリコン窒化膜を除去することなく半導体装置を形
   成することを特徴とする特許請求の範囲第１項記載の半
   導体装置の製造方法。