JPH0992658A - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法Info
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- JPH0992658A JPH0992658A JP7242172A JP24217295A JPH0992658A JP H0992658 A JPH0992658 A JP H0992658A JP 7242172 A JP7242172 A JP 7242172A JP 24217295 A JP24217295 A JP 24217295A JP H0992658 A JPH0992658 A JP H0992658A
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Abstract
(57)【要約】
【課題】 ＰＮＰトランジスタとＮＰＮトランジスタと
を同一半導体基板上に形成する半導体装置において、低
コストで電気的特性の優れた縦型ＰＮＰトランジスタ装
置を製造する。 【解決手段】 Ｐ型半導体基板１上にＮＰＮトランジス
タのＮ型コレクタ領域と同時に形成したＮ型埋込拡散層
２を有し、さらにその拡散層２中にイオン注入によりＰ
型埋込拡散層８を形成してＰ型コレクタ領域とすると同
時にＰ型素子分離領域７をも同時に形成する。このた
め、従来のＰＮＰトランジスタを形成するためにＮＰＮ
トランジスタの基本製造工程にＮ型埋込リン拡散層形成
工程，Ｐ型埋込ボロン拡散層形成工程及びＮ型ベースリ
ン層形成工程の追加が必要だったのに比べ、本発明で
は、Ｎ型ベースリン層の形成工程の追加のみで製造可能
なため、大幅なコスト削減と製造ＴＡＴの削減が実現可
能である。
を同一半導体基板上に形成する半導体装置において、低
コストで電気的特性の優れた縦型ＰＮＰトランジスタ装
置を製造する。 【解決手段】 Ｐ型半導体基板１上にＮＰＮトランジス
タのＮ型コレクタ領域と同時に形成したＮ型埋込拡散層
２を有し、さらにその拡散層２中にイオン注入によりＰ
型埋込拡散層８を形成してＰ型コレクタ領域とすると同
時にＰ型素子分離領域７をも同時に形成する。このた
め、従来のＰＮＰトランジスタを形成するためにＮＰＮ
トランジスタの基本製造工程にＮ型埋込リン拡散層形成
工程，Ｐ型埋込ボロン拡散層形成工程及びＮ型ベースリ
ン層形成工程の追加が必要だったのに比べ、本発明で
は、Ｎ型ベースリン層の形成工程の追加のみで製造可能
なため、大幅なコスト削減と製造ＴＡＴの削減が実現可
能である。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、特に低コストで電気的特性に優れた縦
型ＰＮＰトランジスタ装置とその製造方法に関する。
製造方法に関し、特に低コストで電気的特性に優れた縦
型ＰＮＰトランジスタ装置とその製造方法に関する。
【０００２】
【従来の技術】従来の縦型ＰＮＰトランジスタの製造工
程を図５及び図６に示す。図５（ａ）に示すようにＰ型
半導体基板１０表面に熱酸化により数百オングストロー
ム（Å）のシリコン酸化膜を形成した後、フォトリソグ
ラフィ技術を用いてパターニングされたフォトレジスト
をマスクとしてイオン注入によりＮ型不純物であるリン
（Ｐ）を導入し、十数時間の熱処理を行うことによりＮ
型埋込拡散層１７を形成し、さらに同様にして前記Ｎ型
埋込拡散層１７の上部にＰ型不純物であるボロン（Ｂ）
を導入したＰ型埋込拡散層１６を形成する。続いて前記
シリコン酸化膜を除去した後、半導体基板１の全面に低
濃度のＮ型エピタキシャル成長層３を形成する。続いて
ＰＮ素子分離領域及びＰ型コレクタ引出し領域の形成の
ためにフォトリソグラフィ技術により形成したレジスト
パターンをマスクとしてＰ型不純物のボロンをイオン注
入した後、熱処理を行うことによりＰ型素子分離領域７
とＰ型コレクタ引出し領域１８を形成する。
程を図５及び図６に示す。図５（ａ）に示すようにＰ型
半導体基板１０表面に熱酸化により数百オングストロー
ム（Å）のシリコン酸化膜を形成した後、フォトリソグ
ラフィ技術を用いてパターニングされたフォトレジスト
をマスクとしてイオン注入によりＮ型不純物であるリン
（Ｐ）を導入し、十数時間の熱処理を行うことによりＮ
型埋込拡散層１７を形成し、さらに同様にして前記Ｎ型
埋込拡散層１７の上部にＰ型不純物であるボロン（Ｂ）
を導入したＰ型埋込拡散層１６を形成する。続いて前記
シリコン酸化膜を除去した後、半導体基板１の全面に低
濃度のＮ型エピタキシャル成長層３を形成する。続いて
ＰＮ素子分離領域及びＰ型コレクタ引出し領域の形成の
ためにフォトリソグラフィ技術により形成したレジスト
パターンをマスクとしてＰ型不純物のボロンをイオン注
入した後、熱処理を行うことによりＰ型素子分離領域７
とＰ型コレクタ引出し領域１８を形成する。
【０００３】次に図５（ｂ）に示すように、半導体基板
１の一部を選択酸化法を用いシリコン窒化膜５をマスク
として熱酸化を行い、フィールド領域（熱酸化膜）６を
形成する。
１の一部を選択酸化法を用いシリコン窒化膜５をマスク
として熱酸化を行い、フィールド領域（熱酸化膜）６を
形成する。
【０００４】次に図５（ｃ）に示すようにレジストパタ
ーンをマスクとしてＮ型不純物をイオン注入してＮ型ベ
ース層９を、フィールド領域６に囲まれたエピタキシャ
ル成長層３に形成する。
ーンをマスクとしてＮ型不純物をイオン注入してＮ型ベ
ース層９を、フィールド領域６に囲まれたエピタキシャ
ル成長層３に形成する。
【０００５】同様に図５（ｄ）に示すようにレジストパ
ターンをマスクとしてＰ型不純物をイオン注入により導
入したＰ型エミッタ層１０をＮ型ベース層９及びＰ型コ
レクタ引出し領域１８に形成する。以上によりＰＮＰの
すべての領域が形成される。
ターンをマスクとしてＰ型不純物をイオン注入により導
入したＰ型エミッタ層１０をＮ型ベース層９及びＰ型コ
レクタ引出し領域１８に形成する。以上によりＰＮＰの
すべての領域が形成される。
【０００６】次に図６（ｅ）に示すようにＮ型ベース層
９との低コンタクト抵抗接続を可能とするために、半導
体基板１の表面のパッド酸化膜４の一部を除去して開口
部（コンタクト）を形成した後、半導体基板１の全面に
化学気相成長（ＣＶＤ）法を用い多結晶シリコン１１を
堆積する。続いて多結晶シリコン１１にＮ型不純物であ
る砒素をイオン注入した後、パターニングされたフォト
レジストをマスクとして所定領域に前記多結晶シリコン
１１を残し、それ以外を除去する。
９との低コンタクト抵抗接続を可能とするために、半導
体基板１の表面のパッド酸化膜４の一部を除去して開口
部（コンタクト）を形成した後、半導体基板１の全面に
化学気相成長（ＣＶＤ）法を用い多結晶シリコン１１を
堆積する。続いて多結晶シリコン１１にＮ型不純物であ
る砒素をイオン注入した後、パターニングされたフォト
レジストをマスクとして所定領域に前記多結晶シリコン
１１を残し、それ以外を除去する。
【０００７】続いて図６（ｆ）に示すように層間膜１２
として化学気相成長法により不純物を含まない酸化膜及
びボロンとリンの不純物を含む酸化膜（ＢＰＳＧ膜）を
順次堆積した後、非酸化性雰囲気中で熱処理を行うこと
により、前記ＢＰＳＧ膜のリフローと多結晶シリコンか
らの不純物拡散によるＮ+ベース拡散層１３を多結晶シ
リコン１１下部のＮ型ベース層９内に形成する。続い
て、ベース，コレクタ及びエミッタ領域の一部の層間膜
１２をドライエッチにより除去し、それぞれメタル配線
と接続するための開口部を形成する。
として化学気相成長法により不純物を含まない酸化膜及
びボロンとリンの不純物を含む酸化膜（ＢＰＳＧ膜）を
順次堆積した後、非酸化性雰囲気中で熱処理を行うこと
により、前記ＢＰＳＧ膜のリフローと多結晶シリコンか
らの不純物拡散によるＮ+ベース拡散層１３を多結晶シ
リコン１１下部のＮ型ベース層９内に形成する。続い
て、ベース，コレクタ及びエミッタ領域の一部の層間膜
１２をドライエッチにより除去し、それぞれメタル配線
と接続するための開口部を形成する。
【０００８】最後に図６（ｇ）に示すように開口部上部
にアルミ系のメタル配線１４をそれぞれ形成することに
より、従来の縦型ＰＮＰトランジスタを完成させてい
た。
にアルミ系のメタル配線１４をそれぞれ形成することに
より、従来の縦型ＰＮＰトランジスタを完成させてい
た。
【０００９】また別の従来例が特開昭６１−２４８５６
０号公報に開示されている。この従来例は、Ｎ型ベース
領域を使用していなかったものに、図５及び図６に示し
た前記従来例と同様にＮ型ベース領域を適用し、加えて
Ｎ型ベース領域のベース幅を制御する目的でＮ型ベース
の濃度分布のテール部にＰ型不純物を選択的に導入して
不純物層を形成していた。
０号公報に開示されている。この従来例は、Ｎ型ベース
領域を使用していなかったものに、図５及び図６に示し
た前記従来例と同様にＮ型ベース領域を適用し、加えて
Ｎ型ベース領域のベース幅を制御する目的でＮ型ベース
の濃度分布のテール部にＰ型不純物を選択的に導入して
不純物層を形成していた。
【００１０】
【発明が解決しようとする課題】従来の図示した縦型Ｐ
ＮＰトランジスタは、ＮＰＮトランジスタと同時に形成
されるため、将来開発が予定される超高速ＮＰＮトラン
ジスタの開発におけるＮ型エピタキシャル成長層の薄膜
化（２．０μｍ以下）の要求に対しては、従来のように
Ｐ型埋込拡散層１６をＮ型エピタキシャル成長層３の形
成前に形成する方法では、エピタキシャル成長層３の形
成時及びそれ以降に行われる熱処理に伴い、前記Ｐ型埋
込拡散層１６中の不純物であるボロンがエピタキシャル
成長層３中へ外方拡散し、Ｎ型ベース層９にまで達する
ようになるため、対応に限界が生じる。もし、そのまま
適用すればコレクタ〜ベース間の結合要領（ＣCB）の増
加及びアーリー電圧，コレクタ〜エミッタ間の降伏電圧
（ＢＶCEO）等の低下といった電気的特性を悪化させる
という問題を生じる。
ＮＰトランジスタは、ＮＰＮトランジスタと同時に形成
されるため、将来開発が予定される超高速ＮＰＮトラン
ジスタの開発におけるＮ型エピタキシャル成長層の薄膜
化（２．０μｍ以下）の要求に対しては、従来のように
Ｐ型埋込拡散層１６をＮ型エピタキシャル成長層３の形
成前に形成する方法では、エピタキシャル成長層３の形
成時及びそれ以降に行われる熱処理に伴い、前記Ｐ型埋
込拡散層１６中の不純物であるボロンがエピタキシャル
成長層３中へ外方拡散し、Ｎ型ベース層９にまで達する
ようになるため、対応に限界が生じる。もし、そのまま
適用すればコレクタ〜ベース間の結合要領（ＣCB）の増
加及びアーリー電圧，コレクタ〜エミッタ間の降伏電圧
（ＢＶCEO）等の低下といった電気的特性を悪化させる
という問題を生じる。
【００１１】これは、特開昭６１−２４８５６０号に開
示された従来例でも同様に生じる問題であり、Ｐ型不純
物層でベース幅を制御するまでもなく、前記Ｐ型埋込拡
散層１６の外方拡散によりベース幅は影響を受けてしま
い、制御できなくなる。
示された従来例でも同様に生じる問題であり、Ｐ型不純
物層でベース幅を制御するまでもなく、前記Ｐ型埋込拡
散層１６の外方拡散によりベース幅は影響を受けてしま
い、制御できなくなる。
【００１２】さらに従来の縦型ＰＮＰトランジスタを形
成するには、ＮＰＮトランジスタの基本構造工程に前述
の従来例で述べたようにＮ型埋込拡散層１７の形成工
程、Ｐ型埋込拡散層１６の形成工程及びＮ型ベース層９
の形成工程を追加する必要があり、大幅なコスト高とな
るばかりでなく、その使用に対しコスト・パフォーマン
ス上である種の制限を受けていた。
成するには、ＮＰＮトランジスタの基本構造工程に前述
の従来例で述べたようにＮ型埋込拡散層１７の形成工
程、Ｐ型埋込拡散層１６の形成工程及びＮ型ベース層９
の形成工程を追加する必要があり、大幅なコスト高とな
るばかりでなく、その使用に対しコスト・パフォーマン
ス上である種の制限を受けていた。
【００１３】また特開昭６１−２４８５６０号に開示さ
れた従来例では、Ｎ型ベース層のベース幅を制御するた
めのＰ型不純物層の形成工程をも追加する必要があり、
さらにコスト高となってしまう。
れた従来例では、Ｎ型ベース層のベース幅を制御するた
めのＰ型不純物層の形成工程をも追加する必要があり、
さらにコスト高となってしまう。
【００１４】また従来の縦型ＰＮＰトランジスタでは、
熱処理に伴うＰ型埋込拡散層１６の再分布（横拡がり）
及び十分に低抵抗なＰ型埋込拡散層１６を得るために、
下地のＮ型埋込拡散層１７は、表面濃度を低くし、再生
ＰＮＰトランジスタの動作を抑制するため接合深さも極
力深めに形成しており、図５（ａ）に示すＰ型コレクタ
引出し領域１８及びＰ型素子分離領域７間の距離Ｘがか
なり大きくなり、素子サイズは現在のＮＰＮトランジス
タに比べて約６倍とかなり大きくなり、高集積度が望め
ないという問題点があった。
熱処理に伴うＰ型埋込拡散層１６の再分布（横拡がり）
及び十分に低抵抗なＰ型埋込拡散層１６を得るために、
下地のＮ型埋込拡散層１７は、表面濃度を低くし、再生
ＰＮＰトランジスタの動作を抑制するため接合深さも極
力深めに形成しており、図５（ａ）に示すＰ型コレクタ
引出し領域１８及びＰ型素子分離領域７間の距離Ｘがか
なり大きくなり、素子サイズは現在のＮＰＮトランジス
タに比べて約６倍とかなり大きくなり、高集積度が望め
ないという問題点があった。
【００１５】本発明の目的は、低コストで電気的特性に
優れた半導体装置及びその製造方法を提供することにあ
る。
優れた半導体装置及びその製造方法を提供することにあ
る。
【００１６】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、導電型が異なるトラン
ジスタの組を同一の半導体基板に有する半導体装置であ
って、導電型が異なる一方のトランジスタのコレクタ領
域に一部を重合させて、前記コレクタ領域とは異なる導
電型のウェル領域を形成し、導電型が異なる他方のトラ
ンジスタのコレクタ領域，ベース領域及びエミッタ領域
は、前記ウェル領域に形成したものである。
め、本発明に係る半導体装置は、導電型が異なるトラン
ジスタの組を同一の半導体基板に有する半導体装置であ
って、導電型が異なる一方のトランジスタのコレクタ領
域に一部を重合させて、前記コレクタ領域とは異なる導
電型のウェル領域を形成し、導電型が異なる他方のトラ
ンジスタのコレクタ領域，ベース領域及びエミッタ領域
は、前記ウェル領域に形成したものである。
【００１７】また、本発明に係る半導体装置は、導電型
が異なるトランジスタの組を同一の半導体基板上に有す
る半導体装置であって、導電型が異なる一方のトランジ
スタが形成される第１のウェル領域内に、第１のウェル
領域とは異なる導電型をもつ第２のウェル領域を形成
し、導電型が異なる他方のトランジスタのコレクタ領
域，ベース領域及びエミッタ領域は、前記第１のウェル
領域内に形成したものである。
が異なるトランジスタの組を同一の半導体基板上に有す
る半導体装置であって、導電型が異なる一方のトランジ
スタが形成される第１のウェル領域内に、第１のウェル
領域とは異なる導電型をもつ第２のウェル領域を形成
し、導電型が異なる他方のトランジスタのコレクタ領
域，ベース領域及びエミッタ領域は、前記第１のウェル
領域内に形成したものである。
【００１８】また本発明に係る半導体装置の製造方法
は、コレクタ領域形成工程と、ベース領域形成工程と、
エミッタ領域形成工程とを有し、導電型の異なるトラン
ジスタの組を同一の半導体基板上に形成する半導体装置
の製造方法であって、コレクタ領域形成工程は、導電型
が異なる一方のトランジスタのコレクタ領域に、前記コ
レクタ領域とは導電型が異なるウェル領域をイオン注入
により形成し、コレクタ領域をウェル領域との接合領域
に、導電型が異なる他方のトランジスタのコレクタ領域
を形成する処理であり、ベース領域形成工程は、前記導
電型が異なる一方のトランジスタのコレクタ領域と重合
する前記ウェル領域に導電型が異なる他方のトランジス
タのベース領域を形成する処理であり、エミッタ領域形
成工程は、前記ベース領域内に導電型が異なる他方のト
ランジスタのエミッタ領域を形成する処理である。
は、コレクタ領域形成工程と、ベース領域形成工程と、
エミッタ領域形成工程とを有し、導電型の異なるトラン
ジスタの組を同一の半導体基板上に形成する半導体装置
の製造方法であって、コレクタ領域形成工程は、導電型
が異なる一方のトランジスタのコレクタ領域に、前記コ
レクタ領域とは導電型が異なるウェル領域をイオン注入
により形成し、コレクタ領域をウェル領域との接合領域
に、導電型が異なる他方のトランジスタのコレクタ領域
を形成する処理であり、ベース領域形成工程は、前記導
電型が異なる一方のトランジスタのコレクタ領域と重合
する前記ウェル領域に導電型が異なる他方のトランジス
タのベース領域を形成する処理であり、エミッタ領域形
成工程は、前記ベース領域内に導電型が異なる他方のト
ランジスタのエミッタ領域を形成する処理である。
【００１９】また本発明に係る半導体装置の製造方法
は、コレクタ領域形成工程と、ベース領域形成工程と、
エミッタ領域形成工程とを有し、導電型が異なるトラン
ジスタの組を同一の半導体基板上に形成する半導体装置
の製造方法であって、コレクタ領域形成工程は、導電型
が異なる一方のトランジスタが形成される第１のウェル
領域内に、第１のウェル領域とは導電型が異なる第２の
ウェル領域をイオン注入により形成し、第２のウェル領
域の一部に導電型が異なる他方のトランジスタのコレク
タ領域を形成する処理であり、ベース領域形成工程は、
前記コレクタ領域を除く第２のウェル領域に導電型が異
なる他方のトランジスタのベース領域を形成する処理で
あり、エミッタ領域形成工程は、前記ベース領域内に導
電型が異なる他方のトランジスタのエミッタ領域を形成
する処理である。
は、コレクタ領域形成工程と、ベース領域形成工程と、
エミッタ領域形成工程とを有し、導電型が異なるトラン
ジスタの組を同一の半導体基板上に形成する半導体装置
の製造方法であって、コレクタ領域形成工程は、導電型
が異なる一方のトランジスタが形成される第１のウェル
領域内に、第１のウェル領域とは導電型が異なる第２の
ウェル領域をイオン注入により形成し、第２のウェル領
域の一部に導電型が異なる他方のトランジスタのコレク
タ領域を形成する処理であり、ベース領域形成工程は、
前記コレクタ領域を除く第２のウェル領域に導電型が異
なる他方のトランジスタのベース領域を形成する処理で
あり、エミッタ領域形成工程は、前記ベース領域内に導
電型が異なる他方のトランジスタのエミッタ領域を形成
する処理である。
【００２０】また前記第２のウェル領域は、第１のウェ
ル領域に対して数μｍの接合深さを有するものである。
ル領域に対して数μｍの接合深さを有するものである。
【００２１】導電型が異なるトランジスタの組を同一の
半導体基板上に形成するに当っては、トランジスタのコ
レクタ領域，ベース領域及びエミッタ領域を形成する領
域を、エピタキシャル成長層とは独立させ、或いはエピ
タキシャル成長層を設けずに形成することとなる。その
ため、将来の開発において要求されるエピタキシャル層
の薄膜化に十分対応できる。
半導体基板上に形成するに当っては、トランジスタのコ
レクタ領域，ベース領域及びエミッタ領域を形成する領
域を、エピタキシャル成長層とは独立させ、或いはエピ
タキシャル成長層を設けずに形成することとなる。その
ため、将来の開発において要求されるエピタキシャル層
の薄膜化に十分対応できる。
【００２２】
【発明の実施の形態】以下、本発明を図により説明す
る。
る。
【００２３】（実施形態１）図１及び図２は、本発明の
実施形態１を製造工程順に示す断面図である。
実施形態１を製造工程順に示す断面図である。
【００２４】図１（ａ）に示すように、まずＰ型半導体
基板１の表面に数百オングストローム（Å）のパッド酸
化膜を熱酸化により形成した後、ＮＰＮトランジスタの
埋込ヒ素拡散層（コレクタ領域）と同時形成によりコレ
クタ領域としてのＮ型埋込拡散層２を形成する。続い
て、前記パッド酸化膜を除去した後、公知のエピタキシ
ャル成長技術を用い、低不純物濃度のＮ-型エピタキシ
ャル成長層３を半導体基板１の全面に形成する。続い
て、再度熱酸化によりパッド酸化膜４をエピタキシャル
成長層３の全面に形成した後、化学気相成長によりパッ
ド酸化膜４の全面に０．１〜０．２ミクロン（μｍ）の
シリコン窒化膜５を堆積する。続いて、公知のフォトリ
ソグラフィ技術により形成したフォトレジストパターン
をマスクとして、ドライエッチング技術により所定領域
にシリコン窒化膜５を残し、それ以外の前記窒化膜を除
去する。続いて、フォトレジストを除去後、シリコン窒
化膜５をマスクとして選択酸化を行い、フィールド領域
（熱酸化膜）６をエピタキシャル成長層３に形成する。
基板１の表面に数百オングストローム（Å）のパッド酸
化膜を熱酸化により形成した後、ＮＰＮトランジスタの
埋込ヒ素拡散層（コレクタ領域）と同時形成によりコレ
クタ領域としてのＮ型埋込拡散層２を形成する。続い
て、前記パッド酸化膜を除去した後、公知のエピタキシ
ャル成長技術を用い、低不純物濃度のＮ-型エピタキシ
ャル成長層３を半導体基板１の全面に形成する。続い
て、再度熱酸化によりパッド酸化膜４をエピタキシャル
成長層３の全面に形成した後、化学気相成長によりパッ
ド酸化膜４の全面に０．１〜０．２ミクロン（μｍ）の
シリコン窒化膜５を堆積する。続いて、公知のフォトリ
ソグラフィ技術により形成したフォトレジストパターン
をマスクとして、ドライエッチング技術により所定領域
にシリコン窒化膜５を残し、それ以外の前記窒化膜を除
去する。続いて、フォトレジストを除去後、シリコン窒
化膜５をマスクとして選択酸化を行い、フィールド領域
（熱酸化膜）６をエピタキシャル成長層３に形成する。
【００２５】ここまでの工程でＮＰＮトランジスタの埋
込ヒ素拡散層を縦型ＰＮＰトランジスタのＮ型埋込拡散
層２として用いることにより、従来のＰＮＰトランジス
タの埋込リン拡散層の形成工程を削減している。ＰＮＰ
トランジスタの埋込リン拡散層の形成工程を削減可能な
理由について説明する。
込ヒ素拡散層を縦型ＰＮＰトランジスタのＮ型埋込拡散
層２として用いることにより、従来のＰＮＰトランジス
タの埋込リン拡散層の形成工程を削減している。ＰＮＰ
トランジスタの埋込リン拡散層の形成工程を削減可能な
理由について説明する。
【００２６】本発明では、Ｎ-型エピタキシャル成長層
３の形成後に後述するようにＮ型埋込拡散層（ＮＰＮト
ランジスタの埋込ヒ素拡散層）２の上部（濃度プロファ
イルのテール部）にＰウェル領域８としてのＰ型埋込ボ
ロン拡散層を高エネルギーイオン注入により形成するた
め、埋込ボロン拡散層８への埋込ヒ素拡散層２の影響を
小さくすることができ、イオン注入条件にもよるが、低
抵抗の埋込ボロン拡散層８を形成することができる。
３の形成後に後述するようにＮ型埋込拡散層（ＮＰＮト
ランジスタの埋込ヒ素拡散層）２の上部（濃度プロファ
イルのテール部）にＰウェル領域８としてのＰ型埋込ボ
ロン拡散層を高エネルギーイオン注入により形成するた
め、埋込ボロン拡散層８への埋込ヒ素拡散層２の影響を
小さくすることができ、イオン注入条件にもよるが、低
抵抗の埋込ボロン拡散層８を形成することができる。
【００２７】図５に示すように従来のＮ型埋込拡散層１
７上にＰ型埋込拡散層１６を形成した後、Ｎ-型エピタ
キシャル成長層３を形成する方法では、もし仮りにＮ型
埋込拡散層１７にＮＰＮトランジスタの埋込ヒ素拡散層
を用いると、それぞれＮ型，Ｐ型埋込拡散層の高濃度不
純物が相殺し合ってＰ型埋込拡散層１６を低抵抗化（コ
レクタ抵抗の低減化）することができなくなる。このた
め、従来の縦型ＰＮＰトランジスタの場合、Ｎ型埋込拡
散層１７にＰ型埋込拡散層１６に極力影響を与えないよ
うに表面濃度を低くした埋込リン拡散層が用いられてい
る。
７上にＰ型埋込拡散層１６を形成した後、Ｎ-型エピタ
キシャル成長層３を形成する方法では、もし仮りにＮ型
埋込拡散層１７にＮＰＮトランジスタの埋込ヒ素拡散層
を用いると、それぞれＮ型，Ｐ型埋込拡散層の高濃度不
純物が相殺し合ってＰ型埋込拡散層１６を低抵抗化（コ
レクタ抵抗の低減化）することができなくなる。このた
め、従来の縦型ＰＮＰトランジスタの場合、Ｎ型埋込拡
散層１７にＰ型埋込拡散層１６に極力影響を与えないよ
うに表面濃度を低くした埋込リン拡散層が用いられてい
る。
【００２８】さらに今後、開発のトレンドであるＮＰＮ
トランジスタの超高速化（エピタキシャル成長層が２．
０μｍ以下と薄膜化される）に対し、従来の方法では、
Ｐ型埋込拡散層１６中の不純物であるボロンがエピタキ
シャル成長層３の形成時及びそれ以降に行われる熱処理
によりエピタキシャル成長層３中へ外方拡散し、Ｎ型の
ベース層９にまで達するようになり、Ｎ型ベース層９の
ベース幅等に悪影響を与えてしまい、満足な電気的特性
をもつ縦型ＰＮＰトランジスタを形成することが困難と
なる。
トランジスタの超高速化（エピタキシャル成長層が２．
０μｍ以下と薄膜化される）に対し、従来の方法では、
Ｐ型埋込拡散層１６中の不純物であるボロンがエピタキ
シャル成長層３の形成時及びそれ以降に行われる熱処理
によりエピタキシャル成長層３中へ外方拡散し、Ｎ型の
ベース層９にまで達するようになり、Ｎ型ベース層９の
ベース幅等に悪影響を与えてしまい、満足な電気的特性
をもつ縦型ＰＮＰトランジスタを形成することが困難と
なる。
【００２９】本発明では、トータル熱処理の８０％に相
当するエピタキシャル成長層３の形成及びフィールド領
域６の形成後に高エネルギーイオン注入によりＰ型埋込
拡散層８を形成するため、不純物の再分布を抑えること
ができ、超高速ＮＰＮトランジスタの開発に伴うエピタ
キシャル成長層３の薄膜化にも十分対応することが可能
である。
当するエピタキシャル成長層３の形成及びフィールド領
域６の形成後に高エネルギーイオン注入によりＰ型埋込
拡散層８を形成するため、不純物の再分布を抑えること
ができ、超高速ＮＰＮトランジスタの開発に伴うエピタ
キシャル成長層３の薄膜化にも十分対応することが可能
である。
【００３０】次に図１（ｂ）に示すように、フォトリソ
グラフィ技術により形成したフォトレジストパターンを
マスクとして高エネルギーイオン注入を数回繰り返し、
Ｐウェル領域（図５のＰ型埋込拡散層１６に相当する）
８を形成するとともに同時にＰ型素子分離領域７を形成
する。これにより、従来別々の工程であったＰウェル領
域８の形成工程とＰ型素子分離領域７の形成工程を統一
することが可能となり、Ｐウェル領域形成工程を削減す
ることができる。
グラフィ技術により形成したフォトレジストパターンを
マスクとして高エネルギーイオン注入を数回繰り返し、
Ｐウェル領域（図５のＰ型埋込拡散層１６に相当する）
８を形成するとともに同時にＰ型素子分離領域７を形成
する。これにより、従来別々の工程であったＰウェル領
域８の形成工程とＰ型素子分離領域７の形成工程を統一
することが可能となり、Ｐウェル領域形成工程を削減す
ることができる。
【００３１】これ以降の製造工程は、従来例とほとんど
同一である。すなわち図１（ｃ）に示すように、フォト
レジストをマスクとしてＮ型不純物をイオン注入し、Ｎ
型ベース層（ベース領域）９をＰウェル領域８の表層に
形成する。
同一である。すなわち図１（ｃ）に示すように、フォト
レジストをマスクとしてＮ型不純物をイオン注入し、Ｎ
型ベース層（ベース領域）９をＰウェル領域８の表層に
形成する。
【００３２】次に図１（ｄ）に示すように、前記フォト
レジストを除去後、新たにフォトレジストをマスクとし
てイオン注入によりＰ型不純物を導入することにより、
ＮＰＮトランジスタのベース抵抗削減及びコンタクト抵
抗削減のための外部ベース層の形成と同時に、縦型ＰＮ
ＰトランジスタのＰ型エミッタ層（エミッタ領域）１０
をＮ型ベース層９及びそれ以外のＰウェル領域８の表層
に形成する。以上により、縦型ＰＮＰトランジスタのＰ
型コレクタ領域，Ｎ型ベース領域及びＰ型エミッタ領域
のすべてが形成される。
レジストを除去後、新たにフォトレジストをマスクとし
てイオン注入によりＰ型不純物を導入することにより、
ＮＰＮトランジスタのベース抵抗削減及びコンタクト抵
抗削減のための外部ベース層の形成と同時に、縦型ＰＮ
ＰトランジスタのＰ型エミッタ層（エミッタ領域）１０
をＮ型ベース層９及びそれ以外のＰウェル領域８の表層
に形成する。以上により、縦型ＰＮＰトランジスタのＰ
型コレクタ領域，Ｎ型ベース領域及びＰ型エミッタ領域
のすべてが形成される。
【００３３】次に図２（ｅ）に示すようにＮ型ベース層
９との低コンタクト抵抗接続を可能とするために、半導
体基板１の表面のパッド酸化膜４の一部を除去して開口
部（コンタクト）を形成した後、パッド酸化膜４の全面
に化学気相成長（ＣＶＤ）法により０．１〜０．２μｍ
の多結晶シリコン１１を堆積する。続いて多結晶シリコ
ン１１にＮ型不純物である砒素（Ａｓ）をイオン注入し
た後、パターニングされたフォトレジストをマスクとし
て所定領域に前記多結晶シリコン１１を除去する。
９との低コンタクト抵抗接続を可能とするために、半導
体基板１の表面のパッド酸化膜４の一部を除去して開口
部（コンタクト）を形成した後、パッド酸化膜４の全面
に化学気相成長（ＣＶＤ）法により０．１〜０．２μｍ
の多結晶シリコン１１を堆積する。続いて多結晶シリコ
ン１１にＮ型不純物である砒素（Ａｓ）をイオン注入し
た後、パターニングされたフォトレジストをマスクとし
て所定領域に前記多結晶シリコン１１を除去する。
【００３４】続いて図２（ｆ）に示すように、層間膜と
してＣＶＤ法により不純物を含まないノンドープ酸化膜
とボロン及びリンを含む酸化膜（ＢＰＳＧ膜）を順次堆
積した後、非酸化性雰囲気中で熱処理を行うことによ
り、ＢＰＳＧ膜のリフローと多結晶シリコン１１からの
不純物拡散によるＮ+ベース拡散層１３の形成を行う。
続いて、フォトレジストをマスクとして、コレクタ，ベ
ース及びエミッタ領域の一部の層間膜１２をドライエッ
チにより除去し、それぞれメタル配線と接続するための
開口部を形成する。
してＣＶＤ法により不純物を含まないノンドープ酸化膜
とボロン及びリンを含む酸化膜（ＢＰＳＧ膜）を順次堆
積した後、非酸化性雰囲気中で熱処理を行うことによ
り、ＢＰＳＧ膜のリフローと多結晶シリコン１１からの
不純物拡散によるＮ+ベース拡散層１３の形成を行う。
続いて、フォトレジストをマスクとして、コレクタ，ベ
ース及びエミッタ領域の一部の層間膜１２をドライエッ
チにより除去し、それぞれメタル配線と接続するための
開口部を形成する。
【００３５】最後に図２（ｇ）に示すように、開口部に
アルミ系のメタル配線１４を形成することにより、本発
明の縦型ＰＮＰトランジスタをＮＰＮトランジスタと同
一基板上に形成することができる。
アルミ系のメタル配線１４を形成することにより、本発
明の縦型ＰＮＰトランジスタをＮＰＮトランジスタと同
一基板上に形成することができる。
【００３６】（実施形態２）図３及び図４は、本発明の
実施形態２を製造工程順に示す断面図である。図３及び
図４に示した本発明の実施形態２では、本発明をより有
効に活用して実施形態１の製造工程の初期段階（すなわ
ちＰ型半導体基板１中にＮ型埋込拡散層２を形成し、続
いてＮ型エピタキシャル成長層３を形成している工程）
を、フォトレジストをマスクとして高加速エネルギーイ
オン注入を用いて、Ｎ型不純物を繰り返し導入すること
により、１〜３．０μｍの接合深さを有するＮウェル領
域１５を半導体基板１に形成している。その後、Ｎウェ
ル領域１５内にＰウェル領域８を形成している。これに
より総コストの約３０％を占めているエピタキシャル成
長層３の形成工程を削減することができる。さらにＰ型
素子分離領域７は、Ｎウェル領域１５外の基板１に形成
することとなり、ＰＮ素子分離が容易となり、素子サイ
ズの縮小を可能にすることができるという利点を有す
る。
実施形態２を製造工程順に示す断面図である。図３及び
図４に示した本発明の実施形態２では、本発明をより有
効に活用して実施形態１の製造工程の初期段階（すなわ
ちＰ型半導体基板１中にＮ型埋込拡散層２を形成し、続
いてＮ型エピタキシャル成長層３を形成している工程）
を、フォトレジストをマスクとして高加速エネルギーイ
オン注入を用いて、Ｎ型不純物を繰り返し導入すること
により、１〜３．０μｍの接合深さを有するＮウェル領
域１５を半導体基板１に形成している。その後、Ｎウェ
ル領域１５内にＰウェル領域８を形成している。これに
より総コストの約３０％を占めているエピタキシャル成
長層３の形成工程を削減することができる。さらにＰ型
素子分離領域７は、Ｎウェル領域１５外の基板１に形成
することとなり、ＰＮ素子分離が容易となり、素子サイ
ズの縮小を可能にすることができるという利点を有す
る。
【００３７】
【発明の効果】以上説明したように本発明は、従来の縦
型ＰＮＰトランジスタを形成するＮＰＮトランジスタの
基本製造工程に、Ｎ型埋込リン拡散工程，Ｐ型埋込ボロ
ン拡散工程及びＮ型ベースリン拡散工程を追加する必要
があったが、Ｎ型ベースリン形成工程の追加のみで製造
可能なため大幅なコストダウンを実現でき、また製造Ｔ
ＡＴも大幅に短くすることができる。さらに本発明で
は、エピタキシャル成長層を廃止して、その代りに高エ
ネルギーイオン注入によるＮウェル層を用いることによ
り、さらに３０％前後の大幅なコストの削減を図ること
ができる。
型ＰＮＰトランジスタを形成するＮＰＮトランジスタの
基本製造工程に、Ｎ型埋込リン拡散工程，Ｐ型埋込ボロ
ン拡散工程及びＮ型ベースリン拡散工程を追加する必要
があったが、Ｎ型ベースリン形成工程の追加のみで製造
可能なため大幅なコストダウンを実現でき、また製造Ｔ
ＡＴも大幅に短くすることができる。さらに本発明で
は、エピタキシャル成長層を廃止して、その代りに高エ
ネルギーイオン注入によるＮウェル層を用いることによ
り、さらに３０％前後の大幅なコストの削減を図ること
ができる。
【００３８】また将来の超高速ＮＰＮトランジスタ開発
におけるエピタキシャル層の１．５μｍ以下という薄膜
化に対しても、電気的特性の悪化というような問題を生
じることなく、十分満足できる電気的特性を確保して十
分対応可能である。
におけるエピタキシャル層の１．５μｍ以下という薄膜
化に対しても、電気的特性の悪化というような問題を生
じることなく、十分満足できる電気的特性を確保して十
分対応可能である。
【００３９】また素子サイズにおいても熱処理工程に伴
う不純物の再分布（横拡がり）等のためのマージンを縮
小することができ、現状の約１／５の素子サイズが実現
可能と考えられるため集積度の大幅な向上も期待でき
る。
う不純物の再分布（横拡がり）等のためのマージンを縮
小することができ、現状の約１／５の素子サイズが実現
可能と考えられるため集積度の大幅な向上も期待でき
る。
【図１】本発明の実施形態１を製造工程順に示す断面図
である。
である。
【図２】本発明の実施形態１を製造工程順に示す断面図
である。
である。
【図３】本発明の実施形態２を製造工程順に示す断面図
である。
である。
【図４】本発明の実施形態２を製造工程順に示す断面図
である。
である。
【図５】従来例を製造工程順に示す断面図である。
【図６】従来例を製造工程順に示す断面図である。
１ Ｐ型半導体基板 ２ Ｎ型埋込拡散層 ３ エピタキシャル成長層 ４ パッド酸化膜 ５ シリコン窒化膜 ６ フィールド領域（熱酸化膜） ７ Ｐ型素子分離領域 ８ Ｐウェル領域 ９ Ｎ型ベース層 １０ Ｐ型エミッタ層 １１ ポリシリ（多結晶シリコン） １２ 層間膜（ＢＰＳＧ／ＳｉＯ2） １３ Ｎ+ベース拡散層 １４ メタル配線（アルミ系） １５ Ｎウェル領域 １６ Ｐ型埋込拡散層 １７ Ｎ型埋込拡散層 １８ Ｐ型コレクタ引出し領域
Claims (5)
- 【請求項１】 導電型が異なるトランジスタの組を同一
の半導体基板に有する半導体装置であって、 導電型が異なる一方のトランジスタのコレクタ領域に一
部を重合させて、前記コレクタ領域とは異なる導電型の
ウェル領域を形成し、 導電型が異なる他方のトランジスタのコレクタ領域，ベ
ース領域及びエミッタ領域は、前記ウェル領域に形成し
たものであることを特徴とする半導体装置。 - 【請求項２】 導電型が異なるトランジスタの組を同一
の半導体基板上に有する半導体装置であって、 導電型が異なる一方のトランジスタが形成される第１の
ウェル領域内に、第１のウェル領域とは異なる導電型を
もつ第２のウェル領域を形成し、 導電型が異なる他方のトランジスタのコレクタ領域，ベ
ース領域及びエミッタ領域は、前記第１のウェル領域内
に形成したものであることを特徴とする半導体装置。 - 【請求項３】 コレクタ領域形成工程と、ベース領域形
成工程と、エミッタ領域形成工程とを有し、導電型の異
なるトランジスタの組を同一の半導体基板上に形成する
半導体装置の製造方法であって、 コレクタ領域形成工程は、導電型が異なる一方のトラン
ジスタのコレクタ領域に、前記コレクタ領域とは導電型
が異なるウェル領域をイオン注入により形成し、コレク
タ領域をウェル領域との接合領域に、導電型が異なる他
方のトランジスタのコレクタ領域を形成する処理であ
り、 ベース領域形成工程は、前記導電型が異なる一方のトラ
ンジスタのコレクタ領域と重合する前記ウェル領域に導
電型が異なる他方のトランジスタのベース領域を形成す
る処理であり、 エミッタ領域形成工程は、前記ベース領域内に導電型が
異なる他方のトランジスタのエミッタ領域を形成する処
理であることを特徴とする半導体装置の製造方法。 - 【請求項４】 コレクタ領域形成工程と、ベース領域形
成工程と、エミッタ領域形成工程とを有し、導電型が異
なるトランジスタの組を同一の半導体基板上に形成する
半導体装置の製造方法であって、 コレクタ領域形成工程は、導電型が異なる一方のトラン
ジスタが形成される第１のウェル領域内に、第１のウェ
ル領域とは導電型が異なる第２のウェル領域をイオン注
入により形成し、第２のウェル領域の一部に導電型が異
なる他方のトランジスタのコレクタ領域を形成する処理
であり、 ベース領域形成工程は、前記コレクタ領域を除く第２の
ウェル領域に導電型が異なる他方のトランジスタのベー
ス領域を形成する処理であり、 エミッタ領域形成工程は、前記ベース領域内に導電型が
異なる他方のトランジスタのエミッタ領域を形成する処
理であることを特徴とする半導体装置の製造方法。 - 【請求項５】 前記第２のウェル領域は、第１のウェル
領域に対して数μｍの接合深さを有することを特徴とす
る請求項４に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7242172A JPH0992658A (ja) | 1995-09-20 | 1995-09-20 | 半導体装置および半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7242172A JPH0992658A (ja) | 1995-09-20 | 1995-09-20 | 半導体装置および半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0992658A true JPH0992658A (ja) | 1997-04-04 |
Family
ID=17085396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7242172A Pending JPH0992658A (ja) | 1995-09-20 | 1995-09-20 | 半導体装置および半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0992658A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6737721B1 (en) | 1999-10-18 | 2004-05-18 | Nec Electronics Corporation | Shallow trench isolation structure for a bipolar transistor |
-
1995
- 1995-09-20 JP JP7242172A patent/JPH0992658A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6737721B1 (en) | 1999-10-18 | 2004-05-18 | Nec Electronics Corporation | Shallow trench isolation structure for a bipolar transistor |
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